JP2005352568A - アナログ信号処理回路、並びに、そのデータレジスタ書換方法とそのデータ通信方法 - Google Patents

Abstract

【課題】 シリアル通信で設定レジスタへのアクセスを行うアナログ信号処理回路における選択的なビット設定を高速に実現する。
【解決手段】 アナログ信号処理回路に、アドレスレジスタ３、データレジスタ４と共に、マスクレジスタ５、そして、ＡＮＤ−ＯＲビット演算回路６を備え、シリアル通信によって、アドレスデータａ，設定データｄ，マスクデータｍを送信する。アドレスデータａで指定されたレジスタを読み出し、マスクデータｍをビット毎にＡＮＤ演算し、更に、設定データｄをビット毎にＯＲ演算し、得られた結果を、アドレスデータで指定されるレジスタ８に書き戻す。マスクデータ部が送信されなかった場合は、全ビットがゼロのマスクデータとして、同様の処理を行う。
【選択図】 図１

Description

本発明は、例えば、マイコンなどからなるコントローラ側から、シリアル通信によってその内部のレジスタをアクセスすることにより制御され、各種のアナログ的な信号処理を行なうための、所謂、アナログ信号処理回路（Analog Signal Processor:ＡＳＰ）に関し、更には、かかるアナログ信号処理回路に対して設定データの書き換えを行なうデータレジスタ書換方法、更には、そのためのデータ通信方法に関する。

一般に、アナログ信号処理回路（ＡＳＰ）は、アナログ信号処理用ＬＳＩとして、例えば、光ディスク装置をはじめとして、各種の装置において、システムコントローラであるマイコンなどによって制御され、かつ、各種のアナログ信号処理を目的として、広く採用されている。

即ち、ＡＳＰには、例えば、アナログアンプのゲインやオフセットの設定、各ディスクの種別に応じて回路構成を切り替えるための各種セレクタの設定、更には、機能の有効／無効を制御するためのスイッチ設定など、数多くの設定状態や設定値をその内部に格納するためのレジスタが設けられている。なお、これら設定状態や設定値は、ＡＳＰの内部レジスタの異なるアドレスに割り付けられており、これらの設定状態や設定値を設定／変更するため、レジスタを選択するためのアドレスと設定値データが、通常、シリアル通信によって、外部のコントローラから与えられるようになっている。

添付の図１６は、上記の従来技術になるＡＳＰ（ＬＳＩ）と、これを設定制御するための制御マイコンとの間で行なわれるシリアル通信の概要を示すブロック図である。すなわち、ＡＳＰ（ＬＳＩ）は、一般に、複数の領域（アドレス）が分割されたレジスタと、シリアル通信用のインタフェイス（ＳＣＩ）とから構成されており、また、一方、例えば、マイコン等から構成されるコントローラ側には、制御マイコンと共に、やはり、シリアル通信用のインタフェイス（ＳＣＩ）が設けられている。そして、これらＡＳＰとコントローラとの間で行なわれるシリアル通信の信号は、一般に、通信の有効期間を示すと共に、対象とするＬＳＩを選択するためのイネーブル信号「SEN」と、データのラッチタイミングを与えるための同期クロック信号「SCK」と、そして、設定値データであるシリアルデータ信号「SDT」とで構成されている。なお、これらイネーブル信号「SEN」及び同期クロック信号「SCK」は、上記コントローラ側が出力する信号である。なお、この図１６に示したシリアルデータは、１本の信号線でデータの入出力を兼ねる方式を示す一例であるが、その他にも、入力と出力と分離し、即ち、２本の信号線で構成する方法も既に知られている。

添付の図１７は、上記図１６に示した同期式シリアル通信のタイミングチャートの一例を示す図である。ここで、イネーブル信号「SEN」は正論理であり、その「Ｈ（ハイ）」レベルにより通信の有効期間を示しており、かつ、この信号の立ち上がりにより通信の開始を、他方、その立ち下がりで通信の終了を示す。この期間を、単位シリアル通信とする。

このような同期式シリアル通信では、送信（コントローラ側）は、シリアルデータ「SDT」を同期クロック「SCK」の立ち下がりで出力し、一方、受信（ＡＳＰ）側は、シリアルデータ「SDT」を同期クロック「SCK」の立ち上がりでデータを取り込む。なお、これらイネーブル信号「SEN」及び同期クロック「SCK」の極性、同期クロック「SCK」の周波数、信号のセットアップタイムやホールドタイム等のタイミングは、個々のＬＳＩの仕様によって決められている。

そして、以上に構成を示した制御システムの目的は、対象となるアナログ信号処理回路（ＡＳＰ）ＬＳＩの内部レジスタへのアクセスであるため、レジスタを選択するためのアドレスとレジスタに格納するデータを、上記コントローラ側で生成した後に、これらを送信する必要がある。さらに、通信が双方向、即ち、レジスタへのアクセスがリード／ライト共に可能とするためには、シリアルデータの通信方向を示す情報も必要となる。なお、かかるアナログ信号処理回路（ＡＳＰ）をマイコンで制御するために使用される同期式シリアル通信における通信プロトコルでは、一般に、８ビットを単位（フレーム）として、その整数倍のシリアルデータを送信することが多い。例えば、上記図１７に示すシリアルデータ「SDT」では、その先頭に通信方向を示す１ビット（Ｒ／Ｗ）を追加し、アドレスを７ビットとし、レジスタのデータを８ビットとし、合わせて合計１６ビットの信号により構成された通信プロトコルの例を示している。

なお、ここでは、上位ビットを時間的に先に送る方式（ＭＳＢ Ｆｉｒｓｔ）のタイミングであるが、しかし、下位ビットを先に送る方式（ＬＳＢ Ｆｉｒｓｔ）も存在する。後者の場合、８ビットのフレーム内でビット並びの順番が逆になるだけであり、方向・アドレスのフレームを送った後にデータフレームを通信するという順番に関しては、上記と同じである。また、アクセス対象がＬＳＩへのライトのみであれば、方向を示すビットは不要となり、データ線の方向も固定となる。そして、その場合には、必ずしも、アドレスを先に送る必要はなく、例えば、データフレーム、アドレスフレームの順で送る通信プロトコルも採用し得る。

なお、本発明が関連するアナログ信号処理回路とは異なるが、例えば、シングルチップマイコンに内蔵される受信回路であって、シリアルデータ通信を行なうための回路の一例が、例えば、特許文献１により、既に、知られている。
特開平６−１６１９２１号公報

上述したように、アナログ信号処理回路（ＡＳＰ）には、アナログ制御を行なうための各種の設定状態や設定値が、多数、その内部レジスタ内に設定されているが、しかしながら、上述したように、通常のレジスタは８ビット長を基本として構成されている。即ち、各種の設定や設定値は、その機能毎に、設定ビット数が異なっており、例えば、上記のアンプのゲインやオフセットでは、２〜５ビットが、セレクタやスイッチでは、1〜３ビット、ＤＡコンバータでは、８〜１０ビットのビット数が必要である。しかしながら、これら各種の設定状態や設定値を、それぞれ、８ビット長を基本とするレジスタ内（即ち、各アドレス）に格納する場合には、図１９にも示しように、その内部レジスタ１１０の容量が大きくなってしまう。そのため、従来では、上述した８ビット長のレジスタの中に、異なる機能ビットを、複数、同じアドレスに対して割り付けることが一般的に行なわれている。

また、ＡＳＰでは、そのアナログ信号の入出力端子や外付け抵抗やコンデンサ等の部品の端子が多数必要とされ、そのため、そのパッケージのピン数にも制約がある。加えて、ＡＳＰでは、基本的にその設定機能は静的であることから、その内部レジスタへの高速アクセスは必要性がなく、そのことから、レジスタへのアクセスはシリアル通信が採用されており、特に、その中でも回路構成が簡単で、かつ、その回路規模も小さく実現できる、所謂、クロック同期式のシリアル通信方式が多く用いられている。

ところで、通常、上記シリアル通信によるレジスタへのアクセス（設定状態又は設定値の書き込み）は、ライト、即ち、ＡＳＰへの送信のみで済むはずである。しかしながら、上述のように、異なる複数の機能ビットを同じアドレスのレジスタ内に複数割り付けている場合において、特に、同一アドレス内に設定された複数の設定や設定値の中から、特定の設定や設定値だけを、選択的に書き換える、即ち、ある機能ビットのみを設定し直そうとする場合には、一旦、そのレジスタのデータを読み出し、設定したいビット以外のビット情報はそのまま保持した状態で、設定対象のビットのみを更新した、その後、再び、同じレジスタ内に書き戻すという、所謂、リード・モディファイ・ライトの処理が必要になる。しかしながら、このリード・モディファイ・ライト処理を、上記したシリアル通信によって実現する場合は、その処理のために、上記ＡＳＰへの送信だけでなく、更に、設定内容をレジスタからリードするため、受信が必要となる。

即ち、図１８には、上記従来技術になるシステムにおけるリード・モディファイ・ライト処理を示しており、この図からも明らかなように、コントローラから対象ＬＳＩのレジスタへのアドレス（Address）とそのデータのリード（R_Data）を行なうステップ（Step１）と、この読み出したデータに対して所定のビットに対してそのデータの変更を行なう。そのため、コントローラ内部でのソフトウェアによる、所謂、ビットマスク演算を行なうステップ（Step２）と、そして、そのビットマスク演算の結果を、再び、上記レジスタのアドレス（Address）へデータとしてライト（W-Data）を行なうステップ（Step３）の、３つのステップを必要としていた。

上述したように、シリアル通信により、ＡＳＰとコントローラとの間でリード・モディファイ・ライト処理を行なう場合、ＡＳＰへの送信だけでなく、レジスタのリードのための受信が必要となり、そのため、時間がかかってしまう。なお、システムコントローラが、例えば、クロック同期式シリアル通信インタフェイスＳＣＩモジュールを有するシングルチップマイコンである場合には、数Ｍｂｐｓ以上の高速な通信が可能であるが、しかしながら、同モジュールを備えていない場合には、汎用ポートを使ってクロックをソフトウェアで生成する必要があり、その場合には、その速度は数百ｋｂｐｓ程度になってしまい、これでは高速な通信を行なうことが出来ず、また、そのため、コントローラの処理速度も問題となっていた。

加えて、上述した従来技術である、データ線を双方向とした３線式通信を採用した場合には、送受信するデータ信号の衝突を避けるため、データ線の入出力の切り替えるため、半クロック又は１クロックを要求するタイミング仕様のＡＳＰも存在している。しかしながら、マイコンのシリアル通信モジュールは、このような特殊仕様のタイミングには対応していないため、通常、送信をシリアル通信モジュールを使用して行い、その後、ポート設定を切り替えて、受信はソフトウェアで行うという方法で対応せざるを得ない。そのため、この場合には、特定ビットを設定するアクセスのために、受信（即ち、レジスタのリード）が必要となるために、レジスタへの単純なライトに比べて十倍以上のアクセス時間が掛かってしまうという問題点があった。

なお、上述したように、一般的に、ＡＳＰにおける殆どの機能は、静的な設定機能が主であり、そのため、特に、高速なアクセスを必要としないものが多く、そのため、前述したリード・モディファイ・ライト処理をシリアル通信で行っても、特に、その処理速度が問題を生じることはなかった。しかしながら、ある一部の機能に関しては、更には、将来においてＡＳＰに対して必要とされるであろう機能には、やはり、上述した高速でのアクセス機能が必要となる場合が考慮され、その際にはシリアル通信の速度が大きな問題となる。

そこで、本発明では、上述した従来技術における問題点に鑑み、より具体的には、シリアル通信によって、アナログ信号処理回路内においてアクセスするレジスタに対する選択的なビット設定を、高速で実現することが可能な、新規な構成のアナログ信号処理回路と、更には、それを実現するためのデータレジスタ書換方法と、そのデータ通信方法を提供することをその目的とする。

本発明によれば、上記の本発明の目的を達成するために、まず、シリアル信号を入力して、アナログ設定用データを設定するためのアナログ信号処理回路であって：アナログ設定用データを保持する所定のビット長のデータレジスタと；前記データレジスタへのアクセスを管理するためのアドレスデコーダと；前記入力したシリアル信号から、前記データレジスタのアドレスを特定するためのアドレス信号と、前記データレジスタの特定されたアドレスに書き込まれるデータ信号と、前記データレジスタの特定されたアドレスの特定のビットを指示するためのマスク信号とを抽出する手段と；前記抽出手段により抽出された前記アドレス信号、前記データ信号、そして、前記マスク信号により、前記データレジスタの前記特定されたアドレスにおける前記指示された特定のビットのデータを選択的に書き換える手段とを備えたアナログ信号処理回路が提供される。

なお、本発明では、前記アナログ信号処理回路において、前記書換え手段は、前記データ信号と前記マスク信号との論理演算により、前記データレジスタの前記特定されたアドレスに書き込むデータを論理演算処理し、更には、前記書換え手段は、ＡＮＤ及びＯＲ論理演算を行なうことが好ましい。

また、本発明では、前記アナログ信号処理回路において、前記入力するシリアル信号は、さらに、実行すべき論理演算を特定するための信号を含んでおり、前記書換え手段は、前記論理演算特定信号により特定される論理演算を前記データ信号と前記マスク信号に実行し、前記データレジスタの前記特定されたアドレスに書き込むことものであることが好ましく、又は、前記抽出手段は、シフトレジスタを備えていることが好ましい。更に、本発明では、前記抽出手段は、更に、前記アドレス信号を入力して保持するアドレスレジスタと、前記データ信号を入力して保持するデータレジスタと、そして、前記マスク信号を入力して保持するマスクレジスタを備えていることが好ましい。

また、本発明によれば、やはり上記の目的を達成するため、外部からのシリアル通信により、アナログ設定用データを設定するためデータをアナログ信号処理回路に入力し、当該アナログ信号処理回路内に設けられた所定のビット長のデータレジスタに保持されたアナログ設定用データを書き換えるデータレジスタ書換方法であって、入力したシリアル信号から、前記データレジスタのアドレスを特定するためのアドレス信号と、前記データレジスタの特定されたアドレスに書き込まれるデータ信号と、前記データレジスタの特定されたアドレスの特定のビットを指示するためのマスク信号とを抽出し、前記アドレス信号、前記データ信号、そして、前記マスク信号により、前記データレジスタの前記特定されたアドレスにおける指示された特定のビットのデータを選択的に書き換えるアナログ信号処理回路のデータレジスタ書換方法が提供される。

なお、本発明では、前記データレジスタの書換方法において、前記データ信号と前記マスク信号との論理演算により、前記データレジスタの前記特定されたアドレスに書き込むデータを論理演算処理することが好ましく、更には、前記データ信号と前記マスク信号との論理演算は選択可能であることが好ましい。

さらに、本発明によれば、やはり上記の目的を達成するため、外部から、アナログ設定用データを設定するためデータをアナログ信号処理回路に入力し、当該アナログ信号処理回路内に設けられた所定のビット長のデータレジスタに保持されたアナログ設定用データを書き換えるためのシリアル通信によるデータ通信方法であって、前記データレジスタのアドレスを特定するためのアドレス信号と、前記データレジスタの特定されたアドレスに書き込まれるデータ信号と共に、前記データレジスタの特定されたアドレスの特定のビットを指示するためのマスク信号を含むシリアル信号を通信するアナログ信号処理回路のデータ通信方法が提供される。

以上のように、上述した本発明になるアナログ信号処理回路、更には、そのデータレジスタ書換方法及びそのためのデータ通信方法によれば、従来のリード・モディファイ・ライト処理に代表される、コントロール側でのレジスタのリードのための処理を必要とすることなく、そのため、アナログ信号処理回路内においてアクセスするレジスタに対する選択的なビット設定を、高速で実現することが可能となり、その際、コントローラ側に対しても処理速度の増大を要求することもない。

以下、本発明の一実施の形態について、添付の図面を参照しながら詳細に説明を加える。
まず、図１には、本発明の一実施の形態になるアナログ信号処理回路の内部構造を、ブロック図により示している。即ち、このアナログ信号処理回路は、図示のように、例えば、外部のマイコン（マイクロコンピュータ）等から、シリアル通信によってその内部のレジスタをアクセスすることにより制御され、各種のアナログ的な設定を行なうことが出来るアナログ信号処理回路１００は、制御回路１とシフトレジスタ２と共に、アドレスレジスタ（ＡＲ）３、データレジスタ（ＤＲ）４、そして、マスクレジスタ（ＭＲ）５を含む、３種類のレジスタとから構成されているシリアル通信用のインタフェイス（ＳＣＩ）１００と、論理回路部６と、そして、アドレスデコーダ７を備えたレジスタ８とによって構成されている。

なお、上記の構成において、図示しないシリアル通信路を介して外部から入力され、通信の有効期間を示すと共に対象とするＬＳＩを選択するためのイネーブル信号「SEN」と、データのラッチタイミングを与えるための同期クロック信号「SCK」とが、上記シリアル通信用のインタフェイス（ＳＣＩ）１００を構成する制御回路１に入力される。一方、設定値データであるシリアルデータ信号「SDT」は、上記制御回路１により制御されるシフトレジスタ２に入力され、ここに、一時的に保持され、その後、上記制御回路１からの制御信号に従って、上記３種類のレジスタである、アドレスレジスタ（ＡＲ）３、データレジスタ（ＤＲ）４、マスクレジスタ（ＭＲ）５へ転送されて保持される。

即ち、図２には、上記制御回路１に入力されるイネーブル信号「SEN」と同期クロック信号「SCK」と共に、設定値データであるシリアルデータ信号「SDT」が示されている（図の下部）。この図からも明らかなように、設定値データであるシリアルデータ信号「SDT」は、上記レジスタ８内のアクセスすべきアドレスを示すデータであり、上記アドレスレジスタ（ＡＲ）３に保持されるアドレスデータ（図では「ａ」で示す）と、上記アドレスデータによって特定されるレジスタ８のアドレスに書き込まれるデータであり、上記データレジスタ（ＤＲ）４内に保持される設定値データ（図では「ｄ」で示す）と、そして、上記設定データｄを、アドレスデータによって特定されるレジスタ８のアドレスに書き込む際、その特定のビットだけを選択的にマスクして書き込むためのデータであり、上記マスクレジスタ（ＭＲ）５に保持されるマスクデータ（図では「ｍ」で示す）の、３種類のデータによって構成されている。

ここで、再び、上記図１に戻り、上記アドレスレジスタ３に保持されたアドレスデータａは、上記アドレスデコーダへ供給され、そのアドレスデータａにより、上記レジスタ８のアドレスに対してアクセスが行なわれる。一方、上記データレジスタ４に保持される設定データｄと共に、上記マスクレジスタ５に保持されるマスクデータｍは、例えば、本例では、後にも詳述する「ＡＮＤ−ＯＲ」論理を構成する論理回路部６へ導かれ、そこで、所定の論理演算処理が実行される。具体的に、本例では、上記アドレスデータａに基づいてアクセスしたレジスタ８から得られるデータ「ｒａ」に対して、上記データレジスタのデータ「ｄ」とマスクデータ「ｍ」とを用いて、以下の論理演算式で表わされる演算を実行することとなる。
ra'=(ra AND m) OR d ［数１］

その結果、得られた「ｒａ’」に対しては、上記アドレスデータａによってアクセスされたレジスタ８のアドレスへの書き込み（ライト）が実行され、もって、上記レジスタ８の特定のアドレスに格納された８ビットの中から、上記マスクデータ「ｍ」で指示された特定のビットに対して、選択的に、その書き換えが行なわれる。

次に、以上において、その構成と共にその動作の概略を説明した本発明になるアナログ信号処理回路について、更にその詳細を、図３及び図４を参照しながら説明する。

図３には、上記レジスタ８のアドレス６のレジスタ「Ｒ６」に設定された、４種類の設定状態及び設定値の一例が示されている。即ち、アドレスが「６」、レジスタの名前が「Ｒ６」であり、中身のデータを「ｒ６」とする。なお、上述したように、各レジスタは、８ビット（図の「７」〜「０」ビット）で構成されている。そして、このレジスタＲ６は、例えば、セレクタやスイッチの「ＯＮ」又は「ＯＦＦ」状態を示すため、１ビットからなる３種類の設定「Ｓ＝１」、「Ｔ＝０」、「Ｕ＝１」（ここで、例えば、「１」はＯＮ状態を、「０」はＯＦＦ状態を表す）、そして、例えば、アンプのゲインの設定するための、５ビットからなる（図の「４」〜「０」ビット）設定値「Ｖ＝７」が割り付けられているものとする。その結果、図に「ｒ６」で示すように、このレジスタＲ６には、８ビットのデータである「１０１００１１１」が設定されている。

ここで、今、上記レジスタ「Ｒ６」に設定された４種類の設定及び設定値のうち、特に、アンプのゲインの設定する設定値「Ｖ＝７」だけを、選択的に、その書き換えを行なって、「Ｖ＝９」に設定し直す場合について考える。この場合、上記のマスクデータとして、「Ｖｍａｓｋ＝１１１０００００」を設定する。なお、ここでは、各ビットの「１」は、マスクが有効であること、即ち、書き換えを行なわないことを、他方、各ビットの「０」は、マスクが無効であること、即ち、書き換えを行なうことを示している。また、この時、上記データレジスタ４に格納される設定データｄは、設定値「Ｖ」を「９」に設定し直すことから、図に「Ｖ←９」で示すように、「００００１００１」の８ビットの設定値データとなる。

以上のことから明らかなように、上記イネーブル信号「SEN」及び同期クロック信号「SCK」と共に、上記制御回路１に入力されるシリアルデータ「SDT」は、上記図４の最下部に示すように、８ビットを単位とし、書き換えを行なうべきレジスタ９のアドレスを示すためのアドレスデータａである「０００００１１０」と、書き換え内容を示す設定値データｄである「００００１００１」と、書き換えるビットを選択的に指示するマスクデータｍである「１１１００００」との、３つのフレームにより構成されている。なお、これらの信号やデータは、上記アナログ信号処理回路の外部に設けられる、例えば、システムコントローラを構成するマイコンを含むシリアル通信用のインタフェイス（ＳＣＩ）において生成されるものである。

一方、上記に具体的に説明したように、イネーブル信号「SEN」及び同期クロック信号「SCK」と共に、上記アドレスデータａ、設定データｄ、そして、マスクデータｍを含む、８ビットを単位とした３つのフレームからなるシリアルデータ「SDT」とによって構成された本発明になる信号を、シリアル通信により入力した際における、上記アナログ信号処理回路の動作、特に、その論理演算処理について、以下に、図４を参照しながら説明する。

すなわち、上述したように、アナログ信号処理回路では、上記図１に示したように、イネーブル信号「SEN」及び同期クロック信号「SCK」と共に入力されたシリアルデータ「SDT」は、一旦、シフトレジスタ２に保持され、制御回路１からの制御出力により、アドレスレジスタ３、データレジスタ４、そして、マスクレジスタ５に移動されて保持される。そして、上記アドレスレジスタ３に保持された８ビットのアドレスデータａである「０００００１１０」により、アドレスデコーダ７を介して、上記レジスタ８の６番目（＝０００００１１０）のアドレスに格納されている８ビットのデータであるｒａ（＝ｒ６）、即ち、「１０１００１１１」が読み出され、この読み出されたデータが、ＡＮＤ−ＯＲ論理を構成する論理回路部６へ導かれる。

一方、上記データレジスタ４に格納されたデータｄである「００００１００１」及び、マスクレジスタ５に格納されたデータｍである「１１１００００」も、同様に、上記ＡＮＤ−ＯＲ論理を構成する論理回路部６へ導かれ、ここで、上記［数１］により示される論理演算が、上述した８ビットデータの各ビットに対して実行される。これにより、図４に示すようにして、指定アドレスに書き込まれる８ビットデータである「ｒａ’」、即ち、「１０１０１００１」が得られる。即ち、この得られたデータｒａ’＝「１０１０１００１」は、上記レジスタ８の６番目のアドレスに格納されていた８ビットデータであるｒａ＝「１０１００１１１」と比較し、その上位３ビット（即ち、設定「Ｓ＝１」、設定「Ｔ＝０」、及び、設定「Ｕ＝１」）を除いた残りの５ビット（即ち、設定値「Ｖ＝７」）だけを、選択的に、設定値「Ｖ＝９（＝０１００１）」に変更して得られたものであることが分かる。

なお、上記の論理演算を実行するための論理回路部６の一例を、添付の図５に示している。すなわち、その論理回路は、８ビット（「０」〜「７」）の各ビットについて、上記「ｒａ」と「ｍ」とを入力とするＡＮＤ回路と、そして、当該ＡＮＤ回路の出力と「ｄ」を入力とするＯＲ回路とから構成される。

上述したように、上記実施の形態において詳細に説明した本発明になるアナログ信号処理回路、更には、そこで採用されているシリアルデータ通信方法によれば、図６に示すように、コントローラ側では、上述したビットマスク（Mask）付きの、アドレスデータ（Address）と設定データ（Data）とからなるレジスタライト（レジスタへの書き込み）用の信号を形成し（Step１）、これをシリアル通信を介して、対象となるアナログ信号処理回路（ＡＳＰ）ＬＳＩに送るだけでよい。一方、対象ＬＳＩ側では、上記レジスタ８から所望のアドレスのデータを読み出し（R_Data）を行ない、この読み出したデータに対して、上記マスクデータ（Mask）と設定データ（Data）とにより、上記に詳細に述べたビットマスク演算処理を行ない、その後、この演算処理したデータを、再び、上記レジスタ８のアドレスに書き込む（W_Data）。即ち、上述した従来技術のように、ＡＳＰとコントローラとの間で、シリアル通信によるリード・モディファイ・ライト処理を行なう必要がなく、そのため、高速の通信を行なうことができ、また、コントローラ側での処理速度も問題とならない。

なお、図７には、上記の実施の形態においてシリアルデータ通信を行なう際の各信号のタイミングを示しており、図７（ａ）には、通常の、アドレスデータａと、設定データｄと、マスクデータｍの３種類の信号から構成されるデータの転送タイミングを示している。即ち、シリアルデータは各８ビットのデータが揃うタイミング「ｔａ」、「ｔｄ」、「ｔｍ」のタイミングで、レジスタＡＲ、ＤＲ、ＭＲへロードされる。しかしながら、例えば、上記レジスタ９の所望のアドレスに格納された８ビットの設定データで一つの設定値を表している場合には、当該アドレスの設定データに対してマスクを施す必要がない。そのような場合には、システムコントローラ側から通信するシリアルデータを、必ずしも上記の構成とすることなく、例えば、図７（ｂ）にも示すように、マスクデータｍを除いて、アドレスデータａと設定データｄだけで構成することも可能である。即ち、シリアル通信開始タイミング「ｔｓ」でＭＲを「００００００００」にクリアすることで実現できる。

次に、図８には、本発明の第２実施の形態になるアナログ信号処理回路が示している。なお、図中において、上記図１と同じ符号は、同一の構成要件を示しており、そのため、ここでは、その詳細な説明を省略する。即ち、この第２の実施の形態になるアナログ信号処理回路では、図からも明らかなように、上記のマスクレジスタ（ＭＲ）５に代えて、マスク制御用のアンドゲート（ＭＣＧ）９を設けたものである。また、上記レジスタ８には、更に、所定のマスクデータを予め格納したマスクレジスタ（ＭＲ（Ｒｍ））５’が設けられている。

一方、システムコントローラ側からこの第２の実施形態のアナログ信号処理回路に送信されるシリアルデータの構成を図９に示している。この図からも明らかなように、上記イネーブル信号「SEN」と同期クロック信号「SCK」と共に送信される設定値データである、所謂、シリアルデータ信号「SDT」は、その先頭に、マスク制御の有効／無効を設定するためのビット「ｍｃ」を設け、その後方には、図示のように、アドレスデータａ、そして、設定値データｄとを順次、配置して構成されている。

上記の第２の実施の形態になるアナログ信号処理回路によれば、アドレスレジスタ３の先頭のマスク制御ビットｍｃが、上記マスク制御用のアンドゲート（ＭＣＧ）９の制御端子に入力され、一方、上記レジスタ８からは、そのマスクレジスタ（ＭＲ（Ｒｍ））５’内に格納された所定のマスクデータが読み出され、上記マスク制御用のアンドゲート（ＭＣＧ）９を介してＡＮＤ−ＯＲ論理回路部６へ出力される。

ここで、上記に説明した例と同様、例えば、８ビットデータの上位３ビットに対してマスクを有効とし、それより下位の５ビットに対してはマスクを無効とする場合には、上記マスクレジスタ（ＭＲ（Ｒｍ））５’内には「Ｒｍ＝１１１０００００」を予め格納しておき、シリアル通信で転送されるアドレスレジスタ３の先頭マスク制御ビットｍｃを、有効（例えば：「１」）として設定する。このことによれば、上記マスクレジスタ（ＭＲ（Ｒｍ））５’内のマスクデータＲｍが、上記マスク制御用のアンドゲート（ＭＣＧ）９を介してＡＮＤ−ＯＲ論理回路部６へ出力される。他方、上記のマスクを無効とする場合には、先頭マスク制御ビットｍｃを無効（例えば：「０」）に設定する。これにより、上記マスク制御用のアンドゲート（ＭＣＧ）９を制御し、上記マスクデータＲｍ（＝「１１１０００００」）に代えて、全てのビットに対してマスクを無効とするマスクデータ（＝「００００００００」）を出力するようにする。すなわち、レジスタ８の所望のアドレスの８ビットデータ全体に対して、通常のアクセスが可能となることを意味する。

このように、上記の第２の実施の形態になるアナログ信号処理回路によれば、上記アドレスデータａと上記設定データｄとから成る、上記従来のシリアル通信データのプロトコルを大幅に変えることなく、例えば、アドレスデータａの先頭に（又は後端）１ビットのマスク制御ビットｍｃを設けるだけで、上記の実施の形態で述べたアナログ信号処理回路と同様の動作が得られることとなる。なお、この第２の実施の形態においても、上記アドレスデータａに基づいてアクセスしたレジスタ８から得られるデータ「ｒａ」に対し、データレジスタのデータｄとマスクデータｍとにより、上記［数１］で示す論理演算式で表わされる演算を実行することは上記と同様である。すなわち、この第２の実施の形態によっても、同様に、アドレスデータａに従ってアクセスされたレジスタ８のアドレスに対し、上記マスク制御信号ｍｃによって指示された特定のビットに対し、選択的に、その内容の書き換えを行なうことが可能となる。

次に、図１０には、本発明の第３の実施の形態になるアナログ信号処理回路が示されている。なお、この図中においても、上記図１と同じ符号は、同一の構成要件を示しており、ここでも、その詳細な説明は省略する。即ち、この第３の実施の形態では、図からも明らかなように、上記のマスクレジスタ（ＭＲ）５を削除し、一方、上記レジスタ８には、更に、複数のパターンのマスクデータ（Ｒ０（ＭＲ０）〜Ｒ３（ＭＲ３））を予め格納したマスクレジスタ５”を設けたものである。

また、システムコントローラ側からこの第３の実施形態になるアナログ信号処理回路に送信されるシリアルデータの構成（データプロトコル）が、添付の図１１に示されており、この図からも明らかなように、上記イネーブル信号「SEN」と同期クロック信号「SCK」と共に送信される設定値データである、所謂、シリアルデータ信号「SDT」は、その先頭には、何れのマスクデータを選択するかを示すための、例えば、２ビットのマスク選択データｍｉが設けられ、その後方には、アドレスデータａと、そして、設定データｄとを配置して構成されていることは、上記と同様である。

この第３の実施形態になるアナログ信号処理回路によれば、上記アドレスレジスタ３のアドレスデータと、その先頭に設けられたマスク選択データｍｉとにより、上記レジスタ８に対し、所望のアドレス内に格納されたデータと共に、所望のマスクデータをＡＮＤ−ＯＲ論理回路部６へ出力させることが出来る。なお、ＡＮＤ−ＯＲ論理回路部６は、更に、上記データレジスタの設定データｄを入力し、上記アドレスデータａに基づいてアクセスしたレジスタ８から得られるデータ「ｒａ」に対し、上記［数１］で示す論理演算式で表わされる演算を実行することは、やはり、上記の実施の形態と同様である。すなわち、この第３の実施の形態によっても、上記と同様に、アドレスデータａによってアクセスされたレジスタ８のアドレスのデータに対して、上記マスク選択信号ｍｉにより指示されたマスクデータに従って、選択的に、その内容の書き換えを行なうことが可能となる。

図１２は、本発明の第４の実施の形態になるアナログ信号処理回路を示している。なお、この図中においても、上記図１と同じ符号は、同一の構成要件を示しており、ここでは、その詳細な説明を省略する。即ち、この第４の実施の形態では、図からも明らかなように、上記のマスクレジスタ（ＭＲ）５に代えて、コマンド・ビットパターン選択レジスタ１１と、パターン選択用レジスタ１２、そして、パターンテーブル１３を設け、更には、上記ＡＮＤ−ＯＲ論理回路部６に代えて、複数の演算処理が選択的に可能な算術論理演算回路（ＡＬＵ）１０を設けたものである。また、この算術論理演算回路（ＡＬＵ）１０の演算は、後にも詳述するが、上記コマンド・ビットパターン選択レジスタ１１の一部である「ＣＲ」に保持される３ビットのデータｃにより設定される。

一方、システムコントローラ側からこの第４の実施の形態のアナログ信号処理回路に送信されるシリアルデータの構成（データプロトコル）が、図１３に示されている。すなわち、この第４の実施の形態では、通常、図１３（ａ）に示すように、上記イネーブル信号「SEN」と同期クロック信号「SCK」と共に送信される設定値データである、所謂、シリアルデータ信号「SDT」は、その先頭には、上述した３ビットのデータから成り、演算内容を指示するためのデータｃ（ＣＲ）と、その演算に使用されるべきマスクデータを選択するための５ビットのデータｘ（ＸＲ）とから成る、合計８ビットのデータを設け、その後方には、やはり、アドレスデータａと設定データｄとを配置して構成している。

以上に述べた第４の実施の形態になるアナログ信号処理回路によれば、上記と同様に、まず、イネーブル信号「SEN」及び同期クロック信号「SCK」と共に入力されたシリアルデータ「SDT」は、一旦、シフトレジスタ２に保持され、制御回路１からの制御出力により、アドレスレジスタ３、データレジスタ４、そして、上記コマンド・ビットパターン選択レジスタ１１のそれぞれに移動されて保持される。そして、上記アドレスレジスタ３に保持された８ビットのアドレスデータａにより、アドレスデコーダ８を介して、上記レジスタ８の所望のアドレスに格納されている８ビットのデータであるｒａが読み出されて、データレジスタ４内に保持された設定データｄと共に、算術論理演算回路（ＡＬＵ）１０へ供給されることは、上記の実施の形態とほぼ同様である。

そして、この第４の実施の形態では、上記コマンド・ビットパターン選択レジスタ１１の上位３ビット（ＣＲ）のデータｃが上記算術論理演算回路（ＡＬＵ）１０の制御端子に導かれており、それにより、算術論理演算回路が実行する論理演算を設定する。なお、この３ビットのデータｃにより示されるコマンド（command）と、そのコマンドにより実行される演算（operation）とを、具体的に示す一例が、図１４に示している。また、同時に、上記コマンド・ビットパターン選択レジスタ１１の下位５ビット（ＸＲ）のインデックスデータｘは、上記パターン選択用レジスタ１２へ入力されており、これにより、インデックスデータｘにより指示されたアドレスに格納されたパターンデータｐｔが、上記パターンテーブル１３から取り出される。なお、図１５には、データｘと、これに対応するパターンデータｐｔとの具体的な例が示されている。なお、このパターンデータは、実施の形態１〜３で示したマスクデータとは論理反対データとしている。複数のビットを連続するビットに割り付けるという条件下において、８ビットからなるマスクパターンから論理的に得られる３６個が示されているが、しかしながら、上記図１２に示すパターンテーブル１３には、それら３６のパターンの内、５ビット以上の連続ビットは下位詰めで割り付けるとして選択した。実用的に使用されるパターンとして、３２個のパターンを格納している（「ｐｔ０」〜「ｐｔ３１」）。

すなわち、以上の第４の実施の形態によれば、上記シリアルデータ信号「SDT」のアドレスデータａに先だって設けられた上位３ビットのデータｃにより、上記算術論理演算回路（ＡＬＵ）１０により実行される論理演算を選択的に設定し、かつ、その下位５ビットのデータｘにより、多数のマスクパターンの中から所望のパターンｐｔを選択することが出来る。そのことから、上記レジスタ８内に格納されている種々の設定や設定値について、広く、かつ、フレキシブルに対応し、その内容の書き直しが必要なビットだけを書き換えることが可能となる。なお、上記の算術論理演算回路（ＡＬＵ）１０は、更に上記データレジスタの設定データｄを入力し、上記アドレスデータａに基づいてアクセスしたレジスタ８から得られるデータ「ｒａ」に対し、設定された論理演算式に従って演算を実行することは、上記と同様である。

また、上記図１３（ａ）には、通常のシリアルデータ信号の構成について示したが、しかしながら、例えば、変更すべきビットの全てを「０」又は「１」に設定しようとする場合には、上記の設定データｄは不用となり、このような場合には、図１３（ｂ）にも示すように、上記「SDT」には、上述した３ビットのデータｃ（ＣＲ）と５ビットのデータｘ（ＸＲ）とに続いて、アドレスデータａを配置するだけでも十分である。図１４の算術論理演算を例とすれば、「ｍｏｖ」、「ａｄｄ」、「ｓｕｂ」がｄを必要とし、残り「ｎｏｔ」、「ｃｌｒ」、「ｓｅｔ」、「ｉｎｃ」、「ｄｅｃ」は、ｄが不要である。すなわち、かかるデータ構成を適宜採用することによれば、ＡＳＰとコントローラとの間を、シリアル通信により、リード・モディファイ・ライト処理を行なう必要がなく、より高速な通信を実現することが可能となる。

本発明の第１実施の形態になるアナログ信号処理回路の内部構造を示すブロック図である。 上記アナログ信号処理回路への入力信号構成を示すための波形図である。 上記アナログ信号処理回路における動作の詳細を説明する説明図である。 上記アナログ信号処理回路における動作の詳細を説明する説明図である。 上記アナログ信号処理回路における論理演算を実行するための論理回路部の一例を示す回路図である。 上記アナログ信号処理回路におけるシリアル通信方法の概略を説明するための説明図である。 上記アナログ信号処理回路にいてシリアルデータ通信を行なう際の各信号のタイミングを示す波形図である。 本発明の第２実施の形態になるアナログ信号処理回路の内部構造を示すブロック図である。 上記第２の実施形態のアナログ信号処理回路における入力信号構成を示すための波形図である。 本発明の第３実施の形態になるアナログ信号処理回路の内部構造を示すブロック図である。 上記第３の実施形態のアナログ信号処理回路における入力信号構成を示すための波形図である。 本発明の第４実施の形態になるアナログ信号処理回路の内部構造を示すブロック図である。 上記第４の実施形態のアナログ信号処理回路における入力信号構成を示すための波形図である。 本発明の第４実施の形態における算術論理演算回路が実行する論理演算の例を示す図である。 上記第４の実施形態のアナログ信号処理回路におけるパターンテーブル内に格納されたパターンデータの例を示す図である。 従来技術になるアナログ信号処理回路と、これを設定制御するための制御マイコンとの間で行なわれるシリアル通信の概要を示すブロック図である。 上記図１６に示した同期式シリアル通信のタイミングチャートの一例を示す図である。 上記従来技術になるシステムにおけるリード・モディファイ・ライト処理を示す図である。 上記従来技術になるシステムの一例を示すブロック図である。

符号の説明

１ シリアル通信インタフェイスの制御回路
２ シフトレジスタ
３ アドレスレジスタ
４ データレジスタ
５ マスクレジスタ
６ ＡＮＤ−ＯＲ論理回路
７ アドレスデコーダ
８ 内部レジスタ
９ マスク制御ＡＮＤゲート
１０ 算術論理演算回路（ＡＬＵ）
１１ コマンド・ビットパターン選択レジスタ
１２ パターンデータ選択用デコーダ
１３ パターンデータテーブル
１００ シリアル通信インタフェイス回路
１１０ 内部レジスタ

Claims (10)

1. シリアル信号を入力して、アナログ設定用データを設定するためのアナログ信号処理回路であって：
   アナログ設定用データを保持する所定のビット長のデータレジスタと；
   前記データレジスタへのアクセスを管理するためのアドレスデコーダと；
   前記入力したシリアル信号から、前記データレジスタのアドレスを特定するためのアドレス信号と、前記データレジスタの特定されたアドレスに書き込まれるデータ信号と、前記データレジスタの特定されたアドレスの特定のビットを指示するためのマスク信号とを抽出する手段と；
   前記抽出手段により抽出された前記アドレス信号、前記データ信号、そして、前記マスク信号により、前記データレジスタの前記特定されたアドレスにおける前記指示された特定のビットのデータを選択的に書き換える手段とを備えたことを特徴とするアナログ信号処理回路。
2. 前記請求項１に記載したアナログ信号処理回路において、前記書換え手段は、前記データ信号と前記マスク信号との論理演算により、前記データレジスタの前記特定されたアドレスに書き込むデータを論理演算処理することを特徴とするアナログ信号処理回路。
3. 前記請求項２に記載したアナログ信号処理回路において、前記書換え手段は、ＡＮＤ及びＯＲ論理演算を行なうことを特徴とするアナログ信号処理回路。
4. 前記請求項２に記載したアナログ信号処理回路において、前記入力するシリアル信号は、さらに、実行すべき論理演算を特定するための信号を含んでおり、前記書換え手段は、前記論理演算特定信号により特定される論理演算を前記データ信号と前記マスク信号に実行し、前記データレジスタの前記特定されたアドレスに書き込むことを特徴とするアナログ信号処理回路。
5. 前記請求項１に記載したアナログ信号処理回路において、前記抽出手段は、シフトレジスタを備えていることを特徴とするアナログ信号処理回路。
6. 前記請求項１に記載したアナログ信号処理回路において、前記抽出手段は、更に、前記アドレス信号を入力して保持するアドレスレジスタと、前記データ信号を入力して保持するデータレジスタと、そして、前記マスク信号を入力して保持するマスクレジスタを備えていることを特徴とするアナログ信号処理回路。
7. 外部からのシリアル通信により、アナログ設定用データを設定するためデータをアナログ信号処理回路に入力し、当該アナログ信号処理回路内に設けられた所定のビット長のデータレジスタに保持されたアナログ設定用データを書き換えるデータレジスタ書換方法であって、入力したシリアル信号から、前記データレジスタのアドレスを特定するためのアドレス信号と、前記データレジスタの特定されたアドレスに書き込まれるデータ信号と、前記データレジスタの特定されたアドレスの特定のビットを指示するためのマスク信号とを抽出し、前記アドレス信号、前記データ信号、そして、前記マスク信号により、前記データレジスタの前記特定されたアドレスにおける指示された特定のビットのデータを選択的に書き換えることを特徴とするアナログ信号処理回路のデータレジスタ書換方法。
8. 前記請求項７に記載したデータレジスタの書換方法において、前記データ信号と前記マスク信号との論理演算により、前記データレジスタの前記特定されたアドレスに書き込むデータを論理演算処理することを特徴とするアナログ信号処理回路のデータレジスタ書換方法。
9. 前記請求項８に記載したデータレジスタの書換方法において、前記データ信号と前記マスク信号との論理演算は選択可能であることを特徴とするアナログ信号処理回路のデータレジスタ書換方法。
10. 外部から、アナログ設定用データを設定するためデータをアナログ信号処理回路に入力し、当該アナログ信号処理回路内に設けられた所定のビット長のデータレジスタに保持されたアナログ設定用データを書き換えるためのシリアル通信によるデータ通信方法であって、前記データレジスタのアドレスを特定するためのアドレス信号と、前記データレジスタの特定されたアドレスに書き込まれるデータ信号と共に、前記データレジスタの特定されたアドレスの特定のビットを指示するためのマスク信号を含むシリアル信号を通信することを特徴とするアナログ信号処理回路のデータ通信方法。
    

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