JP2003044355A

JP2003044355A - メモリシステム、メモリ装置、及び読み出し装置

Info

Publication number: JP2003044355A
Application number: JP2001227902A
Authority: JP
Inventors: Tatsuya Eto; 達也江藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-07-27
Filing date: 2001-07-27
Publication date: 2003-02-14

Abstract

(57)【要約】【課題】本来の演算処理に用いられるデータに影響を与
えることなく、格別な端子やコマンドを用いることな
く、アドレスを自動的に割付けることが可能なメモリシ
ステムを提供する。【解決手段】上位システムからの要求に応答してデータ
を出力する各ＲＯＭ１２，１３とは別に、メモリ装置１
１の識別データを該メモリ装置１１のバッファ１４に記
憶しておき、このメモリシステムの電源投入時やリセッ
ト時から、読み出し信号↓ＲＤがローレベルになった回
数が一定回数に達するまでは、バッファ１４からメモリ
装置１１の識別データを出力させ、一定回数に達する
と、各ＲＯＭ１２，１３からデータを出力させている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ等に
おいて用いられるメモリシステム、メモリ装置、及び読
み出し装置に関する。

【０００２】

【従来の技術】周知の様にメモリ装置としては、ＲＯＭ
やＲＡＭ等があり、更にはＲＯＭ及びＲＡＭのいずれに
ついても多様な種類のものがある。また、着脱自在なメ
モリ装置も広く用いられつつある。

【０００３】一方、マイクロプロセッサにおいては、メ
モリ装置のアドレスを特定する必要がある。このため、
着脱自在なメモリ装置を規定のスロットに装着すること
が多い。しかしながら、装着ミスがあると、初期動作を
行なうことができない。また、装着され得る全てのメモ
リ装置に対して、それぞれのスロットを設けることは現
実的ではない。そこで、従来より、着脱自在なメモリ装
置の装着に際し、メモリ装置の種類を判別し、メモリ装
置の種類に応じて、メモリ装置を使い分けるという種々
の技術が提案されている。

【０００４】例えば、特開昭６３−９１７５８号公報に
記載のシステムでは、ＲＯＭ及びＲＡＭのいずれである
かを判別するための端子を着脱自在なメモリ装置に設け
ておき、装着されたメモリ装置の端子からの出力に基づ
いて、メモリ装置の種類を判別し、この判別されたメモ
リ装置の種類に応じて、メモリ装置をシステム内蔵のＲ
ＯＭ及びＲＡＭと共にバンク切換えで用い、メモリ装置
に対してアドレスを自動割付けしている。

【０００５】また、特開平４−９０１９５号公報に記載
の装置では、メモリの種類を示すデータを着脱自在なメ
モリ装置に記憶しておき、装着されたメモリ装置から該
データを読み出し、このデータによって示されるメモリ
の種類に応じて、メモリ装置に対してアドレス空間を自
動割付けしている。

【０００６】一方、メモリ装置には、メモリの種類等を
示す付随データばかりではなく、本来の演算処理に用い
られるデータも記憶されており、これらのデータを明確
に区別する必要がある。

【０００７】例えば、特開昭６０−１４６３４９号公報
に記載の装置では、本来の演算処理に用いられるデータ
とそのチェックサムデータとをＲＯＭに記憶しておき、
ＲＯＭに対するコントロール信号により、これらのデー
タを区別して読み出している。

【０００８】また、特開平４−１８２８９９号公報に記
載の装置では、複数のＲＯＭにそれぞれのバージョンデ
ータを書き込んでおき、これらのバージョンデータに基
づいて、各ＲＯＭの組み合わせの整合性をチェックして
いる。

【０００９】更に、特開平５−１５１１０６号公報に記
載の装置では、通常のアドレスではアクセス不可能な部
分をＥＥＰＲＯＭに設けて、この部分に付随データを書
き込んでおき、特殊コマンドを用いて、ＥＥＰＲＯＭの
該部分から付随データを読み出している。

【００１０】

【発明が解決しようとする課題】しかしながら、特開昭
６３−９１７５８号のシステムでは、格別の端子をメモ
リ装置に設けねばならず、端子数の増加を招いた。ま
た、特開平４−９０１９５号の装置では、メモリの種類
を示すデータを本来の演算処理に用いられるデータと共
に記憶しているので、本来のデータに制約が生じた。更
に、いずれにおいても、アドレスの割付けの自由度が低
く、メモリ装置に対する制約が大きかった。

【００１１】一方、特開昭６０−１４６３４９号の装置
では、ＲＯＭに対するコントロール信号を入力するため
の端子ピンを格別に設けねばならず、端子数の増加を招
いた。また、特開平４−１８２８９９号の装置では、バ
ージョンデータを本来の演算処理に用いられるデータと
共に記憶しているので、バージョンデータが多様化し
て、そのデータ量が大きくなる程、本来のデータに対す
る制約が大きくなった。更に、特開平５−１５１１０６
号の装置では、特殊コマンドを外部から与えねばなら
ず、この特殊コマンドを外部装置により生成せねばなら
なかった。

【００１２】そこで、本発明は、上記従来の問題点に鑑
みてなされたものであり、本来の演算処理に用いられる
データに影響を与えることなく、格別な端子やコマンド
を用いることなく、アドレスを自動的に割付けることが
可能なメモリシステムを提供することを目的とする。

【００１３】また、本発明は、本来の演算処理に用いら
れるデータに影響を与えることなく、格別な端子やコマ
ンドを用いることなく、付随データを読み出すことが可
能なメモリ装置及び読み出し装置を提供することを目的
とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、着脱自在なメモリ装置と、このメモリ装
置にアドレスを割付けて、このメモリ装置からの読み出
しを行う読み出し装置とを備えるメモリシステムにおい
て、メモリ装置は、データを記憶した第１記憶手段と、
メモリ装置の識別データを記憶した第２記憶手段と、リ
セット信号により起動されて、読み出し装置からの読み
出し要求を繰り返し受け、予め設定された回数までの読
み出し要求に応答して第２記憶手段から識別データを出
力させ、該回数を超えた読み出し要求に応答して第１記
憶手段からデータを出力させるメモリ制御手段とを備
え、読み出し装置は、メモリ装置に割付けられたアドレ
スを記憶する割付けアドレスデータ記憶手段と、前記リ
セット信号により起動されて、メモリ装置に対して読み
出し要求を繰り返し出し、前記回数までの読み出し要求
に際し、第２記憶手段から識別データが出力されると、
この識別データに対応するアドレスをメモリ装置に割付
けて割付けアドレスデータ記憶手段に記憶し、該回数を
超えた読み出し要求に際し、このアドレスを用いて、メ
モリ装置をアクセスし、第１記憶手段からの読み出しを
行う読み出し制御手段とを備えている。

【００１５】この様な構成の本発明によれば、メモリ装
置においては、本来の演算処理に用いられるデータ及び
メモリ装置の識別データを第１及び第２記憶手段に別々
に記憶している。このため、本来のデータがメモリ装置
の識別データにより制約されることはない。

【００１６】また、メモリ装置においては、リセット信
号により起動されてから、一定回数までの読み出し要求
に応答して第２記憶手段から識別データを出力させ、該
回数を超えた読み出し要求に応答して第１記憶手段から
データを出力させる。読み出し装置においては、リセッ
ト信号により起動されてから、メモリ装置に対して読み
出し要求を繰り返し出し、一定回数までの読み出し要求
に際し、第２記憶手段から識別データが出力されると、
この識別データに対応するアドレスをメモリ装置に割付
け、該回数を超えた読み出し要求に際し、このアドレス
を用いて、メモリ装置をアクセスし、第１記憶手段から
の読み出しを行っている。従って、格別な端子やコマン
ドを用いることなく、メモリ装置の識別データを読み出
し装置に与えることができる。そして、読み出し装置
は、識別データに対応するアドレスをメモリ装置に割付
け、このアドレスを用いて、メモリ装置をアクセスし、
第１記憶手段からの読み出しを行うことができる。

【００１７】また、本発明においては、識別データは、
メモリ装置のアドレスを含んでいる。

【００１８】この場合、メモリ装置の識別データからア
ドレスを導出するための演算処理を省略することができ
る。

【００１９】更に、本発明においては、割付けアドレス
データ記憶手段内のメモリ装置のアドレスは、読み出し
制御手段によって初期化され、第２記憶手段から出力さ
れた識別データに基づいて更新される。

【００２０】この場合、割付けアドレスデータ記憶手段
内のメモリ装置のアドレスが初期設定されるので、メモ
リ装置からの識別データが得られなくても、メモリ装置
のアドレスが設定される。これにより、本発明とは異な
る構成の他のメモリ装置が装着されていても、他のメモ
リ装置にアドレスが割付けられ、この他のメモリ装置へ
のアクセスが可能になる。

【００２１】また、本発明においては、予め設定された
回数までの読み出し要求毎に、変数を変化させて出力す
る変数発生手段を更に備え、この変数を識別データに付
加している。

【００２２】この様に一定回数までの読み出し要求毎
に、変数を変化させ、この変数を識別データに付加して
おけば、読み出し装置は、この変数の変化に基づいて、
識別データがメモリ装置の第２記憶手段から得られたも
のであるという確認をすることができる。

【００２３】更に、本発明においては、読み出し制御手
段は、複数のメモリ装置に割付けられたそれぞれのアド
レスの重複を判定する。

【００２４】複数のメモリ装置を装着し得る場合は、各
メモリ装置に割付けられたそれぞれのアドレスの重複を
判定する。少なくとも２つのアドレスが重複していると
きには、これらのアドレスの各メモリ装置の識別データ
が同一であり、同一種類の各メモリ装置が誤って装着さ
れている。

【００２５】一方、本発明のメモリ装置は、データを記
憶した第１記憶手段と、メモリ装置の付随データを記憶
した第２記憶手段と、リセット信号により起動され、外
部からの読み出し要求を繰り返し受け、予め設定された
回数までの読み出し要求に応答して第２記憶手段から付
随データを出力させ、該回数を超えた読み出し要求に応
答して第１記憶手段からデータを出力させるメモリ制御
手段とを備えることを特徴とするメモリ装置。

【００２６】この様な構成の本発明によれば、本来の演
算処理に用いられるデータ及びメモリ装置の付随データ
を第１及び第２記憶手段に別々に記憶している。このた
め、本来のデータがメモリ装置の付随データにより制約
されることはない。

【００２７】また、リセット信号により起動されてか
ら、一定回数までの読み出し要求に応答して第２記憶手
段から付随データを出力させ、該回数を超えた読み出し
要求に応答して第１記憶手段からデータを出力させる。
従って、格別な端子やコマンドを用いることなく、第２
記憶部手段内の付随データ及び第１記憶手段内のデータ
を区別して読み出すことができる。

【００２８】また、本発明においては、予め設定された
回数までの読み出し要求毎に、変数を変化させて出力す
る変数発生手段を更に備え、この変数を付随データに付
加している。

【００２９】この様に一定回数までの読み出し要求毎
に、変数を変化させ、この変数を付随データに付加して
おけば、この変数の変化に基づいて、付随データがメモ
リ装置の第２記憶手段から得られたものであるという確
認をすることができる。

【００３０】更に、本発明においては、変数発生手段
は、読み出し要求の回数を計数するカウンタである。

【００３１】この場合は、変数の変化が規則的なものと
なるので、変数の判別が容易になり、付随データの確認
が容易になる。

【００３２】また、本発明においては、カウンタにより
計数された計数値は、第２記憶手段の読み出しアドレス
として用いられる。その上、変数発生手段は、変数とし
てカウンタにより計数された計数値を出力する。

【００３３】この場合は、第２記憶手段の読み出しアド
レスが変化するので、第２記憶手段の複数アドレスから
多様な付随データを読み出すことができる。その上、変
数の変化が規則的なものとなるので、変数の判別が容易
になり、多様な付随データの確認が容易になる。

【００３４】また、本発明は、上記メモリ装置にアドレ
スを割付けて、このメモリ装置からの読み出しを行う読
み出し装置において、メモリ装置の付随データを記憶す
るデータ記憶手段と、リセット信号により起動されて、
メモリ装置に対して読み出し要求を繰り返し出し、予め
設定された回数までの読み出し要求に際し、第２記憶手
段から付随データが出力されると、この付随データをデ
ータ記憶手段に記憶し、該回数を超えた読み出し要求に
際し、第１記憶手段からの読み出しを行う読み出し制御
手段と、付随データが第２記憶手段から出力されたもの
であるか否かを判定し、この判定結果に応じて、付随デ
ータをデータ記憶手段に記憶するデータ読込み手段とを
備えている。

【００３５】この様な構成の本発明によれば、付随デー
タが第２記憶手段から出力されたものであるか否かを判
定し、この判定結果に応じて、付随データをデータ記憶
手段に記憶している。このため、本発明とは異なる構成
の他のメモリ装置が装着されていても、この他のメモリ
装置からのデータをデータ記憶手段に記憶することはな
い。

【００３６】更に、本発明においては、読み出し制御手
段は、第２記憶手段からの付随データが得られなけれ
ば、メモリ装置へのデータの書き込みと読み出しを行な
い、この書き込みと読み出しの結果に基づいて、メモリ
装置の状態を判定している。

【００３７】この様に第２記憶手段からの付随データが
得られない場合は、本発明とは異なる構成の他のメモリ
装置が装着されているか、メモリ装置が装着されていな
い。そこで、メモリ装置へのデータの書き込みと読み出
しを試みる。この結果として、データの書き込みと読み
出しが行われれば、メモリ装置としてＲＡＭが装着され
ていることになるので、このＲＡＭにアドレスを与え
る。また、データの書き込みと読み出しが行わなけれ
ば、メモリ装置が装着されていないことになる。更に、
データの読み出しのみが行われれば、本発明とは異なる
構成のＲＯＭが装着されていることになるので、このＲ
ＯＭにアドレスを与える。

【００３８】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。

【００３９】図１は、本発明のメモリシステムの第１実
施形態におけるメモリ装置を示すブロック図である。こ
のメモリ装置１１において、２つのＲＯＭ１２，１３
は、本来の演算処理に用いられるデータを記憶するもの
である。また、バッファ１４は、メモリ装置１１の識別
データを記憶するものである。セレクタ１５は、読み出
し制御部１６により切換え制御され、各ＲＯＭ１２，１
３のデータを選択して出力したり、バッファ１４の識別
データ及びカウンタ２３の計数値を選択して出力する。

【００４０】ＲＯＭ１２の記憶領域は、アドレス信号に
よって示される２０ビットのアドレスＡ0 〜Ａ19のうち
の下位半分によって指示される。また、ＲＯＭ１３の記
憶領域は、２０ビットのうちの上位半分によって指示さ
れる。各ＲＯＭ１２，１３のチップ選択端子↓ＣＳに
は、チップ選択信号↓ＳＥＬが加えられ、アウトプット
イネーブル端子↓ＯＥには、読み出し信号↓ＲＤが加え
られる。チップ選択信号↓ＳＥＬ及び読み出し信号↓Ｒ
Ｄが共にローレベルになると、アドレス信号によって示
されるアドレスＡ0 〜Ａ19のデータが各ＲＯＭ１２，１
３から読み出されて出力される。

【００４１】尚、記号↓は、ローアクティブであること
を示す。

【００４２】読み出し制御部１６は、コントロール信号
↓Ｄ／Ｃを作成し、このコントロール信号↓Ｄ／Ｃをセ
レクタ１５のセレクト端子Ｓに加えて、セレクタ１５を
切換えている。この読み出し制御部１６は、割付けアド
レスデータ記憶部２０と、パワーオンリセット回路２１
と、プリセットデータ記憶部２２と、カウンタ２３と、
ＡＮＤゲート２４と、各ＯＲゲート２５，２６とを備え
ている。

【００４３】読み出し制御部１６において、ＯＲゲート
２６は、チップ選択信号↓ＳＥＬ及び読み出し信号↓Ｒ
Ｄを入力し、これらの論理和を示す信号をセレクタ１５
のアウトプットイネーブル端子↓ＯＥに加える。チップ
選択信号↓ＳＥＬ及び読み出し信号↓ＲＤが共にローレ
ベルになると、セレクタ１５のアウトプットイネーブル
端子↓ＯＥにローレベルの信号が加えられ、セレクタ１
５がアクティブ状態となる。このとき、読み出し制御部
１６からセレクタ１５のセレクト端子Ｓにハイレベルの
コントロール信号↓Ｄ／Ｃが加えられると、各ＲＯＭ１
２，１３のデータがセレクタ１５を通じて出力される。
また、ローレベルのコントロール信号↓Ｄ／Ｃが加えら
れると、バッファ１４の識別データ及びカウンタ２３の
計数値がセレクタ１５を通じて出力される。

【００４４】また、チップ選択信号↓ＳＥＬがハイレベ
ルになると、セレクタ１５のアウトプットイネーブル端
子↓ＯＥにハイレベルの信号が加えられ、セレクタ１５
が非アクティブ状態となる。これにより、セレクタ１５
からの出力が禁止され、他のメモリ装置によるデータ転
送が可能になる。

【００４５】更に、ＯＲゲート２６からの論理和を示す
信号は、ＯＲゲート２５を介してカウンタ２３のクロッ
ク入力端子ＣＫに加えられている。チップ選択信号↓Ｓ
ＥＬがローレベルに維持されている期間に、読み出し信
号↓ＲＤがローレベルからハイレベルになる度に、ＯＲ
ゲート２６からの論理和を示す信号がローレベルからハ
イレベルとなり、カウンタ２３によりカウントダウンが
行われる。

【００４６】また、このメモリシステムの電源投入時に
やリセット時に、パワーオンリセット回路２１は、プリ
セット信号をカウンタ２３のプリセット端子ＰＲに加え
る。これに応答してカウンタ２３は、プリセットデータ
記憶部２２に予め格納されている計数値を示す各ビット
Ｄ0 〜Ｄ7 を取り込み、この計数値を該カウンタ２３内
に初期設定する。この後、先に述べた様にカウンタ２３
は、読み出し信号↓ＲＤがローレベルからハイレベルと
なる度に、初期設定した計数値を１つずつカウントダウ
ンする。

【００４７】図２は、パワーオンリセット回路２１の構
成を例示するブロック図である。このパワーオンリセッ
ト回路２１は、その入出力にヒステリシス特性を有する
インバータ２７と、遅延素子としてのインバータ２８
と、ＡＮＤゲート２９とを備えている。このメモリシス
テムの電源投入時やリセット時には、リセット信号↓Ｒ
ＥＳがハイレベルからローレベルとなる。このリセット
信号↓ＲＥＳは、インバータ２７を介してＡＮＤゲート
２９の一方の入力端子に加えられ、またインバータ２７
及びインバータ２８を介してＡＮＤゲート２９の他方の
入力端子に加えられる。リセット信号↓ＲＥＳがハイレ
ベルからローレベルになると、インバータ２８の遅延時
間だけ、ハイレベルの信号がＡＮＤゲート２９の２つの
入力端子に加えられ、ハイレベルのパルス信号が出力さ
れる。このパルス信号は、プリセット信号としてカウン
タ２３のプリセット端子ＰＲに加えられる。

【００４８】カウンタ２３は、先に述べた様に読み出し
信号↓ＲＤがローレベルからハイレベルとなる度に、初
期設定した計数値を１つずつカウントダウンしつつ、こ
の計数値を示す各ビットＱ0 〜Ｑ7 をＡＮＤゲート２４
に加える。この計数値は、各ビットＱ0 〜Ｑ7 の全てが
「０」となるまで、つまり最初のアドレス“００”とな
るまでカウントダウンされ、更に「１」をカウントダウ
ンされて、各ビットＱ0 〜Ｑ7 の全てが「１」になる
と、つまりアドレス“ＦＦ”になると、ＡＮＤゲート２
４の出力がハイレベルとなり、セレクタ１５のセレクト
端子Ｓにハイレベルのコントロール信号↓Ｄ／Ｃが加え
られる。

【００４９】尚、以降は、「」内の値が２進数であり、
“”内の値が１６進数であるものとする。

【００５０】一方、ＯＲゲート２６の出力は、バッファ
１４のイネーブル端子↓Ｅに加えられている。チップ選
択信号↓ＳＥＬ及び読み出し信号↓ＲＤが共にローレベ
ルになると、これに応答してバッファ１４は、割付けア
ドレスデータ記憶部２０に予め記憶されている識別デー
タを示す各ビットＤ0 〜Ｄ7 を取り込み、この識別デー
タを記憶する。

【００５１】ここで、カウンタ２３は、読み出し信号↓
ＲＤがローレベルからハイレベルとなる度に、初期設定
した計数値を１つずつカウントダウンし、この計数値を
示す各ビットＱ0 〜Ｑ7 をＡＮＤゲート２４に加える。
各ビットＱ0 〜Ｑ7 の全てが「１」となる直前までの期
間は、ＡＮＤゲート２４の出力がローレベルとなり、セ
レクタ１５のセレクト端子Ｓにローレベルのコントロー
ル信号↓Ｄ／Ｃが加えられる。セレクタ１５は、ローレ
ベルのコントロール信号↓Ｄ／Ｃに応答して、バッファ
１４の識別データ及びカウンタ２３の計数値を選択して
出力する。バッファ１４の識別データ及びカウンタ２３
の計数値は、下位８ビットＤ0 〜Ｄ7 及び上位８ビット
Ｄ9 〜Ｄ15として出力される。

【００５２】引き続いて、各ビットＱ0 〜Ｑ7 の全てが
「１」になると、ＡＮＤゲート２４の出力がハイレベル
となり、セレクタ１５のセレクト端子Ｓにハイレベルの
コントロール信号↓Ｄ／Ｃが加えられる。セレクタ１５
は、ハイレベルのコントロール信号↓Ｄ／Ｃに応答し
て、各ＲＯＭ１２，１３のデータを選択して出力する。
各ＲＯＭ１２，１３のデータは、下位８ビットＤ0 〜Ｄ
7 及び上位８ビットＤ9〜Ｄ15として出力される。更
に、ＡＮＤゲート２４の出力がハイレベルになると、Ｏ
Ｒゲート２６からの読み出し信号↓ＲＤのレベルにかか
わらず、ＯＲゲート２５の出力が常にハイレベルとな
り、カウンタ２３による計数が停止する。

【００５３】従って、このメモリシステムの電源投入時
やリセット時以降、読み出し信号↓ＲＤがローレベルか
らハイレベルとなる度に、カウンタ２３により初期設定
された計数値がカウントダウンされ、計数値を示す各ビ
ットＱ0 〜Ｑ7 の全てが「１」となる直前までの期間
は、ＡＮＤゲート２４の出力がローレベルに維持され、
バッファ１４の識別データ及びカウンタ２３の計数値が
下位８ビットＤ0 〜Ｄ7及び上位８ビットＤ9 〜Ｄ15と
してセレクタ１５から出力される。そして、計数値を示
す各ビットＱ0 〜Ｑ7 の全てが「１」になると、ＡＮＤ
ゲート２４の出力がハイレベルになり、カウンタ２３に
よる計数が停止して、ＡＮＤゲート２４の出力がハイレ
ベルに維持され、各ＲＯＭ１２，１３のデータが下位８
ビットＤ0〜Ｄ7 及び上位８ビットＤ9 〜Ｄ15としてセ
レクタ１５から出力される。

【００５４】図３及び図４は、本実施形態のメモリシス
テムにおける読み出し装置を示すブロック図である。図
３は、このメモリシステムの電源投入時やリセット時か
らメモリ装置１１のカウンタ２３による計数が停止する
までの初期設定時の読み出し装置の信号経路を示してい
る。また、図４は、カウンタ２３による計数が停止して
からの通常時の読み出し装置の信号経路を示している。

【００５５】この読み出し装置３１は、メモリ装置１１
のバッファ１４から読み出された識別データを受け取っ
て格納する割付けアドレスデータ記憶部３２と、メモリ
装置１１からのデータの読み出しを制御する制御部３３
と、このメモリシステムの電源投入時やリセット時に制
御部３３をリセットするパワーオンリセット回路３４
と、アドレス信号Ａ20〜Ａ23をデコードし、メモリ装置
１１を選択するためのチップ選択信号↓ＳＥＬを出力す
るデコーダ３５と、バッファ１４から読み出された識別
データを割付けアドレスデータ記憶部３２に格納するか
否かを決定する割付けアドレスデータ読込み部３６とを
備えている。

【００５６】まず、図３を参照して、このメモリシステ
ムの電源投入時やリセット時からメモリ装置１１のカウ
ンタ２３による計数が停止するまでの初期設定時の読み
出し装置３１の動作を説明する。

【００５７】制御部３３は、パワーオンリセット回路３
４によってリセットされると、アドレスＡ20〜Ａ23をカ
ウントアップしつつ、このアドレスＡ20〜Ａ23を示すア
ドレス信号をデコーダ３５に出力する。デコーダ３５
は、このアドレスＡ20〜Ａ23をデコードし、１６のスロ
ット（いずれにもメモリ装置を装着可能）に対するそれ
ぞれのチップ選択信号↓ＳＥＬ0 〜↓ＳＥＬ15を順次ロ
ーレベルにして、各スロットを順次選択する。従って、
例えばメモリ装置１１が２番目のスロットに装着されて
いる場合は、制御部３３によって２番目のスロットのア
ドレスＡ20〜Ａ23が設定されたときに、チップ選択信号
↓ＳＥＬ1 がローレベルにされて、２番目のスロットが
選択され、メモリ装置１１のバッファ１４及びカウンタ
２３からの読み出しが可能となる。

【００５８】制御部３３は、例えばメモリ装置１１が選
択されているときに、読み出し信号↓ＲＤをローレベル
及びハイレベルに周期的に切換えつつ、この読み出し信
号↓ＲＤを割付けアドレスデータ読込み部３６及びメモ
リ装置１１に加える。そして、この読み出し信号↓ＲＤ
がローレベルになったときに、メモリ装置１１のバッフ
ァ１４及びカウンタ２３からセレクタ１５を通じて識別
データ及び計数値を示す１６ビットＤ0 〜Ｄ15が出力さ
れ、これらのビットＤ0 〜Ｄ15が割付けアドレスデータ
読込み部３６に取り込まれる。割付けアドレスデータ読
込み部３６は、各ビットＤ0 〜Ｄ15を入力すると、識別
データを示す下位８ビットＤ0 〜Ｄ7 から４ビットＤ0
〜Ｄ3 を抽出し、４ビットＤ0 〜Ｄ3 を割付けアドレス
信号ＳＥＧとして出力する。

【００５９】また、先に述べた様に読み出し信号↓ＲＤ
がローレベルからハイレベルとなる度に、カウンタ２３
により計数値がカウントダウンされ、計数値を示す上位
８ビットＤ9 〜Ｄ15が変化する。そこで、割付けアドレ
スデータ読込み部３６は、上位８ビットＤ9 〜Ｄ15が読
み出し信号↓ＲＤに同期して規則的に変化しているか否
かを判定し、規則的に変化していれば、メモリ装置１１
からの１６ビットＤ0〜Ｄ15を正しく取り込んだものと
みなして、書込み信号↓ＳＥＧＷＲをローレベルに切換
える。この書込み信号↓ＳＥＧＷＲのローレベルに応答
して、割付けアドレス信号ＳＥＧが割付けアドレスデー
タ記憶部３２及び制御部３３に取り込まれる。このアド
レス信号ＳＥＧは、割付けアドレスデータ記憶部３２内
のアドレスＡ0 〜Ａ3 を示す。

【００６０】制御部３３は、書込み信号↓ＳＥＧＷＲが
ローレベルになると、アドレスを割り付けるべきメモリ
装置１１が装着されたものとみなし、アドレスＡ0 〜Ａ
3 を認識する。また、割付けアドレスデータ記憶部３２
は、制御部３３によって指示されたスロットのアドレス
Ａ20〜Ａ23を該記憶部３２内のアドレスＡ0 〜Ａ3 に記
憶する。これにより、制御部３３によって指示されたス
ロットのアドレスＡ20〜Ａ23と、アドレスＡ0 〜Ａ3
（メモリ装置１１の識別データを示す下位８ビットＤ0
〜Ｄ7 から抽出された４ビットＤ0 〜Ｄ3 ）が対応付け
られて割付けアドレスデータ記憶部３２に記憶される。

【００６１】従って、チップ選択信号↓ＳＥＬによって
メモリ装置１１を選択して、読み出し信号↓ＲＤをロー
レベル及びハイレベルに周期的に切換え、これによりメ
モリ装置１１のバッファ１４及びカウンタ２３からの識
別データ及び計数値を示す１６ビットＤ0 〜Ｄ15を割付
けアドレスデータ読込み部３６に取り込み、ここから下
位の４ビットＤ0 〜Ｄ3 を割付けアドレス信号ＳＥＧと
して出力する。また、上位８ビットＤ9 〜Ｄ15が読み出
し信号↓ＲＤに同期して規則的に変化していることを確
認して、書込み信号↓ＳＥＧＷＲをローレベルに切換
え、これにより割付けアドレス信号ＳＥＧを割付けアド
レスデータ記憶部３２及び制御部３３に取り込ませてい
る。

【００６２】また、１６のスロット（いずれにもメモリ
装置を装着可能）に対するそれぞれのチップ選択信号↓
ＳＥＬ0 〜↓ＳＥＬ15を順次ローレベルにすることによ
り、各スロットを順次選択し、選択したスロットにメモ
リ装置が装着されていれば、このメモリ装置から識別デ
ータ及び計数値の取り込みを試み、更に識別データ及び
計数値を取り込むことができれば、識別データを用い
て、アドレスデータ記憶部３２のアドレスＡ0 〜Ａ3 を
設定し、選択したスロットのアドレスＡ20〜Ａ23を割付
けアドレスデータ記憶部３２のアドレスＡ0 〜Ａ3 に記
憶する。

【００６３】また、制御部３３は、各メモリ装置につい
て設定されたそれぞれのアドレスＡ0 〜Ａ3 が重複して
いるか否かを判定し、重複していれば、同一種類のメモ
リ装置が誤装着されていることになるので、この旨を示
す重複情報を記憶し、この旨を報知する。

【００６４】次に、図４を参照して、カウンタ２３によ
る計数が停止してからの通常時の読み出し装置３１の動
作を説明する。

【００６５】メモリ装置１１からのデータの読み出しに
際し、制御部３３は、上位システムからのデータ読み出
し要求に応答して、割付けアドレスデータ記憶部３２へ
のアウトプットイネーブル信号↓ＯＥをローレベルに切
換える。これにより、割付けアドレスデータ記憶部３２
からのデータの読み出しが可能になる。そして、上位シ
ステムは、メモリ装置１１の識別データにより設定され
たアドレスＡ0 〜Ａ3を割付けアドレスデータ記憶部３
２に指示する。これに応答して割付けアドレスデータ記
憶部３２は、このアドレスＡ0 〜Ａ3 に対応するアドレ
スＡ20〜Ａ23をデコーダ３５に出力する。デコーダ３５
は、このアドレスＡ20〜Ａ23をデコードし、メモリ装置
１１を選択するためのチップ選択信号↓ＳＥＬをローレ
ベルに切換える。また、制御部３３は、読み出し信号↓
ＲＤをローレベルに切換える。

【００６６】こうしてチップ選択信号↓ＳＥＬ及び読み
出し信号↓ＲＤがローレベルになると、メモリ装置１１
からのデータの読み出しが可能になり、またカウンタ２
３による計数が既に停止しているので、セレクタ１５に
より各ＲＯＭ１２，１３が選択される。このとき、アド
レス信号Ａ0 〜Ａ19が各ＲＯＭ１２，１３に加えられる
と、このアドレス信号Ａ0 〜Ａ19によって示されるアド
レスのデータが各ＲＯＭ１２，１３から読み出され、こ
のデータが各ビットＤ0 〜Ｄ15としてセレクタ１５から
出力される。

【００６７】従って、メモリ装置１１の識別データによ
り設定されたアドレスＡ0 〜Ａ3 を指定すれば、このア
ドレスＡ0 〜Ａ3 がメモリ装置１１を装着したスロット
のアドレスＡ20〜Ａ23に書き換えられ、このアドレスＡ
20〜Ａ23によりメモリ装置１１が選択されて、このメモ
リ装置１１からの読み出しが可能になる。

【００６８】図５は、読み出し装置３１の割付けアドレ
スデータ読込み部３６の構成を示すブロック図である。

【００６９】割付けアドレスデータ読込み部３６は、メ
モリ装置１１からの各ビットＤ0 〜Ｄ7 が加えられるシ
フトレジスタ４１と、メモリ装置１１からの各ビットＤ
9 〜Ｄ15が加えられるシフトレジスタ４２と、各加算器
４３，４４と、ＥＸＯＲゲートＧ１１，Ｇ１３，Ｇ２
１，Ｇ２３と、ＯＲゲートＧ１２，Ｇ１４，Ｇ２２，Ｇ
２４，Ｇ３０と、遅延素子４５とを備えている。

【００７０】シフトレジスタ４１では、各ビットＤ0 〜
Ｄ7 を順次転送する３段のフリップフロップを備えてお
り、読み出し信号↓ＲＤを遅延素子４５を介してクロッ
ク端子ＣＫに入力し、読み出し信号↓ＲＤの立下がりの
度に、各ビットＤ0 〜Ｄ7 を１段目のフリップフロップ
に取り込んで、これらのビットＤ0 〜Ｄ7 を端子ＱＡか
らパラレル出力し、同時に１段目のフリップフロップか
ら２段目のフリップフロップへと１つ前の各ビットＤ0
〜Ｄ7 を転送して、これらのビットＤ0 〜Ｄ7を端子Ｑ
Ｂからパラレル出力し、同時に２段目のフリップフロッ
プから３段目のフリップフロップへと２つ前の各ビット
Ｄ0 〜Ｄ7 を転送して、これらのビットＤ0 〜Ｄ7 を端
子ＱＣからパラレル出力する。ＥＸＯＲ論理ゲートＧ１
１は、端子ＱＡから出力された各ビットＤ0 〜Ｄ7 と端
子ＱＢから出力された各ビットＤ0 〜Ｄ7 を入力して、
その排他的論理和を示す８ビットを出力する。ＯＲゲー
トＧ１２は、この８ビットの論理和を求めて出力する。
同様に、ＥＸＯＲ論理ゲートＧ１３は、端子ＱＢから出
力された各ビットＤ0 〜Ｄ7 と端子ＱＣから出力された
各ビットＤ0 〜Ｄ7 を入力して、その排他的論理和を示
す８ビットを出力する。ＯＲゲートＧ１２は、この８ビ
ットの論理和を求めて出力する。読み出し信号↓ＲＤの
立下がりの度に、各ビットＤ0 〜Ｄ7 が変化しなけれ
ば、各ＯＲゲートＧ１２，Ｇ１４の論理和出力が「０」
となる。

【００７１】また、シフトレジスタ４２では、各ビット
Ｄ8 〜Ｄ15を順次転送する３段のフリップフロップを備
えており、読み出し信号↓ＲＤを遅延素子４５を介して
クロック端子ＣＫに入力し、読み出し信号↓ＲＤの立下
がりの度に、各ビットＤ8 〜Ｄ15を１段目のフリップフ
ロップに取り込んで、これらのビットＤ8 〜Ｄ15を端子
ＱＡからパラレル出力し、同時に１段目のフリップフロ
ップから２段目のフリップフロップへと１つ前の各ビッ
トＤ8 〜Ｄ15を転送して、これらのビットＤ8〜Ｄ15を
端子ＱＢからパラレル出力し、同時に２段目のフリップ
フロップから３段目のフリップフロップへと２つ前の各
ビットＤ8 〜Ｄ15を転送して、これらのビットＤ8 〜Ｄ
15を端子ＱＣからパラレル出力する。加算器４３は、端
子ＱＡから出力された各ビットＤ8 〜Ｄ15に“０１”を
加算し、この和を示す８ビットをパラレル出力する。Ｅ
ＸＯＲ論理ゲートＧ２１は、加算器４３から出力された
８ビットと端子ＱＢから出力された各ビットＤ8 〜Ｄ15
を入力して、その排他的論理和を示す８ビットを出力す
る。ＯＲゲートＧ２２は、この８ビットの論理和を求め
て出力する。同様に、加算器４４は、端子ＱＢから出力
された各ビットＤ8〜Ｄ15に“０１”を加算し、この和
を示す８ビットをパラレル出力する。ＥＸＯＲ論理ゲー
トＧ２３は、加算器４４から出力された８ビットと端子
ＱＣから出力された各ビットＤ8 〜Ｄ15を入力して、そ
の排他的論理和を示す８ビットを出力する。ＯＲゲート
Ｇ２４は、この８ビットの論理和を求めて出力する。読
み出し信号↓ＲＤの立下がりの度に、各ビットＤ8 〜Ｄ
15の値が「１」ずつカウントダウンされると、各ＯＲゲ
ートＧ２２，Ｇ２４の論理和出力が「０」となる。

【００７２】ここで、このメモリシステムの電源投入時
やリセット時からメモリ装置１１のカウンタ２３による
計数が停止するまでの初期設定時には、メモリ装置１１
からの各ビットＤ0 〜Ｄ7 によって識別データが継続的
に示されるので、読み出し信号↓ＲＤの立下がりの度
に、各ビットＤ0 〜Ｄ7 が変化せず、各ＯＲゲートＧ１
２，Ｇ１４の論理和出力が「０」となる。また、読み出
し信号↓ＲＤの立下がりの度に、メモリ装置１１からの
各ビットＤ8 〜Ｄ15によって示される計数値が「１」ず
つカウントダウンされるので、各ＯＲゲートＧ２２，Ｇ
２４の論理和出力が「０」となる。この結果、ＯＲゲー
トＧ３０の論理和出力が「０」となり、書込み信号↓Ｓ
ＥＧＷＲがローレベルとなり、割付けアドレスデータ記
憶部３２への書き込みが可能になる。

【００７３】また、このときにシフトレジスタ４１の３
段目のフリップフロップからは、各ビットＤ0 〜Ｄ7 の
うちの４ビットＤ0 〜Ｄ3 が割付けアドレス信号ＳＥＧ
として出力され、割付けアドレス信号ＳＥＧが割付けア
ドレスデータ記憶部３２に取り込まれる。これにより、
割付けアドレス信号ＳＥＧによって示されるアドレスＡ
0 〜Ａ3 に、メモリ装置１１のスロットのアドレスＡ20
〜Ａ23が記憶される。

【００７４】従って、このメモリシステムの電源投入時
やリセット時からメモリ装置１１のカウンタ２３による
計数が停止するまでの期間に、メモリ装置１１からの各
ビットＤ0 〜Ｄ7 によって識別データが継続的に示さ
れ、かつメモリ装置１１からの各ビットＤ8 〜Ｄ15によ
って示される計数値が「１」ずつカウントダウンされい
るときにのみ、割付けアドレス信号ＳＥＧによって示さ
れるアドレスＡ0 〜Ａ3に、メモリ装置１１のスロット
のアドレスＡ20〜Ａ23が記憶される。

【００７５】図６は、メモリ装置１１及び読み出し装置
３１の各ビットや信号の遷移を示すタイミングチャート
である。ここでは、メモリ装置１１の割付けアドレスデ
ータ記憶部２０内の識別データを示す各ビットＤ0 〜Ｄ
7 のうちの４ビットＤ0 〜Ｄ3 の全てが「０」を示すも
のとする。また、メモリ装置１１を装着したスロットの
アドレスＡ20〜Ａ23が「１」を示すものとする。更に、
各ＲＯＭ１２，１３のアドレスＡ0 〜Ａ19をアドレス
“０００００”〜“ＦＦＦＦＦ”とし、アドレス“００
０００”のデータである下位８ビットＤ0 〜Ｄ7 及び上
位８ビットＤ9 〜Ｄ15を“Ｅ５”及び“ＣＣ”とする。
また、プリセットデータ記憶部２２に記憶されている計
数値を“０５”とする。

【００７６】さて、読み出し装置３１では、タイミング
ｔ１で電源が投入されると、パワーオンリセット回路３
４によって制御部３３がリセットされ、制御部３３によ
るアドレスＡ20〜Ａ23のカウントアップが開始され、タ
イミングｔ４でアドレスＡ20〜Ａ23が「１」になると、
チップ選択信号↓ＳＥＬ1 がローレベルにされ、メモリ
装置１１を装着したスロットが選択される。また、タイ
ミングｔ４で読み出し信号↓ＲＤがハイレベルにされ
る。

【００７７】メモリ装置１１では、パワーオンリセット
回路２１によってカウンタ２３がリセットされ、プリセ
ットデータ記憶部２２内の計数値“０５”がカウンタ２
３に初期設定される。そして、タイミングｔ４でチップ
選択信号↓ＳＥＬ1 がローレベルとなり、タイミングｔ
５で読み出し信号↓ＲＤがローレベルになると、バッフ
ァ１４の識別データ及びカウンタ２３の計数値が下位８
ビットＤ0 〜Ｄ7 及び上位８ビットＤ9 〜Ｄ15として出
力される。

【００７８】読み出し装置３１では、タイミングｔ５で
読み出し信号↓ＲＤがローレベルになると、メモリ装置
１１の識別データがシフトレジスタ４１にセットされ
る。また、カウンタ２３の計数値“０５”が割付けアド
レスデータ読込み部３６のシフトレジスタ４２にセット
され、端子ＱＡから計数値“０５”が出力される。

【００７９】以降、タイミングｔ６で読み出し信号↓Ｒ
Ｄがハイレベルになると、メモリ装置１１のカウンタ２
３により計数値が“０４”にカウントダウンされ、タイ
ミングｔ７で読み出し信号↓ＲＤがローレベルになる
と、カウンタ２３の計数値“０４”が読み出し装置３１
のシフトレジスタ４２にセットされ、端子ＱＡから計数
値“０５”が出力され、前の計数値“０５”がシフトさ
れて、端子ＱＢから計数値“０５”が出力される。更
に、タイミングｔ８で読み出し信号↓ＲＤがハイレベル
になると、メモリ装置１１のカウンタ２３により計数値
が“０３”にカウントダウンされ、タイミングｔ９で読
み出し信号↓ＲＤがローレベルになると、カウンタ２３
の計数値“０３”が読み出し装置３１のシフトレジスタ
４２にセットされ、端子ＱＡから計数値“０３”が出力
され、前の計数値“０４”がシフトされて、端子ＱＢか
ら計数値“０４”が出力され、更に前の計数値“０５”
がシフトされて、端子ＱＣから計数値“０５”が出力さ
れる。このとき、端子ＱＡからの計数値“０３”に“０
１”を加えると、この和がデータ端子ＱＢからの計数値
“０４”に等しくなって、ＯＲゲートＧ２２の論理和出
力が「０」となる。同様に、端子ＱＢからの計数値“０
４”に“０１”を加えると、この和がデータ端子ＱＣか
らの計数値“０５”に等しくなって、ＯＲゲートＧ２４
の論理和出力が「０」となる。つまり、メモリ装置１１
からの計数値が“１”ずつカウントダウンされるので、
各ＯＲゲートＧ２２，Ｇ２４の論理和出力が「０」とな
る。

【００８０】一方、タイミングｔ５でメモリ装置１１の
識別データがシフトレジスタ４１にセットされた後、タ
イミングｔ７及びｔ９で読み出し信号↓ＲＤがローレベ
ルになって、同一の識別データがシフトレジスタ４１に
繰り返しセットされ、シフトレジスタ４１の各端子Ｑ
Ａ，ＱＢ，ＱＣからは同一のデータが出力され、各ＯＲ
ゲートＧ１２，Ｇ１４の論理和出力が「０」となる。

【００８１】従って、タイミングｔ８より各ＯＲゲート
Ｇ２２，Ｇ２４の論理和出力が「０」、タイミングｔ９
より各ＯＲゲートＧ１２，Ｇ１４の論理和出力が「０」
となり、タイミングｔ９よりＯＲゲートＧ３０の論理和
出力が「０」となり、書込み信号↓ＳＥＧＷＲがローレ
ベルとなり、割付けアドレスデータ記憶部３２への書き
込みが可能になる。

【００８２】また、タイミングｔ９よりメモリ装置１１
の識別データに含まれる４ビットＤ0 〜Ｄ3 （全て
「０」を示す）がシフトレジスタ４１から割付けアドレ
ス信号ＳＥＧとして出力され、この割付けアドレス信号
ＳＥＧによって示されるアドレスＡ0 〜Ａ3 が割付けア
ドレスデータ記憶部３２に指示される。この結果とし
て、割付けアドレスデータ記憶部３２のアドレスＡ0 〜
Ａ3 には、制御部３３から指示されているアドレスＡ20
〜Ａ23「１」が記憶される。

【００８３】引き続いて、メモリ装置１１では、タイミ
ングｔ１０、ｔ１２、ｔ１４でカウンタ２３により計数
値が逐次カウントダウンされて、計数値が“００”とな
り、更にタイミングｔ１６でカウンタ２３により計数値
がカウントダウンされて、計数値が“ＦＦ”となって、
各ビットＱ0 〜Ｑ7 の全てが「１」となり、ＡＮＤゲー
ト２４の出力がハイレベルになる。これにより、ＯＲゲ
ート２６からの読み出し信号↓ＲＤのレベルにかかわら
ず、ＯＲゲート２５の出力が常にハイレベルとなり、カ
ウンタ２３の計数が停止する。また、セレクタ１５のセ
レクト端子Ｓにハイレベルのコントロール信号↓Ｄ／Ｃ
が加えられ、各ＲＯＭ１２，１３のデータの出力がセレ
クタ１５に指示される。

【００８４】この後、タイミングｔ１７で読み出し信号
↓ＲＤがローレベルになると、各ＲＯＭ１２，１３のア
ドレス“０００００”のデータがセレクタ１５を介して
出力される。このデータの下位８ビットＤ0 〜Ｄ7 が
“Ｅ５”であり、上位８ビットＤ9 〜Ｄ15が“ＣＣ”で
ある。

【００８５】読み出し装置３１では、タイミングｔ１７
で下位８ビットＤ0 〜Ｄ7 の“Ｅ５”がシフトレジスタ
４１にセットされて、端子ＱＡから“Ｅ５”が出力さ
れ、また上位８ビットＤ9 〜Ｄ15の“ＣＣ”がシフトレ
ジスタ４２にセットされて、端子ＱＡから“ＣＣ”が出
力され、各ＯＲゲートＧ２２，Ｇ２４の論理和出力が
「１」、各ＯＲゲートＧ１２，Ｇ１４の論理和出力が
「１」となり、書込み信号↓ＳＥＧＷＲがハイレベルと
なって、割付けアドレスデータ記憶部３２への書き込み
が不可能になる。

【００８６】こうして初期設定が終了した後、タイミン
グｔ２２で読み出し装置３１の制御部３３によってアド
レスＡ20〜Ａ23がカウントアップされ、アドレスＡ20〜
Ａ23が「２」になると、チップ選択信号↓ＳＥＬ1 がハ
イレベルにされて、メモリ装置１１を装着したスロット
が非選択となり、次のチップ選択信号↓ＳＥＬ2 がロー
レベルにされ、次のスロットが選択される。

【００８７】図７は、読み出し装置３１の制御部３３に
よる制御手順を示すフローチャートである。

【００８８】まず、制御部３３は、１６のスロットを指
示するアドレスＡ20〜Ａ23を“０”に初期設定する（ス
テップＳ１）。そして、制御部３３は、１６のスロット
を指示するアドレスＡ20〜Ａ23を“０”から“Ｆ”へと
変化させつつ（各ステップＳ２，Ｓ４）、割付けアドレ
スデータ読込み部３６に代わって、割付けアドレス信号
ＳＥＧを出力して、割付けアドレスデータ記憶部３２へ
の指定アドレスＡ0 〜Ａ3 を“０”から“Ｆ”へと順次
変化させる（ステップＳ３）。これにより、図８（ａ）
に示す様なアドレスＡ20〜Ａ23とアドレスＡ0 〜Ａ3 の
対応テーブルが割付けアドレスデータ記憶部３２内に初
期設定される。

【００８９】次に、制御部３３は、アドレスＡ20〜Ａ23
を“０”に再び初期設定し（ステップＳ５）、先に述べ
た様にアドレスＡ20〜Ａ23をカウントアップして、１６
のスロットに対するそれぞれのチップ選択信号↓ＳＥＬ
0 〜↓ＳＥＬ15を順次ローレベルにしつつ（各ステップ
Ｓ６，Ｓ９）、各スロット毎に、スロットのメモリ装置
から識別データを取り込んで（ステップＳ７）、この識
別データの４ビットＤ0 〜Ｄ3 に該当するアドレスＡ0
〜Ａ3 を割付けアドレスデータ記憶部３２に指示し、ス
ロットのアドレスＡ20〜Ａ23をアドレスＡ0 〜Ａ3 に記
憶する（ステップＳ８）。これにより、図８（ｂ）に示
す様なアドレスＡ20〜Ａ23とアドレスＡ0 〜Ａ3 の対応
テーブルが割付けアドレスデータ記憶部３２内に設定さ
れる。ここでは、例えば識別データの４ビットＤ0 〜Ｄ
3 に該当するアドレスＡ0 〜Ａ3「０」に対応してスロ
ットのアドレスＡ20〜Ａ23「１」が設定されている。

【００９０】この様に本実施形態のメモリシステムで
は、上位システムからの要求に応答してデータを出力す
る各ＲＯＭ１２，１３とは別に、メモリ装置１１の識別
データを該メモリ装置１１のバッファ１４に記憶してお
き、このメモリシステムの電源投入時やリセット時か
ら、読み出し信号↓ＲＤがローレベルになった回数が一
定回数に達するまでは、バッファ１４からメモリ装置１
１の識別データを出力させ、一定回数に達すると、各Ｒ
ＯＭ１２，１３からデータを出力させている。従って、
各ＲＯＭ１２，１３の記憶領域を使用することなく、ま
た格別な制御信号やコマンドを用いることなく、メモリ
装置１１の識別データを該メモリ装置１１から読み出す
ことができる。

【００９１】また、メモリ装置１１の識別データ及び計
数値を組み合わせて、下位の各ビットＤ0 〜Ｄ7 及び上
位の各ビットＤ8 〜Ｄ15を設定し、読み出し信号↓ＲＤ
の立上がりの度に、上位の各ビットＤ8 〜Ｄ15によって
示される計数値を「１」ずつカウントダウンしているの
で、各ビットＤ0 〜Ｄ15を各ＲＯＭ１２，１３のデータ
と同一のバス上で転送しても、メモリ装置１１の識別デ
ータを他のデータと混同せずに抽出することができる。
この点からも、格別な制御信号やコマンドを用いること
なく、メモリ装置１１の識別データを該メモリ装置１１
から読み出すことが可能にされている。

【００９２】更に、上位の各ビットＤ8 〜Ｄ15によって
示される計数値は、読み出し信号↓ＲＤに同期して規則
的に変化する。このため、シフトレジスタ４２により一
連の計数値をシフトしつつ比較することにより、変化の
有無を容易に判別することができる。

【００９３】また、メモリ装置１１の識別データを読み
出し、この識別データに含まれる割付けアドレスデータ
記憶部３２のアドレスに、制御部３３によって指示され
たスロットのアドレスを記憶するに先立ち、割付けアド
レスデータ記憶部３２の各アドレスにそれぞれのアドレ
スを記憶して、割付けアドレスデータ記憶部３２を初期
設定しているので、メモリ装置１１とは異なる種類のメ
モリ装置、つまり読み出し装置３１の読み出し動作に応
答して識別データを出力することがない他のメモリ装置
をスロットに装着した場合でも、この他のメモリ装置の
アドレスを設定して、メモリ装置１１と他のメモリ装置
を併用することができる。

【００９４】更に、制御部３３は、各メモリ装置につい
て設定されたそれぞれのアドレスＡ0 〜Ａ3 が得られれ
ば、これらのアドレスＡ0 〜Ａ3 が重複しているか否か
を判定し、重複していれば、この旨を示す重複情報を記
憶し、この旨を報知する。このため、同一種類のメモリ
装置が誤装着されていることを速やかに察知することが
できる。

【００９５】尚、メモリ装置１１の識別データの４ビッ
トＤ0 〜Ｄ3 が割付けアドレスデータ記憶部３２内のア
ドレスＡ0 〜Ａ3 に該当するが、メモリ装置１１の識別
データが割付けアドレスデータ記憶部３２内のアドレス
Ａ0 〜Ａ3 を直接示していなくても構わない。この場合
は、図７の各ステップＳ７，Ｓ８間で、メモリ装置１１
の識別データに基づいて、割付けアドレスデータ記憶部
３２内のアドレスＡ0〜Ａ3 を導出するための演算を行
えば良い（ステップＳ７８）。この演算は、制御部３３
で行われる。例えば、図９に示す様な読み出し装置３１
Ａにおいて、書込み信号↓ＳＥＧＷＲがローレベルのと
きに、識別データの４ビットＤ0 〜Ｄ3を割付けアドレ
ス信号ＳＥＧとして制御部３３に一旦通知する。制御部
３３は、識別データの４ビットＤ0 〜Ｄ3 からアドレス
Ａ0 〜Ａ3 を導出し、書込み許可信号↓ＷＲをローレベ
ルにして、このアドレスＡ0 〜Ａ3 を割付けアドレスデ
ータ記憶部３２に指示し、スロットのアドレスＡ20〜Ａ
23を割付けアドレスデータ記憶部３２のアドレスＡ0 〜
Ａ3 に記憶させる。

【００９６】また、各ＲＯＭ１２，１３のアドレスをＡ
0 〜Ａ19とし、スロットのアドレスをＡ20〜Ａ23として
いるが、アドレス空間は、これに限定されるものではな
く、多様に変形することができる。例えば、図１０に示
す様にメモリ装置１１の識別データの上位４ビットＤ4
〜Ｄ7 によってアドレス範囲を指示し、下位４ビットＤ
0 〜Ｄ3 によってアドレスを指示して良い。この場合
も、図９に示す様な読み出し装置３１Ａにおいて、書込
み信号↓ＳＥＧＷＲがローレベルのときに、識別データ
の８ビットＤ0 〜〜Ｄ7 を割付けアドレス信号ＳＥＧと
して制御部３３に一旦通知する。制御部３３は、下位４
ビットＤ0 〜Ｄ3 のセグメント幅が適正であるか否かを
判定し、適正であれば、書込み許可信号↓ＷＲをローレ
ベルにし、下位４ビットＤ0 〜Ｄ3 を適宜に数ビットシ
フトして、下位４ビットＤ0 〜Ｄ3に該当するアドレス
を割付けアドレスデータ記憶部３２に指示し、スロット
のアドレスＡ20〜Ａ23を割付けアドレスデータ記憶部３
２の該アドレスに記憶させる。

【００９７】図１１は、本発明のメモリシステムの第２
実施形態におけるメモリ装置を示すブロック図である。
このメモリ装置１１１において、２つのＲＯＭ１１２，
１１３は、本来の演算処理に用いられるデータを記憶す
るものである。また、ＲＯＭ１１４は、チェックサムデ
ータやバージョンデータ等の付随データを記憶するもの
である。セレクタ１１５は、読み出し制御部１１６によ
り切換え制御され、各ＲＯＭ１１２，１１３のデータを
選択して出力したり、ＲＯＭ１１４の付随データ及びカ
ウンタ１２３の計数値を選択して出力する。

【００９８】ＲＯＭ１１２の記憶領域は、アドレス信号
によって示される２０ビットのアドレスＡ0 〜Ａ19のう
ちの下位半分によって指示される。また、ＲＯＭ１１３
の記憶領域は、２０ビットのうちの上位半分によって指
示される。各ＲＯＭ１１２，１１３のチップ選択端子↓
ＣＳには、チップ選択信号↓ＳＥＬが加えられ、アウト
プットイネーブル端子↓ＯＥには、読み出し信号↓ＲＤ
が加えられる。チップ選択信号↓ＳＥＬ及び読み出し信
号↓ＲＤが共にローレベルになると、アドレス信号によ
って示されるアドレスＡ0 〜Ａ19のデータが各ＲＯＭ１
１２，１１３から読み出されて出力される。

【００９９】読み出し制御部１１６は、コントロール信
号↓Ｄ／Ｃを作成し、このコントロール信号↓Ｄ／Ｃを
セレクタ１１５のセレクト端子Ｓに加えて、セレクタ１
１５を切換えている。この読み出し制御部１１６は、パ
ワーオンリセット回路１２１と、プリセットデータ記憶
部１２２と、カウンタ１２３と、ＮＯＲゲート１２４
と、各ＯＲゲート１２５，１２６とを備えている。

【０１００】読み出し制御部１１６において、ＯＲゲー
ト１２６は、チップ選択信号↓ＳＥＬ及び読み出し信号
↓ＲＤを入力し、これらの論理和を示す信号をセレクタ
１１５のアウトプットイネーブル端子↓ＯＥに加える。
チップ選択信号↓ＳＥＬ及び読み出し信号↓ＲＤが共に
ローレベルになると、セレクタ１１５のアウトプットイ
ネーブル端子↓ＯＥにローレベルの信号が加えられ、セ
レクタ１１５がアクティブ状態となる。このとき、読み
出し制御部１１６からセレクタ１１５のセレクト端子Ｓ
にハイレベルのコントロール信号↓Ｄ／Ｃが加えられる
と、各ＲＯＭ１１２，１１３のデータがセレクタ１１５
を通じて出力される。また、ローレベルのコントロール
信号↓Ｄ／Ｃが加えられると、ＲＯＭ１１４の付随デー
タ及びカウンタ１２３の計数値がセレクタ１１５を通じ
て出力される。

【０１０１】また、チップ選択信号↓ＳＥＬがハイレベ
ルになると、セレクタ１１５のアウトプットイネーブル
端子↓ＯＥにハイレベルの信号が加えられ、セレクタ１
１５が非アクティブ状態となる。これにより、セレクタ
１１５からの出力が禁止され、他のメモリ装置によるデ
ータ転送が可能になる。

【０１０２】更に、ＯＲゲート１２６からの論理和を示
す信号は、ＯＲゲート１２５を介してカウンタ１２３の
クロック入力端子ＣＫに加えられている。チップ選択信
号↓ＳＥＬがローレベルに維持されている期間に、読み
出し信号↓ＲＤがローレベルからハイレベルになる度
に、ＯＲゲート１２６からの論理和を示す信号がローレ
ベルからハイレベルとなり、カウンタ１２３によりカウ
ントアップが行われる。

【０１０３】また、このメモリシステムの電源投入時に
やリセット時に、パワーオンリセット回路１２１は、プ
リセット信号をカウンタ１２３のプリセット端子ＰＲに
加える。これに応答してカウンタ１２３は、プリセット
データ記憶部１２２に予め格納されている計数値を示す
各ビットＤ0 〜Ｄ7 を取り込み、この計数値を該カウン
タ１２３内に初期設定する。この後、先に述べた様にカ
ウンタ１２３は、読み出し信号↓ＲＤがローレベルから
ハイレベルとなる度に、初期設定した計数値を１つずつ
カウントアップする。

【０１０４】パワーオンリセット回路１２１は、図２に
示すパワーオンリセット回路２１と同様の構成であって
も良いし、特開平４−８８５１８号公報に記載の回路等
を適用しても良い。

【０１０５】カウンタ１２３は、先に述べた様に読み出
し信号↓ＲＤがローレベルからハイレベルとなる度に、
初期設定した計数値を１つずつカウントアップしつつ、
この計数値を示す各ビットＱ0 〜Ｑ7 をＮＯＲゲート１
２４に加える。この計数値は、各ビットＱ0 〜Ｑ7 の全
てが「１」になるまで、つまりアドレス“ＦＦ”になる
までカウントアップされ、更に「１」をカウントアップ
して、各ビットＱ0 〜Ｑ7 の全てが「０」になると、つ
まり最初のアドレス“００”になると、ＮＯＲゲート１
２４の出力がハイレベルとなり、セレクタ１１５のセレ
クト端子Ｓにハイレベルのコントロール信号↓Ｄ／Ｃが
加えられる。セレクタ１１５は、先に述べた様にハイレ
ベルのコントロール信号↓Ｄ／Ｃに応答して、各ＲＯＭ
１１２，１１３のデータを選択して出力する。また、Ｎ
ＯＲゲート１２４の出力がハイレベルになると、ＯＲゲ
ート１２６からの読み出し信号↓ＲＤのレベルにかかわ
らず、ＯＲゲート１２５の出力が常にハイレベルとな
り、カウンタ１２３の計数が停止する。

【０１０６】また、カウンタ１２３からの各ビットＱ0
〜Ｑ7 のうちの上位６ビットＱ2 〜Ｑ7 がアドレスＡ
0 〜Ａ5 としてＲＯＭ１１４に加えられ、これに応答し
てＲＯＭ１１４から付随データを示す各ビットＤ0 〜Ｄ
7 が出力される。上位６ビットＱ2 〜Ｑ7 がアドレスＡ
0 〜Ａ5 であるから、読み出し信号↓ＲＤが４回立ち上
がる毎に（４周期に１回）、アドレスＡ0 〜Ａ5 が更新
され、ＲＯＭ１１４から出力される付随データも更新さ
れる。

【０１０７】ここで、カウンタ１２３は、読み出し信号
↓ＲＤがローレベルからハイレベルとなる度に、初期設
定した計数値を１つずつカウントアップし、この計数値
を示す各ビットＱ0 〜Ｑ7 をＮＯＲゲート１２４に加え
る。各ビットＱ0 〜Ｑ7 の全てが「０」となる直前まで
の期間は、ＮＯＲゲート１２４の出力がローレベルとな
り、セレクタ１１５のセレクト端子Ｓにローレベルのコ
ントロール信号↓Ｄ／Ｃが加えられる。セレクタ１１５
は、ローレベルのコントロール信号↓Ｄ／Ｃに応答し
て、ＲＯＭ１１４の付随データ及びカウンタ１２３の計
数値を選択して出力する。ＲＯＭ１１４の付随データ及
びカウンタ１２３の計数値は、下位８ビットＤ0 〜Ｄ7
及び上位８ビットＤ9 〜Ｄ15として出力される。また、
ＲＯＭ１１４の付随データは、読み出し信号↓ＲＤが４
回立ち上がる毎に更新される。

【０１０８】引き続いて、各ビットＱ0 〜Ｑ7 の全てが
「０」になると、ＮＯＲゲート１２４の出力がハイレベ
ルとなり、セレクタ１１５のセレクト端子Ｓにハイレベ
ルのコントロール信号↓Ｄ／Ｃが加えられる。セレクタ
１１５は、ハイレベルのコントロール信号↓Ｄ／Ｃに応
答して、各ＲＯＭ１１２，１１３のデータを選択して出
力する。各ＲＯＭ１１２，１１３のデータは、下位８ビ
ットＤ0 〜Ｄ7 及び上位８ビットＤ9 〜Ｄ15として出力
される。更に、ＮＯＲゲート１２４の出力がハイレベル
になると、ＯＲゲート１２６からの読み出し信号↓ＲＤ
のレベルにかかわらず、ＯＲゲート１２５の出力が常に
ハイレベルとなり、カウンタ１２３による計数が停止す
る。

【０１０９】従って、このメモリシステムの電源投入時
やリセット時以降、読み出し信号↓ＲＤがローレベルか
らハイレベルとなる度に、カウンタ１２３により初期設
定された計数値がカウントアップされ、計数値を示す各
ビットＱ0 〜Ｑ7 の全てが「０」となる直前までの期間
は、ＮＯＲゲート１２４の出力がローレベルに維持さ
れ、ＲＯＭ１１４の付随データ及びカウンタ１２３の計
数値が下位８ビットＤ0〜Ｄ7 及び上位８ビットＤ9 〜
Ｄ15としてセレクタ１１５から出力される。そして、計
数値を示す各ビットＱ0 〜Ｑ7 の全てが「０」になる
と、ＮＯＲゲート１２４の出力がハイレベルになり、カ
ウンタ１２３による計数が停止して、ＡＮＤゲート１２
４の出力がハイレベルに維持され、各ＲＯＭ１１２，１
１３のデータが下位８ビットＤ0 〜Ｄ7 及び上位８ビッ
トＤ9 〜Ｄ15としてセレクタ１１５から出力される。

【０１１０】図１２及び図１３は、本実施形態のメモリ
システムにおける読み出し装置を示すブロック図であ
る。図１２は、このメモリシステムの電源投入時やリセ
ット時からメモリ装置１１１のカウンタ１２３による計
数が停止するまでの初期設定時の読み出し装置の信号経
路を示している。また、図１３は、カウンタ１２３によ
る計数が停止してからの通常時の読み出し装置の信号経
路を示している。

【０１１１】この読み出し装置１３１は、メモリ装置１
１１のＲＯＭ１１４から読み出された付随データを受け
取って格納する付随データ記憶部１３２と、メモリ装置
１１１からのデータの読み出しを制御する制御部１３３
と、このメモリシステムの電源投入時やリセット時に制
御部１３３をリセットするパワーオンリセット回路１３
４と、アドレス信号Ａ20〜Ａ23をデコードし、メモリ装
置１１１を選択するためのチップ選択信号↓ＳＥＬを出
力するデコーダ１３５と、ＲＯＭ１１４から読み出され
た付随データを付随データ記憶部１３２に格納するか否
かを決定する付随データ読込み部１３６と、各セレクタ
１３７，１３８，１３９とを備えている。

【０１１２】まず、図１２を参照して、このメモリシス
テムの電源投入時やリセット時からメモリ装置１１１の
カウンタ１２３による計数が停止するまでの初期設定時
の読み出し装置１３１の動作を説明する。

【０１１３】制御部１３３は、パワーオンリセット回路
１３４によってリセットされると、初期設定を行ない、
各セレクタ１３７，１３８，１３９を選択端子ａ側に切
換えておく。そして、制御部１３３は、アドレスＡ20〜
Ａ23をカウントアップしつつ、このアドレスＡ20〜Ａ23
を示すアドレス信号をデコーダ１３５に出力する。デコ
ーダ１３５は、このアドレスＡ20〜Ａ23をデコードし、
１６のスロット（いずれにもメモリ装置を装着可能）に
対するそれぞれのチップ選択信号↓ＳＥＬ0 〜↓ＳＥＬ
15を順次ローレベルにして、各スロットを順次選択す
る。従って、例えばメモリ装置１１１が２番目のスロッ
トに装着されている場合は、制御部１３３によって２番
目のスロットのアドレスＡ20〜Ａ23が設定されたとき
に、チップ選択信号↓ＳＥＬ1 がローレベルにされて、
２番目のスロットが選択され、メモリ装置１１１のＲＯ
Ｍ１１４及びカウンタ１２３からの読み出しが可能とな
る。

【０１１４】制御部１３３は、メモリ装置１１１が選択
されているときに、読み出し信号↓ＲＤをローレベル及
びハイレベルに周期的に切換えつつ、この読み出し信号
↓ＲＤを付随データ読込み部１３６及びメモリ装置１１
１に加える。そして、読み出し信号↓ＲＤがローレベル
になったときに、メモリ装置１１１のＲＯＭ１１４及び
カウンタ１２３からセレクタ１１５を通じて付随データ
及び計数値を示す１６ビットＤ0 〜Ｄ15が出力され、こ
れらのビットＤ0 〜Ｄ15が付随データ読込み部１３６に
取り込まれる。付随データ読込み部１３６は、各ビット
Ｄ0 〜Ｄ15を入力すると、計数値を示す上位８ビットＤ
8 〜Ｄ15のうちの中位の４ビットＤ10〜Ｄ13を抽出し、
４ビットＤ10〜Ｄ13をセレクタ１３７を通じて付随デー
タ記憶部１３２に与える。４ビットＤ10〜Ｄ13は、付随
データ記憶部１３２のアドレスＡ0 〜Ａ7 のうちの上位
４ビットＡ4 〜Ａ7 として付随データ記憶部１３２に取
り込まれる。また、制御部１３３によって設定されいる
アドレスＡ20〜Ａ23は、アドレスＡ0 〜Ａ7 のうちの下
位４ビットＡ0 〜Ａ3 として付随データ記憶部１３２に
取り込まれる。更に、付随データ読込み部１３６は、各
ビットＤ0 〜Ｄ15のうちの付随データを示す下位８ビッ
トＤ0 〜Ｄ7 をセレクタ１３９を通じて付随データ記憶
部１３２に与える。また、付随データ読込み部１３６
は、書込み許可信号↓ＷＲ１をローレベルに切換え、こ
の書込み許可信号↓ＷＲ１をセレクタ１３８を通じて付
随データ記憶部１３２に加える。これにより、付随デー
タ記憶部１３２のアドレスＡ0 〜Ａ7 に付随データが記
憶される。

【０１１５】また、こうしてスロットへのアクセスを行
なった後に、制御部１３３は、各セレクタ１３７，１３
８，１３９を選択端子ｂ側に切換える。これにより、
「００００」が付随データ記憶部１３２のアドレスＡ0
〜Ａ7 のうちの上位４ビットＡ4 〜Ａ7 としてセレクタ
１３７を通じ付随データ記憶部１３２に取り込まれる。
また、制御部１３３によって設定されいるアドレスＡ20
〜Ａ23は、アドレスＡ0〜Ａ7 のうちの下位４ビットＡ0
〜Ａ3 として付随データ記憶部１３２に取り込まれ
る。更に、制御部１３３は、メモリ装置１１１のＲＯＭ
１１４からの付随データが書き込まれたか否かを示す判
定情報を出力する。あるいは、付随データ読込み部１３
６は、該スロットにＲＡＭが装着されていれば、判定信
号ＡＬ0 を「１」に設定し、該スロットにメモリ装置が
装着されていなければ、判定信号ＡＬＬ1 を「１」に設
定する。これらの判定信号ＡＬ0 ，ＡＬＬ1 及び判定情
報は、セレクタ１３９を通じて、各ビットＤ0 、Ｄ1 及
びＤ2 として付随データ記憶部１３２に加えられる。ま
た、制御部１３３は、書込み許可信号↓ＷＲ１をローレ
ベルに切換え、この書込み許可信号↓ＷＲ１をセレクタ
１３８を通じて付随データ記憶部１３２に加える。これ
により、付随データ記憶部１３２のアドレスＡ0〜Ａ7
（上位４ビットＡ4 〜Ａ7 が「００００」）に、各判定
信号ＡＬ0 ，ＡＬＬ1 及び判定情報のそれぞれの値が記
憶される。

【０１１６】次に、図１３を参照して、カウンタ１２３
による計数が停止してからの通常時の読み出し装置１３
１の動作を説明する。

【０１１７】制御部１３３は、上位システムから制御線
を通じてアドレス選択要求を受けると、上位システムか
らのアドレスＡ0 〜Ａ7 を読み込んで、このアドレスＡ
0 〜Ａ7 を付随データ記憶部１３２に与える。また、制
御部１３３は、付随データ記憶部１３２へのアウトプッ
トイネーブル信号↓ＯＥをローレベルに切換える。これ
により、付随データ記憶部１３２からのデータの読み出
しが可能になり、アドレスＡ0 〜Ａ7 の付随データが読
み出されて、付随データを示す各ビットＤ0 〜Ｄ7 が出
力される。

【０１１８】また、メモリ装置１１１の各ＲＯＭ１１
２，１１３からデータを読み出すときには、制御部１３
３は、チップ選択信号↓ＳＥＬ及び読み出し信号↓ＲＤ
をローレベルにして、メモリ装置１１１からのデータの
読み出しを可能にする。このとき、カウンタ１２３によ
る計数が既に停止しているので、セレクタ１１５により
各ＲＯＭ１１２，１１３が選択される。この状態で、ア
ドレス信号Ａ0 〜Ａ19が各ＲＯＭ１１２，１１３に加え
られると、このアドレス信号Ａ0 〜Ａ19によって示され
るアドレスのデータが各ＲＯＭ１１２，１１３から読み
出され、このデータが各ビットＤ0 〜Ｄ15としてセレク
タ１１５から出力される。

【０１１９】図１４は、読み出し装置１３１の付随デー
タ読込み部１３６の構成を示すブロック図である。

【０１２０】付随データ読込み部１３６は、メモリ装置
１１１からの各ビットＤ0 〜Ｄ7 が加えられるシフトレ
ジスタ１４１と、メモリ装置１１１からの各ビットＤ9
〜Ｄ15が加えられるシフトレジスタ１４２と、各加算器
１４３，１４４と、ＥＸＯＲゲートＧ１１１，Ｇ１１
３，Ｇ１２１，Ｇ１２３と、ＯＲゲートＧ１１２，Ｇ１
１４，Ｇ１２２，Ｇ１２４，Ｇ１３０と、遅延素子１４
５と、各Ｄフリップフロップ１４３，１４４と、ＮＡＮ
ＤゲートＧ１４１と、各ＯＲゲートＧ１４２，Ｇ１４
３，Ｇ１４４とを備えている。

【０１２１】シフトレジスタ１４１では、各ビットＤ0
〜Ｄ7 を順次転送する３段のフリップフロップを備えて
おり、読み出し信号↓ＲＤを遅延素子１４５を介してク
ロック端子ＣＫに入力し、読み出し信号↓ＲＤの立下が
りの度に、各ビットＤ0 〜Ｄ7 を１段目のフリップフロ
ップに取り込んで、これらのビットＤ0 〜Ｄ7 を端子Ｑ
Ａからパラレル出力し、同時に１段目のフリップフロッ
プから２段目のフリップフロップへと１つ前の各ビット
Ｄ0 〜Ｄ7 を転送して、これらのビットＤ0 〜Ｄ7 を端
子ＱＢからパラレル出力し、同時に２段目のフリップフ
ロップから３段目のフリップフロップへと２つ前の各ビ
ットＤ0 〜Ｄ7 を転送して、これらのビットＤ0 〜Ｄ7
を端子ＱＣからパラレル出力する。ＥＸＯＲ論理ゲート
Ｇ１１１は、端子ＱＡから出力された各ビットＤ0 〜Ｄ
7 と端子ＱＢから出力された各ビットＤ0 〜Ｄ7 を入力
して、その排他的論理和を示す８ビットを出力する。Ｏ
ＲゲートＧ１１２は、この８ビットの論理和を求めて出
力する。同様に、ＥＸＯＲ論理ゲートＧ１１３は、端子
ＱＢから出力された各ビットＤ0 〜Ｄ7 と端子ＱＣから
出力された各ビットＤ0 〜Ｄ7 を入力して、その排他的
論理和を示す８ビットを出力する。ＯＲゲートＧ１１２
は、この８ビットの論理和を求めて出力する。読み出し
信号↓ＲＤが少なくとも３回立下がっても、各ビットＤ
0 〜Ｄ7 が変化しなければ、各ＯＲゲートＧ１１２，Ｇ
１１４の論理和出力が「０」となる。

【０１２２】また、シフトレジスタ１４２では、各ビッ
トＤ8 〜Ｄ15を順次転送する３段のフリップフロップを
備えており、読み出し信号↓ＲＤを遅延素子１４５を介
してクロック端子ＣＫに入力し、読み出し信号↓ＲＤの
立下がりの度に、各ビットＤ8 〜Ｄ15を１段目のフリッ
プフロップに取り込んで、これらのビットＤ8 〜Ｄ15を
端子ＱＡからパラレル出力し、同時に１段目のフリップ
フロップから２段目のフリップフロップへと１つ前の各
ビットＤ8 〜Ｄ15を転送して、これらのビットＤ8 〜Ｄ
15を端子ＱＢからパラレル出力し、同時に２段目のフリ
ップフロップから３段目のフリップフロップへと２つ前
の各ビットＤ8 〜Ｄ15を転送して、これらのビットＤ8
〜Ｄ15を端子ＱＣからパラレル出力する。加算器１４３
は、端子ＱＡから出力された各ビットＤ8 〜Ｄ15に「Ｆ
Ｆ」を加算し、この和を示す８ビットをパラレル出力す
る。ＥＸＯＲ論理ゲートＧ１２１は、加算器１４３から
出力された８ビットと端子ＱＢから出力された各ビット
Ｄ8 〜Ｄ15を入力して、その排他的論理和を示す８ビッ
トを出力する。ＯＲゲートＧ１２２は、この８ビットの
論理和を求めて出力する。同様に、加算器１４４は、端
子ＱＢから出力された各ビットＤ8 〜Ｄ15に“ＦＦ”を
加算し、この和を示す８ビットをパラレル出力する。Ｅ
ＸＯＲ論理ゲートＧ１２３は、加算器１４４から出力さ
れた８ビットと端子ＱＣから出力された各ビットＤ8 〜
Ｄ15を入力して、その排他的論理和を示す８ビットを出
力する。ＯＲゲートＧ１２４は、この８ビットの論理和
を求めて出力する。各ビットＤ8 〜Ｄ15の値が「１」ず
つカウントアップされると、各ＯＲゲートＧ１２２，Ｇ
１２４の論理和出力が「０」となる。

【０１２３】ここで、先に述べた様にメモリ装置１１１
においては、カウンタ１２３による計数が停止するまで
の初期設定に際し、読み出し信号↓ＲＤが４回立ち上が
る毎に、ＲＯＭ１１４から出力される付随データも更新
され、付随データを示す各ビットＤ0 〜Ｄ7 が変化す
る。従って、この付随データが更新されない期間は、読
み出し信号↓ＲＤが３回立下がっても、各ビットＤ0 〜
Ｄ7 が変化せず、各ＯＲゲートＧ１１２，Ｇ１１４の論
理和出力が「０」となる。また、メモリ装置１１１から
の各ビットＤ8 〜Ｄ15によって示される計数値が「１」
ずつカウントアップされるので、各ＯＲゲートＧ１２
２，Ｇ１２４の論理和出力が「０」となる。この結果、
ＯＲゲートＧ１３０の論理和出力が「０」となり、書込
み許可信号↓ＷＲ１がローレベルとなり、付随データ記
憶部１３２への書き込みが可能になる。

【０１２４】また、このときにシフトレジスタ１４１の
３段目のフリップフロップからは、各ビットＤ0 〜Ｄ7
が付随データとして出力され、付随データが付随データ
記憶部１３２に取り込まれる。更に、シフトレジスタ１
４２の３段目のフリップフロップからは、８ビットＤ8
〜Ｄ15のうちの中位の４ビットＤ10〜Ｄ13が出力され
る。そして、４ビットＤ10〜Ｄ13が上位４ビットＡ4 〜
Ａ7 として付随データ記憶部１３２に取り込まれ、制御
部１３３からのアドレスＡ20〜Ａ23が下位４ビットＡ0
〜Ａ3 として付随データ記憶部１３２に取り込まれる。
これにより、付随データ記憶部１３２のアドレスＡ0 〜
Ａ7 に付随データが記憶される。

【０１２５】従って、このメモリシステムの電源投入時
やリセット時からメモリ装置１１１のカウンタ１２３に
よる計数が停止するまでの期間に、読み出し信号↓ＲＤ
が少なくとも３回立下がっても、メモリ装置１１１から
の各ビットＤ0 〜Ｄ7 によって示される付随データが変
化せず、かつメモリ装置１１１からの各ビットＤ8 〜Ｄ
15によって示される計数値が「１」ずつカウントアップ
されいるときにのみ、付随データ記憶部１３２のアドレ
スＡ0 〜Ａ7 に付随データが記憶される。

【０１２６】一方、メモリ装置１１１からの全ての各ビ
ットＤ0 〜Ｄ15は、ＮＡＮＤゲートＧ１４１及びＯＲゲ
ートＧ１４２に入力される。ＮＡＮＤゲートＧ１４１
は、全ての各ビットＤ0 〜Ｄ15が「１」のときに「０」
を出力する。ＯＲゲートＧ１４３は、このＮＡＮＤゲー
トＧ１４１の出力及びＤフリップフロップ１４６の端子
Ｑからの出力を取り込み、これらの論理和をＤフリップ
フロップ１４６のデータ入力端子Ｄに加える。Ｄフリッ
プフロップ１４６は、制御部１３３からのクリア信号↓
ＣＬＲ１によりリセットされ、読み出し信号↓ＲＤを遅
延素子１４５を介してクロック端子ＣＫに入力し、この
読み出し信号↓ＲＤの立ち下がりでＯＲゲートＧ１４３
からの論理和をデータ入力端子Ｄに取り込み、この論理
和を端子↓Ｑから反転出力する。この端子↓Ｑからの反
転出力は、判定信号ＡＬＬ1 となる。

【０１２７】従って、全ての各ビットＤ0 〜Ｄ15が
「１」である限りは、Ｄフリップフロップ１４６の端子
↓Ｑからの反転出力が「１」に自己保持され、判定信号
ＡＬＬ1が「１」となる。この場合は、後で明らかにな
る様にスロットにメモリ装置が装着されていないことに
なる。また、各ビットＤ0 〜Ｄ15のいずれかが「０」に
なると、Ｄフリップフロップ１４６の端子↓Ｑからの反
転出力が「０」になり、判定信号ＡＬＬ1 が「０」とな
る。この判定信号ＡＬＬ1 の値は、セレクタ１３９を通
じて、ビットＤ1 として付随データ記憶部１３２に記憶
される。

【０１２８】また、ＯＲゲートＧ１４２は、全ての各ビ
ットＤ0 〜Ｄ15が「０」のときに「０」を出力する。Ｏ
ＲゲートＧ１４４は、このＯＲゲートＧ１４２の出力及
びＤフリップフロップ１４７の端子Ｑからの出力を取り
込み、これらの論理和をＤフリップフロップ１４７のデ
ータ入力端子Ｄに加える。Ｄフリップフロップ１４７
は、制御部１３３からのクリア信号↓ＣＬＲ１によりリ
セットされ、読み出し信号↓ＲＤを遅延素子１４５を介
してクロック端子ＣＫに入力し、この読み出し信号↓Ｒ
Ｄの立ち下がりでＯＲゲートＧ１４４からの論理和をデ
ータ入力端子Ｄに取り込み、この論理和を端子↓Ｑから
反転出力する。この端子↓Ｑからの反転出力は、判定信
号ＡＬＬ0 となる。

【０１２９】従って、全ての各ビットＤ0 〜Ｄ15が
「０」である限りは、Ｄフリップフロップ１４７の端子
↓Ｑからの反転出力が「１」に自己保持され、判定信号
ＡＬＬ0が「１」となる。この場合は、後で明らかにな
る様にスロットにＲＡＭが装着されていることになる。
また、各ビットＤ0 〜Ｄ15のいずれかが「１」になる
と、Ｄフリップフロップ１４７の端子↓Ｑからの反転出
力が「０」になり、判定信号ＡＬＬ0 が「０」となる。
この判定信号ＡＬＬ0 の値は、セレクタ１３９を通じ
て、ビットＤ0 として付随データ記憶部１３２に記憶さ
れる。

【０１３０】図１５は、メモリ装置１１１のＲＯＭ１１
４の記憶領域の割付け状態を概念的に示す図である。先
に述べた様にＲＯＭ１１４の記憶領域には、６ビットの
アドレスＡ0 〜Ａ5 、つまりアドレス“００”〜“３
Ｆ”が与えられる。ここでは、アドレス“００”〜“３
７”の記憶領域が未使用である。また、アドレス“０
０”〜“３７”の記憶領域には、各ＲＯＭ１１２，１１
３の本来のデータについてのチェックサムデータが格納
され、更にアドレス“３Ｃ”の記憶領域には、該本来の
データについてのバージョンデータが格納され、またア
ドレス“３Ｆ”の記憶領域には、各ＲＯＭ１１２，１１
３のアドレスデータが格納されている。

【０１３１】図１６は、読み出し装置１３１の付随デー
タ記憶部１３２の記憶領域の割付け状態を概念的に示す
図である。先に述べた様に付随データ記憶部１３２の記
憶領域には、８ビットのアドレスＡ0 〜Ａ7 、つまりア
ドレス“００”〜“ＦＦ”が与えられる。下位４ビット
Ａ0 〜Ａ3 、つまりアドレス“＊０”〜“＊Ｆ”の下１
桁は、それぞれのメモリ装置が装着される１６の各スロ
ットを選択するための各チップ選択信号↓ＳＥＬ0 〜↓
ＳＥＬ15に対応している。また、上位４ビットＡ4 〜Ａ
7 は、シフトレジスタ１４２から出力されるＤ10〜Ｄ13
に対応している。更に、アドレス“００”〜“０Ｆ”の
記憶領域には、各セレクタ１３７〜１３９の端子ｂを選
択したときのデータ、つまり各判定信号ＡＬ0 ，ＡＬＬ
1 及び判定情報に対応する各ビットＤ0 、Ｄ1 及びＤ2
が記憶される。また、アドレス“１０”〜“７Ｆ”の記
憶領域は、未使用である。更に、アドレス“８＊”〜
“＊Ｆ”の記憶領域には、メモリ装置１１１のＲＯＭ１
１４のアドレス“３８”〜“３Ｆ”の記憶領域内のデー
タが記憶される。例えば、アドレス“８０”〜“３Ｆ”
の記憶領域には、１６の各スロットのチェックサムデー
タが格納され、アドレス“Ｃ０”〜“ＣＦ”の記憶領域
には、１６の各スロットのバージョンデータが格納さ
れ、アドレス“Ｆ０”〜“ＦＦ”の記憶領域には、１６
の各スロットの割付けアドレスデータが格納されてい
る。

【０１３２】図１７は、メモリ装置１１１及び読み出し
装置１３１の各ビットや信号の遷移を示すタイミングチ
ャートである。ここでは、メモリ装置１１１を装着した
スロットのアドレスＡ20〜Ａ23が「１」を示すものとす
る。また、各ＲＯＭ１１２，１１３のアドレスＡ0 〜Ａ
19をアドレス“０００００”〜“ＦＦＦＦＦ”とする。
更に、ＲＯＭ１１４のアドレス“３８”に記憶されてい
るチェックサムデータを“Ｆ７”とし、アドレス“３
Ｆ”に記憶されているアドレスを“３Ａ”とする。

【０１３３】さて、読み出し装置１３１では、タイミン
グｔ１で電源が投入されると、パワーオンリセット回路
１３４によって制御部１３３がリセットされ、制御部１
３３によるアドレスＡ20〜Ａ23のカウントアップが開始
され、タイミングｔ４でアドレスＡ20〜Ａ23が「１」に
なると、チップ選択信号↓ＳＥＬ1 がローレベルにさ
れ、メモリ装置１１１を装着したスロットが選択され
る。また、タイミングｔ４で読み出し信号↓ＲＤがハイ
レベルにされる。

【０１３４】メモリ装置１１１では、パワーオンリセッ
ト回路１２１によってカウンタ１２３がリセットされ、
プリセットデータ記憶部１２２内の計数値“ＤＣ”がカ
ウンタ１２３に初期設定される。計数値“ＤＣ”は、２
進数で表わすと「１１０１１１００」となる。このと
き、計数値“ＤＣ”を示す２進数の上位６ビットＱ2 〜
Ｑ7 がアドレスＡ0 〜Ａ5 としてＲＯＭ１１４に与えら
れる。このアドレスＡ0〜Ａ5 は、１６進数で“３７”
であり、ＲＯＭ１１４の未使用の記憶領域を指示してい
る。

【０１３５】そして、タイミングｔ４でチップ選択信号
↓ＳＥＬ1 がローレベルとなり、タイミングｔ５で読み
出し信号↓ＲＤがローレベルになると、ＲＯＭ１１４の
付随データ及びカウンタ１２３の計数値が下位８ビット
Ｄ0 〜Ｄ7 及び上位８ビットＤ9 〜Ｄ15として出力され
る。ただし、アドレスＡ0 〜Ａ5 によってＲＯＭ１１４
の未使用の記憶領域が指示されているから、付随データ
は不定となっている。

【０１３６】読み出し装置１３１では、タイミングｔ５
で読み出し信号↓ＲＤがローレベルになると、カウンタ
１２３の計数値“ＤＣ”が付随データ読込み部１３６の
シフトレジスタ１４２にセットされ、端子ＱＡから計数
値“ＤＣ”が出力される。

【０１３７】以降、タイミングｔ６で読み出し信号↓Ｒ
Ｄがハイレベルになると、メモリ装置１１１のカウンタ
１２３により計数値が“ＤＤ”にカウントアップされ、
タイミングｔ７で読み出し信号↓ＲＤがローレベルにな
ると、カウンタ１２３の計数値“ＤＤ”が読み出し装置
１３１のシフトレジスタ１４２にセットされ、端子ＱＡ
から計数値“ＤＤ”が出力され、前の計数値“ＤＣ”が
シフトされて、端子ＱＢから計数値“ＤＣ”が出力され
る。更に、タイミングｔ８より読み出し信号↓ＲＤの立
ち上がり及び立ち下がりが繰り返されて、メモリ装置１
１１のカウンタ１２３によるカウントアップ、シフトレ
ジスタ１４２によるシフト、及びカウンタ１２３による
カウントアップが順次なされた後、タイミングｔ９で読
み出し信号↓ＲＤがローレベルになると、カウンタ１２
３の計数値“ＤＦ”が読み出し装置１３１のシフトレジ
スタ１４２にセットされ、端子ＱＡから計数値“ＤＦ”
が出力され、前の計数値“ＤＥ”がシフトされて、端子
ＱＢから計数値“ＤＥ”が出力され、更に前の計数値
“ＤＤ”がシフトされて、端子ＱＣから計数値“ＤＤ”
が出力される。このとき、端子ＱＡからの計数値“Ｄ
Ｆ”に“ＦＦ”を加えると、この和がデータ端子ＱＢか
らの計数値“ＤＥ”に等しくなって、ＯＲゲートＧ１２
２の論理和出力が「０」となる。同様に、端子ＱＢから
の計数値“ＤＥ”に“ＦＦ”を加えると、この和がデー
タ端子ＱＣからの計数値“ＤＤ”に等しくなって、ＯＲ
ゲートＧ１２４の論理和出力が「０」となる。つまり、
メモリ装置１１１からの計数値が“１”ずつカウントア
ップされるので、各ＯＲゲートＧ１２２，Ｇ１２４の論
理和出力が「０」となる。

【０１３８】また、計数値を示す２進数の上位６ビット
Ｑ2 〜Ｑ7 がアドレスＡ0 〜Ａ5 （１６進数で“３
７”）としてメモリ装置１１１のＲＯＭ１１４に与えら
れており、下位２ビットＱ0 〜Ｑ1 が３回カウントアッ
プされても、上位６ビットＱ2 〜Ｑ7 が変化しないの
で、アドレスＡ0 〜Ａ5 も変化せず、ＲＯＭ１１４から
のデータ出力に変化がない。このため、タイミングｔ９
までに同一のデータが読み出し装置１３１のシフトレジ
スタ１４１に繰り返しセットされ、シフトレジスタ１４
１の各端子ＱＡ，ＱＢ，ＱＣからは同一のデータが出力
され、各ＯＲゲートＧ１１２，Ｇ１１４の論理和出力が
「０」となる。

【０１３９】従って、タイミングｔ９より、各ＯＲゲー
トＧ１２２，Ｇ１２４の論理和出力が「０」となり、か
つ各ＯＲゲートＧ１１２，Ｇ１１４の論理和出力が
「０」となり、これに伴ってＯＲゲートＧ３０の論理和
出力が「０」となり、書込み許可信号↓ＷＲ１がローレ
ベルとなる。また、シフトレジスタ１４２の端子ＱＣか
ら計数値“ＤＤ”が出力され、この計数値が２進数で
「１１０１１１０１」であり、この２進数の８ビットＤ
8 〜Ｄ15のうちの中位の４ビットＤ10〜Ｄ13（２進数で
表わすと「０１１１」）がアドレスＡ4 〜Ａ7 として付
随データ記憶部１３２に与えられ、このときにチップ選
択信号↓ＳＥＬ1 に対応するアドレスＡ20〜Ａ23が（２
進数で表わすと「０００１」）がアドレスＡ0 〜Ａ3 と
して付随データ記憶部１３２に与えられる。これによ
り、アドレスＡ0 〜Ａ7 「０１１１０００１」、つまり
１６進数で表わすとアドレス“７１”が付随データ記憶
部１３２に与えれる。この結果、ＲＯＭ１１４のアドレ
ス“３７”のデータが付随データ記憶部１３２のアドレ
ス“７１”に格納される。

【０１４０】次のタイミングｔ１０で読み出し信号↓Ｒ
Ｄがハイレベルになると、メモリ装置１１１のカウンタ
１２３により計数値が“Ｅ０”にカウントアップされ
る。計数値“Ｅ０”は、２進数で表わすと「１１１００
０００」であり、その上位６ビットＱ2 〜Ｑ7 、つまり
アドレスＡ0 〜Ａ5 が「１１１０００」（１６進数で
“３８”）に変化する。このアドレス“３８”は、ＲＯ
Ｍ１１４のチェックサムデータ“Ｆ７”を指示する。そ
して、タイミングｔ１１で読み出し信号↓ＲＤがローレ
ベルになると、ＲＯＭ１１４の付随データ及びカウンタ
１２３の計数値が下位８ビットＤ0 〜Ｄ7 及び上位８ビ
ットＤ9 〜Ｄ15として出力される。

【０１４１】読み出し装置１３１では、タイミングｔ１
１で読み出し信号↓ＲＤがローレベルになると、ＲＯＭ
１１４のチェックサムデータ“Ｆ７”がシフトレジスタ
１４１にセットされ、端子ＱＡからチェックサムデータ
“Ｆ７”が出力される。このため、シフトレジスタ１４
１の端子ＱＡの出力と端子ＱＢの出力が等しくなくな
り、ＯＲゲートＧ１１２の論理和出力が「１」となり、
書込み許可信号↓ＷＲ１がハイレベルとなる。これによ
り、付随データ記憶部１３２への書込みが不可能なる。

【０１４２】次に、各タイミングｔ１２，ｔ１４で読み
出し信号↓ＲＤがハイレベルになる度に、メモリ装置１
１１のカウンタ１２３により計数値がカウントアップさ
れる。また、計数値の上位６ビットＱ2 〜Ｑ7 、つまり
アドレスＡ0 〜Ａ5 が変化せず、このアドレスによって
ＲＯＭ１１４のチェックサムデータ“Ｆ７”が指示され
る。そして、各タイミングｔ１３，ｔ１５で読み出し信
号↓ＲＤがローレベルになると、チェックサムデータ
“Ｆ７”が読み出し装置１３１のシフトレジスタ１４１
に繰り返しセットされ、シフトレジスタ１４１の各端子
ＱＡ，ＱＢ，ＱＣからはチェックサムデータ“Ｆ７”が
出力され、各ＯＲゲートＧ１１２，Ｇ１１４の論理和出
力が「０」となる。これにより、ＯＲゲートＧ３０の論
理和出力が「０」となり、書込み許可信号↓ＷＲ１がロ
ーレベルとなる。

【０１４３】また、タイミングｔ１５でシフトレジスタ
１４２の端子ＱＣから計数値“Ｅ０”が出力され、この
計数値が２進数で「１１１０００００」であり、この２
進数の中位の４ビットＤ10〜Ｄ13（２進数で表わすと
「１０００」）がアドレスＡ4〜Ａ7 として付随データ
記憶部１３２に与えられ、また前のアドレスＡ0 〜Ａ3
（＝「０００１」）が維持される。このため、アドレス
Ａ0 〜Ａ7 「１００００００１」、つまり１６進数で表
わすとアドレス“８１”が付随データ記憶部１３２に与
えれる。この結果、ＲＯＭ１１４のチェックサムデータ
“Ｆ７”が付随データ記憶部１３２のアドレス“８１”
に格納される。

【０１４４】以降同様に、メモリ装置１１１では、読み
出し信号↓ＲＤがハイレベルになる度に、メモリ装置１
１１のカウンタ１２３により計数値がカウントアップさ
れ、４回のカウントアップの度に、ＲＯＭ１１４からの
データが更新される。また、読み出し装置１３１では、
読み出し信号↓ＲＤがローレベルになる度に、ＲＯＭ１
１４のデータがシフトレジスタ１４１に繰り返しセット
され、シフトレジスタ１４１の各端子ＱＡ，ＱＢ，ＱＣ
の出力が同一になると、書込み許可信号↓ＷＲ１がロー
レベルとなり、またシフトレジスタ１４２の端子ＱＣか
らの中位の４ビットＤ10〜Ｄ13がアドレスＡ4 〜Ａ7 と
して付随データ記憶部１３２に与えられて、付随データ
記憶部１３２のアドレスＡ0 〜Ａ7 が更新され、ＲＯＭ
１１４のデータが付随データ記憶部１３２の該アドレス
に格納される。

【０１４５】そして、タイミングｔ２９でカウンタ１２
３によりカウントアップされる各ビットＱ0 〜Ｑ7 の全
てが「１」になり、更にタイミングｔ３０で各ビットＱ
0 〜Ｑ7 の全てが「０」となると、ＮＯＲゲート１２４
の出力がハイレベルとなり、ＯＲゲート１２６からの読
み出し信号↓ＲＤのレベルにかかわらず、ＯＲゲート１
２５の出力が常にハイレベルとなり、カウンタ１２３の
計数が停止する。更に、タイミングｔ３６で読み出し装
置１３１の制御部１３３によってアドレスＡ20〜Ａ23が
カウントアップされ、アドレスＡ20〜Ａ23が「２」にな
ると、チップ選択信号↓ＳＥＬ1 がハイレベルにされ
て、メモリ装置１１１を装着したスロットが非選択とな
り、次のチップ選択信号↓ＳＥＬ2 がローレベルにさ
れ、次のスロットが選択される。

【０１４６】図１８は、読み出し装置１３１の制御部１
３３による制御手順を示すフローチャートである。

【０１４７】まず、制御部１３３は、各セレクタ１３
７，１３８，１３９を選択端子ａ側に切換え、付随デー
タ記憶部１３２をリセットする（ステップＳ１０１）。
そして、制御部１３３は、１６のスロットを指示するア
ドレスＡ20〜Ａ23を“０”に初期設定し（ステップＳ１
０２）、このスロットに装着されているメモリ装置から
の読み出しを開始する（ステップＳ１０３）。

【０１４８】制御部１３３は、アドレスＡ0 〜Ａ19を予
め設定された値に維持しつつ（ステップＳ１０４）、読
み出し信号↓ＲＤを繰り返しローレベルにして、このア
ドレスＡ0 〜Ａ19からの読み出しをＫ回行なう（ステッ
プＳ１０５）。このＫは、２以上の整数であれば良く、
例えば３に設定される。

【０１４９】ここで、メモリ装置１１１がスロットに装
着されている場合は、先に述べた様にメモリ装置１１１
から付随データ及び計数値を示す各ビットＤ0 〜Ｄ15が
出力され、各ビットＤ0 〜Ｄ15が読み出し装置１３１の
付随データ読込み部１３６に取り込まれ、付随データ読
込み部１３６により書込み許可信号↓ＷＲ１がローレベ
ルにされる。

【０１５０】制御部１３３は、書込み許可信号↓ＷＲ１
がローレベルになると（ステップＳ１０６で「Ｙｅ
ｓ」）、メモリ装置１１１のカウンタ１２３の計数値を
示す各ビットＱ0 〜Ｑ7 の全てが「０」となって、カウ
ンタ１２３による計数が停止するまで、付随データ及び
計数値の読み出しを繰り返し、付随データを付随データ
記憶部１３２に書き込む（ステップＳ１０７）。そし
て、カウンタ１２３による計数が停止して、書込み許可
信号↓ＷＲ１がハイレベルになると、制御部１３３は、
各セレクタ１３７，１３８，１３９を選択端子ｂ側に切
換え、書込み許可信号↓ＷＲ１を自らローレベルに切換
えて、判定情報のビットＤ2 を付随データが書き込まれ
たことを示す「１」に設定して出力し、このビットＤ2
を付随データ記憶部１３２に書き込む（ステップＳ１０
９）。この後、１６のスロットの全てのアクセスを終了
していなければ、ステップＳ１０１に戻る（ステップＳ
１０８）。

【０１５１】また、ＲＡＭがスロットに装着されていた
り、メモリ装置がスロットに装着されていない場合は、
付随データ及び計数値を示す各ビットＤ0 〜Ｄ15が読み
出し装置１３１の付随データ読込み部１３６に取り込ま
れず、付随データ読込み部１３６により書込み許可信号
↓ＷＲ１がハイレベルにされる。

【０１５２】制御部１３３は、書込み許可信号↓ＷＲ１
がハイレベルになると（ステップＳ１０６で「Ｎ
ｏ」）、クリア信号↓ＣＬＲ１により付随データ読込み
部１３６の各Ｄフリップフロップ１４３，１４４をリセ
ットし（ステップＳ１１１）、アドレスＡ0 〜Ａ19のう
ちの予め設定され記憶領域をスロットに指示しつつ、予
め設定されたダミーデータ（例えば“００００”）の書
込みをスロットに指示し、この後に該ダミーデータの読
み出しをスロットに指示する（各ステップＳ１１２〜Ｓ
１１５）。

【０１５３】例えば、スロットにＲＡＭが装着されてい
る場合は、ＲＡＭにダミーデータが書き込まれて、ＲＡ
Ｍからダミーデータが読み出されるので、スロットから
のダミーデータを示す各ビットＤ0 〜Ｄ15の全てが
「０」となる。このため、付随データ読込み部１３６の
Ｄフリップフロップ１４７の端子↓Ｑからの反転出力が
「１」となり、判定信号ＡＬＬ0 がＲＡＭの装着を示す
「１」となる。このときに制御部１３３は、書込み許可
信号↓ＷＲ１を自らローレベルに切換えて、判定信号Ａ
ＬＬ0 のビットＤ0 を付随データ記憶部１３２に書き込
む（ステップＳ１１６）。

【０１５４】また、メモリ装置がスロットに装着されて
いない場合は、スロットからの各ビットＤ0 〜Ｄ15の全
てが「１」となる。このため、付随データ読込み部１３
６のＤフリップフロップ１４６の端子↓Ｑからの反転出
力が「１」となり、判定信号ＡＬＬ1 がメモリ装置の未
装着を示す「１」となる。このときに制御部１３３は、
書込み許可信号↓ＷＲ１をローレベルに切換えて、判定
信号ＡＬＬ1 のビットＤ1 を付随データ記憶部１３２に
書き込む（ステップＳ１１６）。

【０１５５】この後、１６のスロットの全てのアクセス
を終了していなければ、ステップＳ１０１に戻る（ステ
ップＳ１０８）。

【０１５６】この様な各ステップＳ１０１〜Ｓ１１６の
処理は、１６のスロット毎に行われ、１６のスロットの
全てがアクセスされると完了する。

【０１５７】この様に本実施形態のメモリシステムで
は、上位システムからの要求に応答してデータを出力す
る各ＲＯＭ１１２，１１３とは別に、チェックサムデー
タやバージョンデータ等を付随データとしてＲＯＭ１１
４に記憶しておき、このメモリシステムの電源投入時や
リセット時から、読み出し信号↓ＲＤがローレベルにな
った回数が一定回数に達するまでは、ＲＯＭ１１４から
付随データを出力させ、一定回数に達すると、各ＲＯＭ
１１２，１１３からデータを出力させている。従って、
各ＲＯＭ１１２，１１３の記憶領域を使用することな
く、また格別な制御信号やコマンドを用いることなく、
付随データを該メモリ装置１１１から読み出すことがで
きる。

【０１５８】また、メモリ装置１１１の付随データ及び
計数値を組み合わせて、下位の各ビットＤ0 〜Ｄ7 及び
上位の各ビットＤ8 〜Ｄ15を設定し、読み出し信号↓Ｒ
Ｄの立上がりの度に、上位の各ビットＤ8 〜Ｄ15によっ
て示される計数値を「１」ずつカウントアップしている
ので、メモリ装置１１１の付随データを他のデータと混
同せずにバスから抽出することができる。この点から
も、格別な制御信号やコマンドを用いることなく、メモ
リ装置１１１の付随データを読み出すことが可能にされ
ている。

【０１５９】更に、上位の各ビットＤ8 〜Ｄ15によって
示される計数値は、読み出し信号↓ＲＤに同期して規則
的に変化する。このため、シフトレジスタ１４２により
一連の計数値をシフトしつつ比較することにより、変化
の有無を容易に判別することができる。

【０１６０】また、メモリ装置１１１の計数値を示す各
ビットＱ0 〜Ｑ7 のうちの上位６ビットＱ2 〜Ｑ7 がア
ドレスＡ0 〜Ａ5 としてＲＯＭ１１４に加えられている
ので、読み出し信号↓ＲＤが４回立ち上がる毎に、アド
レスＡ0 〜Ａ5 が更新され、ＲＯＭ１１４から出力され
る付随データも更新される。このため、付随データとし
て、各ＲＯＭ１１２，１１３のデータの種類、割付けア
ドレス、データサイズ、チャックサム、バージョン、更
新日付け等を設定し、これらをアドレスＡ0 〜Ａ5 によ
り識別しつつ読み出すことができる。

【０１６１】更に、スロットにＲＡＭが装着されている
場合は、判定信号ＡＬＬ0 を「１」に設定し、この
「１」を示すビットＤ0 を付随データ記憶部１３２に書
き込み、またメモリ装置がスロットに装着されていない
場合は、判定信号ＡＬＬ1 を「１」に設定し、この
「１」を示すビットＤ1 を付随データ記憶部１３２に書
き込んでいる。更に、スロットからの各ビットＤ0 〜Ｄ
15の全てが「０」でもなく「１」でもなければ、メモリ
装置１１１とは異なる種類のＲＯＭが装着されていると
判定しても良い。このため、他のメモリ装置をスロット
に装着した場合でも、他のメモリ装置を識別してアドレ
スを与え、メモリ装置１１１と他のメモリ装置を併用す
ることができる。また、非装着の場合は、この非装着の
スロットのアドレスを入れ替えたることができる。

【０１６２】

【発明の効果】この様な構成の本発明によれば、メモリ
装置においては、本来の演算処理に用いられるデータ及
びメモリ装置の識別データを第１及び第２記憶手段に別
々に記憶している。このため、本来のデータがメモリ装
置の識別データにより制約されることはない。

【０１６３】また、メモリ装置においては、リセット信
号により起動されてから、一定回数までの読み出し要求
に応答して第２記憶手段から識別データを出力させ、該
回数を超えた読み出し要求に応答して第１記憶手段から
データを出力させる。読み出し装置においては、リセッ
ト信号により起動されてから、メモリ装置に対して読み
出し要求を繰り返し出し、一定回数までの読み出し要求
に際し、第２記憶手段から識別データが出力されると、
この識別データに対応するアドレスをメモリ装置に割付
け、該回数を超えた読み出し要求に際し、このアドレス
を用いて、メモリ装置をアクセスし、第１記憶手段から
の読み出しを行っている。従って、格別な端子やコマン
ドを用いることなく、メモリ装置の識別データを読み出
し装置に与えることができる。そして、読み出し装置
は、識別データに対応するアドレスをメモリ装置に割付
け、このアドレスを用いて、メモリ装置をアクセスし、
第１記憶手段からの読み出しを行うことができる。

【０１６４】また、本発明によれば、識別データは、メ
モリ装置のアドレスを含んでいる。このため、アドレス
を導出するための演算処理を省略することができる。

【０１６５】更に、本発明によれば、割付けアドレスデ
ータ記憶手段内のメモリ装置のアドレスが初期設定され
るので、メモリ装置からの識別データが得られなくて
も、メモリ装置のアドレスが設定される。これにより、
本発明とは異なる構成の他のメモリ装置が装着されてい
ても、他のメモリ装置にアドレスが割付けられ、この他
のメモリ装置へのアクセスが可能になる。

【０１６６】また、本発明によれば、複数のメモリ装置
を装着し得る場合は、各メモリ装置に割付けられたそれ
ぞれのアドレスの重複を判定している。少なくとも２つ
のアドレスが重複しているときには、これらのアドレス
の各メモリ装置の識別データが同一であり、同一種類の
各メモリ装置が誤って装着されている。

【０１６７】更に、本発明によれば、一定回数までの読
み出し要求毎に、変数を変化させ、この変数を識別デー
タに付加しておくので、読み出し装置は、この変数の変
化に基づいて、識別データがメモリ装置の第２記憶手段
から得られたものであるという確認をすることができ
る。

【０１６８】また、本発明によれば、カウンタにより変
数を発生させているので、変数の変化が規則的なものと
なり、変数の判別が容易になり、付随データの確認が容
易になる。

【０１６９】更に、本発明によれば、カウンタにより計
数された計数値は、第２記憶手段の読み出しアドレスと
して用いられる。その上、変数としてカウンタにより計
数された計数値を出力する。このため、第２記憶手段の
読み出しアドレスが変化し、第２記憶手段の複数アドレ
スから多様な付随データを読み出すことができる。その
上、変数の変化が規則的なものとなり、変数の判別が容
易になり、多様な付随データの確認が容易になる。

【０１７０】また、本発明によれば、付随データが第２
記憶手段から出力されたものであるか否かを判定し、こ
の判定結果に応じて、付随データをデータ記憶手段に記
憶している。このため、本発明とは異なる構成の他のメ
モリ装置が装着されていても、この他のメモリ装置から
のデータをデータ記憶手段に記憶することはない。

【０１７１】更に、本発明によれば、第２記憶手段から
の付随データが得られなければ、メモリ装置へのデータ
の書き込みと読み出しを試みている。この結果として、
データの書き込みと読み出しが行われれば、メモリ装置
としてＲＡＭが装着されていることになるので、このＲ
ＡＭにアドレスを与える。また、データの書き込みと読
み出しが行わなければ、メモリ装置が装着されていない
ことになる。更に、データの読み出しのみが行われれ
ば、本発明とは異なる構成のＲＯＭが装着されているこ
とになるので、このＲＯＭにアドレスを与える。

【図面の簡単な説明】

【図１】図１は、本発明のメモリシステムの第１実施形
態におけるメモリ装置を示すブロック図である。

【図２】図１のメモリ装置におけるパワーオンリセット
回路の構成を例示するブロック図である。

【図３】第１実施形態のメモリシステムにおける読み出
し装置であって、このメモリシステムの電源投入時やリ
セット時からメモリ装置のカウンタによる計数が停止す
るまでの初期設定時の読み出し装置の信号経路を示すブ
ロック図である。

【図４】図３の読み出し装置であって、カウンタによる
計数が停止してからの通常時の読み出し装置の信号経路
を示すブロック図である。

【図５】図３の読み出し装置の割付けアドレスデータ読
込み部の構成を示すブロック図である。

【図６】図１のメモリ装置及び図３の読み出し装置の各
ビットや信号の遷移を示すタイミングチャートである。

【図７】図３の読み出し装置の制御部による制御手順を
示すフローチャートである。

【図８】（ａ）及び（ｂ）は、図３の読み出し装置にお
けるアドレスの対応テーブルを示す図である。

【図９】図３の読み出し装置の変形例を示すブロック図
である。

【図１０】図１のメモリ装置におけるＲＯＭのアドレス
空間を例示する図である。

【図１１】本発明のメモリシステムの第２実施形態にお
けるメモリ装置を示すブロック図である。

【図１２】第２実施形態のメモリシステムにおける読み
出し装置であって、このメモリシステムの電源投入時や
リセット時からメモリ装置のカウンタによる計数が停止
するまでの初期設定時の読み出し装置の信号経路を示す
ブロック図である。

【図１３】図１２の読み出し装置であって、カウンタに
よる計数が停止してからの通常時の読み出し装置の信号
経路を示すブロック図である。

【図１４】図１２の読み出し装置の付随データ読込み部
の構成を示すブロック図である。

【図１５】図１１のメモリ装置のＲＯＭの記憶領域の割
付け状態を概念的に示す図である。

【図１６】図１２の読み出し装置の付随データ記憶部の
記憶領域の割付け状態を概念的に示す図である。

【図１７】図１１のメモリ装置及び図１２の読み出し装
置の各ビットや信号の遷移を示すタイミングチャートで
ある。

【図１８】図１２の読み出し装置の制御部による制御手
順を示すフローチャートである。

【符号の説明】

１１，１１１メモリ装置１２，１３，１１２，１１３，１１４ＲＯＭ１４バッファ１５，１１５セレクタ１６，１１６読み出し制御部２０割付けアドレスデータ記憶部２１，３４，１２１，１３４パワーオンリセット回路２２，１２２プリセットデータ記憶部２３，１２３カウンタ２４ＡＮＤゲート２５，２６，１２５，１２６ＯＲゲート３１，１３１読み出し装置３２割付けアドレスデータ記憶部３３，１３３制御部３５，１３５デコーダ３６割付けアドレスデータ読込み部１２４ＮＯＲゲート１３２付随データ記憶部１３６付随データ読込み部１３７，１３８，１３９セレクタ

Claims

【特許請求の範囲】

【請求項１】着脱自在なメモリ装置と、このメモリ装
置にアドレスを割付けて、このメモリ装置からの読み出
しを行う読み出し装置とを備えるメモリシステムにおい
て、メモリ装置は、データを記憶した第１記憶手段と、メモリ装置の識別データを記憶した第２記憶手段と、リセット信号により起動されて、読み出し装置からの読
み出し要求を繰り返し受け、予め設定された回数までの
読み出し要求に応答して第２記憶手段から識別データを
出力させ、該回数を超えた読み出し要求に応答して第１
記憶手段からデータを出力させるメモリ制御手段とを備
え、読み出し装置は、メモリ装置に割付けられたアドレスを記憶する割付けア
ドレスデータ記憶手段と、前記リセット信号により起動されて、メモリ装置に対し
て読み出し要求を繰り返し出し、前記回数までの読み出
し要求に際し、第２記憶手段から識別データが出力され
ると、この識別データに対応するアドレスをメモリ装置
に割付けて割付けアドレスデータ記憶手段に記憶し、該
回数を超えた読み出し要求に際し、このアドレスを用い
て、メモリ装置をアクセスし、第１記憶手段からの読み
出しを行う読み出し制御手段とを備えることを特徴とす
るメモリシステム。
【請求項２】識別データは、メモリ装置のアドレスを
含むことを特徴とする請求項１に記載のメモリシステ
ム。
【請求項３】割付けアドレスデータ記憶手段内のメモ
リ装置のアドレスは、読み出し制御手段によって初期化
され、第２記憶手段から出力された識別データに基づい
て更新されることを特徴とする請求項２に記載のメモリ
システム。
【請求項４】予め設定された回数までの読み出し要求
毎に、変数を変化させて出力する変数発生手段を更に備
え、この変数を識別データに付加することを特徴とする
請求項１乃至３のいずれかに記載のメモリシステム。
【請求項５】読み出し制御手段は、複数のメモリ装置
に割付けられたそれぞれのアドレスの重複を判定するこ
とを特徴とする請求項１乃至４のいずれかに記載のメモ
リシステム。
【請求項６】データを記憶した第１記憶手段と、付随データを記憶した第２記憶手段と、リセット信号により起動され、外部からの読み出し要求
を繰り返し受け、予め設定された回数までの読み出し要
求に応答して第２記憶手段から付随データを出力させ、
該回数を超えた読み出し要求に応答して第１記憶手段か
らデータを出力させるメモリ制御手段とを備えることを
特徴とするメモリ装置。
【請求項７】予め設定された回数までの読み出し要求
毎に、変数を変化させて出力する変数発生手段を更に備
え、この変数を付随データに付加することを特徴とする
請求項６に記載のメモリ装置。
【請求項８】変数発生手段は、読み出し要求の回数を
計数するカウンタであることを特徴とする請求項７に記
載のメモリ装置。
【請求項９】カウンタにより計数された計数値は、第
２記憶手段の読み出しアドレスとして用いられることを
特徴とする請求項８に記載のメモリ装置。
【請求項１０】変数発生手段は、変数としてカウンタ
により計数された計数値を出力することを特徴とする請
求項８に記載のメモリ装置。
【請求項１１】請求項６乃至１０のいずれかに記載の
メモリ装置にアドレスを割付けて、このメモリ装置から
の読み出しを行う読み出し装置において、メモリ装置の付随データを記憶するデータ記憶手段と、リセット信号により起動されて、メモリ装置に対して読
み出し要求を繰り返し出し、予め設定された回数までの
読み出し要求に際し、第２記憶手段から付随データが出
力されると、この付随データをデータ記憶手段に記憶
し、該回数を超えた読み出し要求に際し、第１記憶手段
からの読み出しを行う読み出し制御手段と、付随データが第２記憶手段から出力されたものであるか
否かを判定し、この判定結果に応じて、付随データをデ
ータ記憶手段に記憶するデータ読込み手段とを備えるこ
とを特徴とする読み出し装置。
【請求項１２】読み出し制御手段は、第２記憶手段か
らの付随データが得られなければ、メモリ装置へのデー
タの書き込みと読み出しを行ない、この書き込みと読み
出しの結果に基づいて、メモリ装置の状態を判定するこ
とを特徴とする請求項１１に記載の読み出し装置。