JPH05282088A - キーマトリクスのデータ読込装置 - Google Patents
キーマトリクスのデータ読込装置Info
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- JPH05282088A JPH05282088A JP4074108A JP7410892A JPH05282088A JP H05282088 A JPH05282088 A JP H05282088A JP 4074108 A JP4074108 A JP 4074108A JP 7410892 A JP7410892 A JP 7410892A JP H05282088 A JPH05282088 A JP H05282088A
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Abstract
(57)【要約】
【目的】 本発明は、キースイッチの数が増加しても、
マイクロコンピュータのＲＡＭの使用アドレス数が増加
するのを防止でき、更にキースイッチの判別時間を短縮
することのできるキーマトリクスのデータ読込装置を提
供することを目的とする。 【構成】 本発明によれば、キースイッチの何れかが操
作された時、まず、ｍ＝８本の信号線Ｘ１〜Ｘ８上の状
態を示す８ビットデータが８個の入出力ポートＩＯX1〜
ＩＯX8を介して８ビット分の記憶回路(28)(29)に記憶さ
れた後、ｎ＝８本の信号線Ｙ１〜Ｙ８上の状態を示す８
ビットデータが８個の入出力ポートＩＯY1〜ＩＯY8を介
して８ビット分の記憶回路(30)(31)に記憶され、これら
のｍ＝８ビット及びｎ＝８ビットの両記憶回路(28)(29)
(30)(31)の記憶内容に応じたデータ処理を行い、キース
イッチ操作に応じた制御出力が発生する。
マイクロコンピュータのＲＡＭの使用アドレス数が増加
するのを防止でき、更にキースイッチの判別時間を短縮
することのできるキーマトリクスのデータ読込装置を提
供することを目的とする。 【構成】 本発明によれば、キースイッチの何れかが操
作された時、まず、ｍ＝８本の信号線Ｘ１〜Ｘ８上の状
態を示す８ビットデータが８個の入出力ポートＩＯX1〜
ＩＯX8を介して８ビット分の記憶回路(28)(29)に記憶さ
れた後、ｎ＝８本の信号線Ｙ１〜Ｙ８上の状態を示す８
ビットデータが８個の入出力ポートＩＯY1〜ＩＯY8を介
して８ビット分の記憶回路(30)(31)に記憶され、これら
のｍ＝８ビット及びｎ＝８ビットの両記憶回路(28)(29)
(30)(31)の記憶内容に応じたデータ処理を行い、キース
イッチ操作に応じた制御出力が発生する。
Description
【０００１】
【産業上の利用分野】本発明は、キーマトリクスのデー
タ読込装置に関する。
タ読込装置に関する。
【０００２】
【従来の技術】図３は、キースイッチのどれが操作され
たのかを検出するための従来装置を示す図である。図３
において、キースイッチは、例えば８本の信号線Ｘ１〜
Ｘ８及び８本の信号線Ｙ１〜Ｙ８をマトリクス状に交差
させ、その各交点に開閉スイッチを接続することによっ
て構成される。ここで、前記開閉スイッチは各信号線の
交点を丸で囲って示しており、以後、操作されたキース
イッチは交差する信号線の符号を利用して、例えばキー
スイッチ(Ｘ２，Ｙ３)の様に座標表示を用いて示すもの
とする。また、信号線Ｙ１〜Ｙ８はプルダウン抵抗(１)
〜(８)を介してアースされている。信号線Ｘ１〜Ｘ８及
び信号線Ｙ１〜Ｙ８はマイクロコンピュータ(９)と接続
されており、マイクロコンピュータ(９)から信号線Ｘ１
〜Ｘ８に対しては、図４に示す様に、時分割で順次ハイ
レベルとなるタイミング信号Ｔ１〜Ｔ８が各々印加され
る。尚、各タイミング信号Ｔ１〜Ｔ８は、マイクロコン
ピュータ(９)及び信号線Ｘ１〜Ｘ８の有する寄生容量を
考慮して、タイミング信号Ｔ１〜Ｔ８のハイレベルが信
号線Ｘ１〜Ｘ８に十分に伝達される様に、１０ｍｓｅｃ
程度ハイレベルとなる様に設定されている。また、図３
においてマイクロコンピュータ(９)は１アドレスが４ビ
ットで構成されるＲＡＭ(図示せず)を内蔵しているもの
とする。
たのかを検出するための従来装置を示す図である。図３
において、キースイッチは、例えば８本の信号線Ｘ１〜
Ｘ８及び８本の信号線Ｙ１〜Ｙ８をマトリクス状に交差
させ、その各交点に開閉スイッチを接続することによっ
て構成される。ここで、前記開閉スイッチは各信号線の
交点を丸で囲って示しており、以後、操作されたキース
イッチは交差する信号線の符号を利用して、例えばキー
スイッチ(Ｘ２，Ｙ３)の様に座標表示を用いて示すもの
とする。また、信号線Ｙ１〜Ｙ８はプルダウン抵抗(１)
〜(８)を介してアースされている。信号線Ｘ１〜Ｘ８及
び信号線Ｙ１〜Ｙ８はマイクロコンピュータ(９)と接続
されており、マイクロコンピュータ(９)から信号線Ｘ１
〜Ｘ８に対しては、図４に示す様に、時分割で順次ハイ
レベルとなるタイミング信号Ｔ１〜Ｔ８が各々印加され
る。尚、各タイミング信号Ｔ１〜Ｔ８は、マイクロコン
ピュータ(９)及び信号線Ｘ１〜Ｘ８の有する寄生容量を
考慮して、タイミング信号Ｔ１〜Ｔ８のハイレベルが信
号線Ｘ１〜Ｘ８に十分に伝達される様に、１０ｍｓｅｃ
程度ハイレベルとなる様に設定されている。また、図３
においてマイクロコンピュータ(９)は１アドレスが４ビ
ットで構成されるＲＡＭ(図示せず)を内蔵しているもの
とする。
【０００３】以下、図３の動作を説明する。例えば、キ
ースイッチ(Ｘ５，Ｙ４)が操作され、その開閉スイッチ
が閉成されると、キースイッチ(Ｘ５，Ｙ４)位置はプル
ダウン抵抗(４)によってタイミング信号Ｔ５がハイレベ
ルとなる期間だけハイレベルとなる。このキースイッチ
(Ｘ５，Ｙ４)が操作されたことを検出し、この操作に応
じた制御信号をマイクロコンピュータ(９)から発生させ
る為には、全キースイッチの開閉状態をＲＡＭでデータ
保持し、この時のＲＡＭの読み出しデータに基づいてど
のキースイッチが操作されたのかを判別して演算処理を
行い、キースイッチの操作に応じた制御信号を発生させ
ることが望ましい。その為に、マイクロコンピュータ
(９)内部のＲＡＭが使用されるが、該ＲＡＭの１アドレ
スが４ビットで構成されている為、全キースイッチの開
閉状態を記憶しようとすると、ＲＡＭの１６アドレス
(＝信号線Ｘ１〜Ｘ８の本数×信号線Ｙ１〜Ｙ８の本数
÷ＲＡＭの各アドレスのビット数)が使用されることに
なる。即ち、ＲＡＭの１６アドレスの各々には、キース
イッチ(Ｘ１，Ｙ１〜Ｙ４)、(Ｘ２，Ｙ１〜Ｙ４)、(Ｘ
３，Ｙ１〜Ｙ４)、(Ｘ４，Ｙ１〜Ｙ４)、(Ｘ５，Ｙ１〜
Ｙ４)、(Ｘ６，Ｙ１〜Ｙ４)、(Ｘ７，Ｙ１〜Ｙ４)、(Ｘ
８，Ｙ１〜Ｙ４)、(Ｘ１，Ｙ５〜Ｙ８)、(Ｘ２，Ｙ５〜
Ｙ８)、(Ｘ３，Ｙ５〜Ｙ８)、(Ｘ４，Ｙ５〜Ｙ８)、(Ｘ
５，Ｙ５〜Ｙ８)、(Ｘ６，Ｙ５〜Ｙ８)、(Ｘ７，Ｙ５〜
Ｙ８)、(Ｘ８，Ｙ５〜Ｙ８)の操作状態を示す４ビット
データが順次記憶されることになる。例えば、キースイ
ッチ(Ｘ５，Ｙ４)が操作されてハイレベルとなると、キ
ースイッチ(Ｘ５，Ｙ１〜Ｙ４)の状態が記憶されるＲＡ
Ｍのアドレスには「０００１」が記憶されることにな
る。このＲＡＭの１６アドレスの読み出しデータに基づ
いてデータ処理が行われるのである。
ースイッチ(Ｘ５，Ｙ４)が操作され、その開閉スイッチ
が閉成されると、キースイッチ(Ｘ５，Ｙ４)位置はプル
ダウン抵抗(４)によってタイミング信号Ｔ５がハイレベ
ルとなる期間だけハイレベルとなる。このキースイッチ
(Ｘ５，Ｙ４)が操作されたことを検出し、この操作に応
じた制御信号をマイクロコンピュータ(９)から発生させ
る為には、全キースイッチの開閉状態をＲＡＭでデータ
保持し、この時のＲＡＭの読み出しデータに基づいてど
のキースイッチが操作されたのかを判別して演算処理を
行い、キースイッチの操作に応じた制御信号を発生させ
ることが望ましい。その為に、マイクロコンピュータ
(９)内部のＲＡＭが使用されるが、該ＲＡＭの１アドレ
スが４ビットで構成されている為、全キースイッチの開
閉状態を記憶しようとすると、ＲＡＭの１６アドレス
(＝信号線Ｘ１〜Ｘ８の本数×信号線Ｙ１〜Ｙ８の本数
÷ＲＡＭの各アドレスのビット数)が使用されることに
なる。即ち、ＲＡＭの１６アドレスの各々には、キース
イッチ(Ｘ１，Ｙ１〜Ｙ４)、(Ｘ２，Ｙ１〜Ｙ４)、(Ｘ
３，Ｙ１〜Ｙ４)、(Ｘ４，Ｙ１〜Ｙ４)、(Ｘ５，Ｙ１〜
Ｙ４)、(Ｘ６，Ｙ１〜Ｙ４)、(Ｘ７，Ｙ１〜Ｙ４)、(Ｘ
８，Ｙ１〜Ｙ４)、(Ｘ１，Ｙ５〜Ｙ８)、(Ｘ２，Ｙ５〜
Ｙ８)、(Ｘ３，Ｙ５〜Ｙ８)、(Ｘ４，Ｙ５〜Ｙ８)、(Ｘ
５，Ｙ５〜Ｙ８)、(Ｘ６，Ｙ５〜Ｙ８)、(Ｘ７，Ｙ５〜
Ｙ８)、(Ｘ８，Ｙ５〜Ｙ８)の操作状態を示す４ビット
データが順次記憶されることになる。例えば、キースイ
ッチ(Ｘ５，Ｙ４)が操作されてハイレベルとなると、キ
ースイッチ(Ｘ５，Ｙ１〜Ｙ４)の状態が記憶されるＲＡ
Ｍのアドレスには「０００１」が記憶されることにな
る。このＲＡＭの１６アドレスの読み出しデータに基づ
いてデータ処理が行われるのである。
【０００４】
【発明が解決しようとする課題】上記したキースイッチ
は例えばリモコンの操作スイッチ等に使用されるが、近
年における電子機器の高機能化に伴いリモコンのキース
イッチの数も増加する傾向にある。しかしながら、図３
に示す構成でリモコンのキースイッチの増加に対応しよ
うとすると、信号線Ｘ又は信号線Ｙの本数が増加するこ
とから、タイミング信号Ｔの数が増加したり、キースイ
ッチの判別の為に使用されるＲＡＭのアドレス数が増加
してしまうことになる。従って、タイミング信号Ｔの数
が増加すると、該タイミング信号は時分割で順次発生す
ることからＲＡＭの使用アドレスにキースイッチの操作
状態を示すデータを記憶するのに多くの時間を要してし
まい、キースイッチ操作に応じた制御信号の出力タイミ
ングが遅れる問題点があった。また、キースイッチの判
別の為に使用されるＲＡＭのアドレス数が増加してしま
うと、ＲＡＭの記憶容量が限られている場合にはその他
の目的に使用されるＲＡＭの残余の記憶容量が減ってし
まい、キースイッチの判別以外でＲＡＭの記憶内容を使
用する何らかの機能を削除しなければならない問題点が
あった。また反対に、キースイッチの判別の為に使用さ
れるＲＡＭのアドレス数の増加に伴ってＲＡＭの全記憶
容量を増加すると、リモコン等の使用装置が大型化して
しまう問題点があった。
は例えばリモコンの操作スイッチ等に使用されるが、近
年における電子機器の高機能化に伴いリモコンのキース
イッチの数も増加する傾向にある。しかしながら、図３
に示す構成でリモコンのキースイッチの増加に対応しよ
うとすると、信号線Ｘ又は信号線Ｙの本数が増加するこ
とから、タイミング信号Ｔの数が増加したり、キースイ
ッチの判別の為に使用されるＲＡＭのアドレス数が増加
してしまうことになる。従って、タイミング信号Ｔの数
が増加すると、該タイミング信号は時分割で順次発生す
ることからＲＡＭの使用アドレスにキースイッチの操作
状態を示すデータを記憶するのに多くの時間を要してし
まい、キースイッチ操作に応じた制御信号の出力タイミ
ングが遅れる問題点があった。また、キースイッチの判
別の為に使用されるＲＡＭのアドレス数が増加してしま
うと、ＲＡＭの記憶容量が限られている場合にはその他
の目的に使用されるＲＡＭの残余の記憶容量が減ってし
まい、キースイッチの判別以外でＲＡＭの記憶内容を使
用する何らかの機能を削除しなければならない問題点が
あった。また反対に、キースイッチの判別の為に使用さ
れるＲＡＭのアドレス数の増加に伴ってＲＡＭの全記憶
容量を増加すると、リモコン等の使用装置が大型化して
しまう問題点があった。
【０００５】そこで、本発明は、キースイッチの数が増
加しても、マイクロコンピュータのＲＡＭの使用アドレ
ス数が増加するのを防止でき、更にキースイッチの判別
時間を短縮することのできるキーマトリクスのデータ読
込装置を提供することを目的とする。
加しても、マイクロコンピュータのＲＡＭの使用アドレ
ス数が増加するのを防止でき、更にキースイッチの判別
時間を短縮することのできるキーマトリクスのデータ読
込装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は前記問題点を解
決する為に成されたものであり、その特徴とするところ
は、ｍ(≧１)本の信号線及びｎ(≧１)本の信号線をマト
リクス状に配置してその各交点に開閉スイッチを設けて
なるキースイッチと、マイクロコンピュータに設けられ
前記ｍ本の信号線と接続されたｍ個の入出力ポートと、
前記マイクロコンピュータに設けられ前記ｎ本の信号線
と接続されたｎ個の入出力ポートと、前記ｍ本の信号線
と接続され、該ｍ本の信号線に生じるｍビットデータを
記憶するｍビットの記憶回路と、前記ｎ本の信号線と接
続され、該ｎ本の信号線に生じるｎビットデータを記憶
するｎビットの記憶回路と、前記ｍビットの記憶回路及
び前記ｎビットの記憶回路の記憶内容に応じたデータ処
理を行うデータ処理回路と、を備え、前記キースイッチ
の何れかが閉成された時、前記マイクロコンピュータ内
部のプログラムメモリに記憶されたプログラムデータに
基づいて、前記キースイッチの操作に応じて生じた前記
ｍビットデータを前記ｍ個の入出力ポートを介して前記
ｍビットの記憶回路に読み込んだ後、前記キースイッチ
の操作に応じて生じた前記ｎビットデータを前記ｎ個の
入出力ポートを介して前記ｎビットの記憶回路に読み込
み、前記ｍビットの記憶回路及び前記ｎビットの記憶回
路の記憶内容に応じて前記データ処理回路から前記キー
スイッチの操作に対応した制御出力を発生する点であ
る。
決する為に成されたものであり、その特徴とするところ
は、ｍ(≧１)本の信号線及びｎ(≧１)本の信号線をマト
リクス状に配置してその各交点に開閉スイッチを設けて
なるキースイッチと、マイクロコンピュータに設けられ
前記ｍ本の信号線と接続されたｍ個の入出力ポートと、
前記マイクロコンピュータに設けられ前記ｎ本の信号線
と接続されたｎ個の入出力ポートと、前記ｍ本の信号線
と接続され、該ｍ本の信号線に生じるｍビットデータを
記憶するｍビットの記憶回路と、前記ｎ本の信号線と接
続され、該ｎ本の信号線に生じるｎビットデータを記憶
するｎビットの記憶回路と、前記ｍビットの記憶回路及
び前記ｎビットの記憶回路の記憶内容に応じたデータ処
理を行うデータ処理回路と、を備え、前記キースイッチ
の何れかが閉成された時、前記マイクロコンピュータ内
部のプログラムメモリに記憶されたプログラムデータに
基づいて、前記キースイッチの操作に応じて生じた前記
ｍビットデータを前記ｍ個の入出力ポートを介して前記
ｍビットの記憶回路に読み込んだ後、前記キースイッチ
の操作に応じて生じた前記ｎビットデータを前記ｎ個の
入出力ポートを介して前記ｎビットの記憶回路に読み込
み、前記ｍビットの記憶回路及び前記ｎビットの記憶回
路の記憶内容に応じて前記データ処理回路から前記キー
スイッチの操作に対応した制御出力を発生する点であ
る。
【０００７】
【作用】本発明によれば、キースイッチの何れかが操作
された時、まず、ｍ本の信号線上の状態を示すｍビット
データがｍ個の入出力ポートを介してｍビットの記憶回
路に記憶された後、ｎ本の信号線上の状態を示すｎビッ
トデータがｎ個の入出力ポートを介してｎビットの記憶
回路に記憶され、これらのｍビット及びｎビットの両記
憶回路の記憶内容に応じたデータ処理を行い、キースイ
ッチ操作に応じた制御出力が発生する。
された時、まず、ｍ本の信号線上の状態を示すｍビット
データがｍ個の入出力ポートを介してｍビットの記憶回
路に記憶された後、ｎ本の信号線上の状態を示すｎビッ
トデータがｎ個の入出力ポートを介してｎビットの記憶
回路に記憶され、これらのｍビット及びｎビットの両記
憶回路の記憶内容に応じたデータ処理を行い、キースイ
ッチ操作に応じた制御出力が発生する。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明装置を示す図であり、図２は本発明装
置における記憶回路の記憶動作を説明するためのタイミ
ングチャートである。図１において、キースイッチは、
例えば８本の信号線Ｘ１〜Ｘ８及び８本の信号線Ｙ１〜
Ｙ８をマトリクス状に交差させ、その各交点に開閉スイ
ッチを接続することによって構成される。ここで、前記
開閉スイッチは各信号線の交点を丸で囲って示してお
り、以後、操作されたキースイッチは交差する信号線の
符号を利用して、例えばキースイッチ(Ｘ２，Ｙ３)の様
に座標表示を用いて示すものとする。また、信号線Ｘ１
〜Ｘ８はプルダウン抵抗(10)〜(17)を介してアースされ
ており、信号線Ｙ１〜Ｙ８はプルダウン抵抗(18)〜(25)
を介してアースされている。(26)はマイクロコンピュー
タであり、１アドレスが４ビットで構成されるＲＡＭを
内蔵しており、信号線Ｘ１〜Ｘ８は４本単位で分割され
て前記ＲＡＭの所定の２アドレスと入出力ポ−トＩＯx1
〜ＩＯX8及びデータバス(27)を介して接続される。即ち
信号線Ｘ１〜Ｘ４は前記ＲＡＭの所定の１アドレス(28)
の各ビットに対応付けられ、信号線Ｘ５〜Ｘ８はＲＡＭ
の上記アドレスと異なる１アドレス(29)の各ビットに対
応付けられている。同様にして、信号線Ｙ１〜Ｙ８も４
本単位で分割されてＲＡＭの所定の２アドレスと入出力
ポ−トＩＯY1〜ＩＯY8及びデータバス(27)を介して接続
される。即ち、信号線Ｙ１〜Ｙ４はＲＡＭの上記アドレ
スと異なる所定の１アドレス(30)の各ビットに対応付け
られ、信号線Ｙ５〜Ｙ８はＲＡＭの上記アドレスと異な
る１アドレス(31)の各ビットに対応付けられている。従
って、全キースイッチの操作状態を検出するのにＲＡＭ
の４アドレスを使用することになる。(32)はデータ処理
回路であり、マイクロコンピュータ(26)を動作させるた
めのプログラムメモリ(図示せず)のプログラムデータに
基づいて前記ＲＡＭの４アドレス(28)(29)(30)(31)の記
憶内容をデータバス(33)を介して取り込み、キースイッ
チの操作に応じた制御出力ＣOUTを発生するものであ
る。また、データ処理回路(32)は、信号線Ｘ１〜Ｘ８上
の情報を前記ＲＡＭのアドレス(28)(29)に取り込む時に
信号線Ｘ１〜Ｘ８に印加されるハイレベルの信号ＶXを
発生し、信号線Ｙ１〜Ｙ８上の情報を前記ＲＡＭのアド
レス(30)(31)に取り込む時に信号線Ｙ１〜Ｙ８に印加さ
れるハイレベルの信号ＶYを発生する。
る。図１は本発明装置を示す図であり、図２は本発明装
置における記憶回路の記憶動作を説明するためのタイミ
ングチャートである。図１において、キースイッチは、
例えば８本の信号線Ｘ１〜Ｘ８及び８本の信号線Ｙ１〜
Ｙ８をマトリクス状に交差させ、その各交点に開閉スイ
ッチを接続することによって構成される。ここで、前記
開閉スイッチは各信号線の交点を丸で囲って示してお
り、以後、操作されたキースイッチは交差する信号線の
符号を利用して、例えばキースイッチ(Ｘ２，Ｙ３)の様
に座標表示を用いて示すものとする。また、信号線Ｘ１
〜Ｘ８はプルダウン抵抗(10)〜(17)を介してアースされ
ており、信号線Ｙ１〜Ｙ８はプルダウン抵抗(18)〜(25)
を介してアースされている。(26)はマイクロコンピュー
タであり、１アドレスが４ビットで構成されるＲＡＭを
内蔵しており、信号線Ｘ１〜Ｘ８は４本単位で分割され
て前記ＲＡＭの所定の２アドレスと入出力ポ−トＩＯx1
〜ＩＯX8及びデータバス(27)を介して接続される。即ち
信号線Ｘ１〜Ｘ４は前記ＲＡＭの所定の１アドレス(28)
の各ビットに対応付けられ、信号線Ｘ５〜Ｘ８はＲＡＭ
の上記アドレスと異なる１アドレス(29)の各ビットに対
応付けられている。同様にして、信号線Ｙ１〜Ｙ８も４
本単位で分割されてＲＡＭの所定の２アドレスと入出力
ポ−トＩＯY1〜ＩＯY8及びデータバス(27)を介して接続
される。即ち、信号線Ｙ１〜Ｙ４はＲＡＭの上記アドレ
スと異なる所定の１アドレス(30)の各ビットに対応付け
られ、信号線Ｙ５〜Ｙ８はＲＡＭの上記アドレスと異な
る１アドレス(31)の各ビットに対応付けられている。従
って、全キースイッチの操作状態を検出するのにＲＡＭ
の４アドレスを使用することになる。(32)はデータ処理
回路であり、マイクロコンピュータ(26)を動作させるた
めのプログラムメモリ(図示せず)のプログラムデータに
基づいて前記ＲＡＭの４アドレス(28)(29)(30)(31)の記
憶内容をデータバス(33)を介して取り込み、キースイッ
チの操作に応じた制御出力ＣOUTを発生するものであ
る。また、データ処理回路(32)は、信号線Ｘ１〜Ｘ８上
の情報を前記ＲＡＭのアドレス(28)(29)に取り込む時に
信号線Ｘ１〜Ｘ８に印加されるハイレベルの信号ＶXを
発生し、信号線Ｙ１〜Ｙ８上の情報を前記ＲＡＭのアド
レス(30)(31)に取り込む時に信号線Ｙ１〜Ｙ８に印加さ
れるハイレベルの信号ＶYを発生する。
【０００９】例えば、キースイッチ(Ｘ５，Ｙ４)が閉成
されると、キースイッチの操作行為が行われたこと自体
がマイクロコンピュータ(26)によって判断され、プログ
ラムメモリから読み出されるプログラムデータに基づい
て、まず、信号線Ｘ１〜Ｘ８上の状態が前記ＲＡＭの２
アドレス(28)(29)に記憶される。具体的には、ハイレベ
ルの信号ＶXが信号線Ｘ１〜Ｘ８に印加される為、キー
スイッチ(Ｘ５，Ｙ４)位置はプルダウン抵抗(21)によっ
てハイレベルとなり、これより信号線Ｘ１〜Ｘ８の状態
を示す８ビットデータ「００００１０００」が４ビット
づつに分割され、タイミング信号ＴXに同期して信号線
Ｘ１〜Ｘ４のデータ「００００」がアドレス(28)に記憶
されると共に信号線Ｘ５〜Ｘ８のデータ「１０００」が
アドレス(29)に記憶されることになる。その後、前記プ
ログラムデータに基づいて、信号線Ｙ１〜Ｙ８上の状態
が前記ＲＡＭのアドレス(30)(31)に記憶されることにな
る。具体的には、ハイレベルの信号ＶYが信号線Ｙ１〜
Ｙ８に印加される為、キースイッチ(Ｘ５，Ｙ４)位置は
プルダウン抵抗(14)によってハイレベルとなり、これよ
り信号線Ｙ１〜Ｙ８の状態を示す８ビットデータ「００
０１００００」が４ビットづつに分割され、タイミング
信号ＴYに同期して信号線Ｙ１〜Ｙ４のデータ「０００
１」がアドレス(30)に記憶されると共に信号線Ｙ５〜Ｙ
８のデータ「００００」がアドレス(31)に記憶されるこ
とになる。こうしてアドレス(28)(29)(30)(31)に記憶さ
れたデータはデータバス(33)を介してデータ処理回路(3
2)に取り込まれ、キースイッチ(Ｘ５，Ｙ４)の操作に応
じた制御出力ＣOUTが発生し、図１回路を電子機器の制
御のためのリモコンに使用した場合、電子機器を遠隔制
御できることになる。
されると、キースイッチの操作行為が行われたこと自体
がマイクロコンピュータ(26)によって判断され、プログ
ラムメモリから読み出されるプログラムデータに基づい
て、まず、信号線Ｘ１〜Ｘ８上の状態が前記ＲＡＭの２
アドレス(28)(29)に記憶される。具体的には、ハイレベ
ルの信号ＶXが信号線Ｘ１〜Ｘ８に印加される為、キー
スイッチ(Ｘ５，Ｙ４)位置はプルダウン抵抗(21)によっ
てハイレベルとなり、これより信号線Ｘ１〜Ｘ８の状態
を示す８ビットデータ「００００１０００」が４ビット
づつに分割され、タイミング信号ＴXに同期して信号線
Ｘ１〜Ｘ４のデータ「００００」がアドレス(28)に記憶
されると共に信号線Ｘ５〜Ｘ８のデータ「１０００」が
アドレス(29)に記憶されることになる。その後、前記プ
ログラムデータに基づいて、信号線Ｙ１〜Ｙ８上の状態
が前記ＲＡＭのアドレス(30)(31)に記憶されることにな
る。具体的には、ハイレベルの信号ＶYが信号線Ｙ１〜
Ｙ８に印加される為、キースイッチ(Ｘ５，Ｙ４)位置は
プルダウン抵抗(14)によってハイレベルとなり、これよ
り信号線Ｙ１〜Ｙ８の状態を示す８ビットデータ「００
０１００００」が４ビットづつに分割され、タイミング
信号ＴYに同期して信号線Ｙ１〜Ｙ４のデータ「０００
１」がアドレス(30)に記憶されると共に信号線Ｙ５〜Ｙ
８のデータ「００００」がアドレス(31)に記憶されるこ
とになる。こうしてアドレス(28)(29)(30)(31)に記憶さ
れたデータはデータバス(33)を介してデータ処理回路(3
2)に取り込まれ、キースイッチ(Ｘ５，Ｙ４)の操作に応
じた制御出力ＣOUTが発生し、図１回路を電子機器の制
御のためのリモコンに使用した場合、電子機器を遠隔制
御できることになる。
【００１０】本実施例を見て明らかな様に、信号線Ｘ１
〜Ｘ８及び信号線Ｙ１〜Ｙ８をマトリクス状に配置して
キースイッチを構成した場合、どのキースイッチが操作
されたのかを検出するのに従来はＲＡＭの１６アドレス
を使用していたが、本実施例によればＲＡＭの４アドレ
スを使用するのみで済むことになる。更に、１アドレス
が８ビットで構成されるＲＡＭを使用すれば、キースイ
ッチの操作の検出に使用されるＲＡＭのアドレス数は２
個で済むことになる。従って、従来に比べてキースイッ
チの操作の検出に使用されるＲＡＭのアドレス数を大幅
に削減できることから、電子機器の多機能化に伴ってキ
ースイッチ数が増加したとしても、ＲＡＭの記憶容量を
変えないで十分に対応できることになり、また、ＲＡＭ
の記憶容量の増加を防止できると共にＲＡＭを使用する
他の機能を犠牲にすることもなくなる。
〜Ｘ８及び信号線Ｙ１〜Ｙ８をマトリクス状に配置して
キースイッチを構成した場合、どのキースイッチが操作
されたのかを検出するのに従来はＲＡＭの１６アドレス
を使用していたが、本実施例によればＲＡＭの４アドレ
スを使用するのみで済むことになる。更に、１アドレス
が８ビットで構成されるＲＡＭを使用すれば、キースイ
ッチの操作の検出に使用されるＲＡＭのアドレス数は２
個で済むことになる。従って、従来に比べてキースイッ
チの操作の検出に使用されるＲＡＭのアドレス数を大幅
に削減できることから、電子機器の多機能化に伴ってキ
ースイッチ数が増加したとしても、ＲＡＭの記憶容量を
変えないで十分に対応できることになり、また、ＲＡＭ
の記憶容量の増加を防止できると共にＲＡＭを使用する
他の機能を犠牲にすることもなくなる。
【００１１】
【発明の効果】本発明によれば、キースイッチ数が増加
したとしても、該キースイッチの操作の検出に使用され
る記憶回路数を従来に比べて大幅に削減できることにな
る。また、記憶回路としてデータメモリの所定アドレス
の記憶領域を使用した場合、該データメモリの残余の記
憶領域をキースイッチの操作の検出以外の機能の為に有
効に利用でき、更にデータメモリの記憶料の増大も防げ
る等の利点が得られる。
したとしても、該キースイッチの操作の検出に使用され
る記憶回路数を従来に比べて大幅に削減できることにな
る。また、記憶回路としてデータメモリの所定アドレス
の記憶領域を使用した場合、該データメモリの残余の記
憶領域をキースイッチの操作の検出以外の機能の為に有
効に利用でき、更にデータメモリの記憶料の増大も防げ
る等の利点が得られる。
【図１】本発明装置を示す図である。
【図２】本発明装置の動作を説明するためのタイミング
チャートである。
チャートである。
【図３】従来装置を示す図である。
【図４】従来装置の動作を説明するためのタイミングチ
ャートである。
ャートである。
(26) マイクロコンピュータ (28)(29)(30)(31) ＲＡＭのアドレス (32) データ処理回路
Claims (3)
- 【請求項１】 ｍ(≧１)本の信号線及びｎ(≧１)本の信
号線をマトリクス状に配置してその各交点に開閉スイッ
チを設けてなるキースイッチと、 マイクロコンピュータに設けられ前記ｍ本の信号線と接
続されたｍ個の入出力ポートと、 前記マイクロコンピュータに設けられ前記ｎ本の信号線
と接続されたｎ個の入出力ポートと、 前記ｍ本の信号線と接続され、該ｍ本の信号線に生じる
ｍビットデータを記憶するｍビットの記憶回路と、 前記ｎ本の信号線と接続され、該ｎ本の信号線に生じる
ｎビットデータを記憶するｎビットの記憶回路と、 前記ｍビットの記憶回路及び前記ｎビットの記憶回路の
記憶内容に応じたデータ処理を行うデータ処理回路と、
を備え、 前記キースイッチの何れかが閉成された時、前記マイク
ロコンピュータ内部のプログラムメモリに記憶されたプ
ログラムデータに基づいて、前記キースイッチの操作に
応じて生じた前記ｍビットデータを前記ｍ個の入出力ポ
ートを介して前記ｍビットの記憶回路に読み込んだ後、
前記キースイッチの操作に応じて生じた前記ｎビットデ
ータを前記ｎ個の入出力ポートを介して前記ｎビットの
記憶回路に読み込み、前記ｍビットの記憶回路及び前記
ｎビットの記憶回路の記憶内容に応じて前記データ処理
回路から前記キースイッチの操作に対応した制御出力を
発生することを特徴とするキーマトリクスのデータ読込
装置。 - 【請求項２】 前記ｍビットの記憶回路は、各アドレス
がｍビット以下で構成されるデータメモリの所定アドレ
スの記憶領域であり、前記データメモリの各アドレスが
ｍビットの時、前記ｍビットの記憶回路は前記データメ
モリの１アドレスで構成され、前記データメモリの各ア
ドレスがｍビット未満の時、前記ｍビットの記憶回路は
前記データメモリの２アドレス以上で構成されることを
特徴とする請求項１記載のキーマトリスクのデータ読込
装置。 - 【請求項３】 前記ｎビットの記憶回路は、各アドレス
がｎビット以下で構成されるデータメモリの所定アドレ
スの記憶領域であり、前記データメモリの各アドレスが
ｎビットの時、前記ｎビットの記憶回路は前記データメ
モリの１アドレスで構成され、前記データメモリの各ア
ドレスがｎビット未満の時、前記ｎビットの記憶回路は
前記データメモリの２アドレス以上で構成されることを
特徴とする請求項１記載のキーマトリスクのデータ読込
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074108A JPH05282088A (ja) | 1992-03-30 | 1992-03-30 | キーマトリクスのデータ読込装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074108A JPH05282088A (ja) | 1992-03-30 | 1992-03-30 | キーマトリクスのデータ読込装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282088A true JPH05282088A (ja) | 1993-10-29 |
Family
ID=13537672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074108A Pending JPH05282088A (ja) | 1992-03-30 | 1992-03-30 | キーマトリクスのデータ読込装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198180A (ja) * | 2007-02-12 | 2008-08-28 | Samsung Electronics Co Ltd | 表示装置及びその駆動方法 |
-
1992
- 1992-03-30 JP JP4074108A patent/JPH05282088A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198180A (ja) * | 2007-02-12 | 2008-08-28 | Samsung Electronics Co Ltd | 表示装置及びその駆動方法 |
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