JPH04298882A - デュアルポートメモリ - Google Patents
デュアルポートメモリInfo
- Publication number
- JPH04298882A JPH04298882A JP3064227A JP6422791A JPH04298882A JP H04298882 A JPH04298882 A JP H04298882A JP 3064227 A JP3064227 A JP 3064227A JP 6422791 A JP6422791 A JP 6422791A JP H04298882 A JPH04298882 A JP H04298882A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- signal
- data register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000009977 dual effect Effects 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デュアルポートメモリ
に関し、特にそのアクセス制御装置に関する。
に関し、特にそのアクセス制御装置に関する。
【０００２】
【従来の技術】従来のデュアルポートメモリは、図４に
示すように、アドレス外部信号ＡＤＤを入力して行アド
レス内部信号ＡＲまたは列アドレス内部信号ＡＣを出力
するアドレスバッファ１と、行アドレス内部信号ＡＲを
デコードしてメモリセルアレイ５の内部の行番地を選択
する行アドレスデコーダ４と、列アドレス内部信号ＡＣ
をデコードしてメモリセルアレイ内部の列番地を選択す
る列アドレスデコーダ６と、列アドレス内部信号ＡＣを
ラッチするスタートポインタ２と、スタートポインタ２
の出力により初期化されシリアルクロック信号ＳＣによ
りカウントアップするアドレスカウンタ３と、行アドレ
スデコーダ４により選択される一行分のデータをスプリ
ットデータレジスタ８に転送する時に開くトランスファ
ーゲート７と、一行分のデータをラッチするスプリット
データレジスタ８と、このスプリットデータレジスタ８
の中のデータを読出す番地を選択するセレクタ９と、ス
プリットデータレジスタ８より読出したデータを外部出
力端子ＳＯに出力するシリアル出力バッファ１０とから
構成される。
示すように、アドレス外部信号ＡＤＤを入力して行アド
レス内部信号ＡＲまたは列アドレス内部信号ＡＣを出力
するアドレスバッファ１と、行アドレス内部信号ＡＲを
デコードしてメモリセルアレイ５の内部の行番地を選択
する行アドレスデコーダ４と、列アドレス内部信号ＡＣ
をデコードしてメモリセルアレイ内部の列番地を選択す
る列アドレスデコーダ６と、列アドレス内部信号ＡＣを
ラッチするスタートポインタ２と、スタートポインタ２
の出力により初期化されシリアルクロック信号ＳＣによ
りカウントアップするアドレスカウンタ３と、行アドレ
スデコーダ４により選択される一行分のデータをスプリ
ットデータレジスタ８に転送する時に開くトランスファ
ーゲート７と、一行分のデータをラッチするスプリット
データレジスタ８と、このスプリットデータレジスタ８
の中のデータを読出す番地を選択するセレクタ９と、ス
プリットデータレジスタ８より読出したデータを外部出
力端子ＳＯに出力するシリアル出力バッファ１０とから
構成される。
【０００３】この回路でアドレスカウンタ３は、スター
トポインタ２に保持された列アドレス内部信号ＡＣによ
り初期化され、シリアルクロックＳＣにパルスが１回入
る度に、列アドレスを１づつ増加する。このアドレスカ
ウンタ３の出力により、セレクタ９が動作し、スプリッ
トデータレジスタ８からシリアルにアクセスを行うこと
により、メモリセルアレイ５の１つの行アドレスに対す
る全ての列アドレスのデータのシリアスアクセスを行っ
ていた。
トポインタ２に保持された列アドレス内部信号ＡＣによ
り初期化され、シリアルクロックＳＣにパルスが１回入
る度に、列アドレスを１づつ増加する。このアドレスカ
ウンタ３の出力により、セレクタ９が動作し、スプリッ
トデータレジスタ８からシリアルにアクセスを行うこと
により、メモリセルアレイ５の１つの行アドレスに対す
る全ての列アドレスのデータのシリアスアクセスを行っ
ていた。
【０００４】
【発明が解決しようとする課題】この従来のデュアルポ
ートメモリでは、シリアルアクセスに使用するデータレ
ジスタ８は、アクセスを開始するアドレスは指定できる
が、データレジスタ８を全て読出さなければ、次の行ア
ドレスのデータをシリアルアクセスすることができない
ため、データレジスタの一部のデータのみ読出す場合に
は、余分なデータが読出されることになるという問題点
があった。
ートメモリでは、シリアルアクセスに使用するデータレ
ジスタ８は、アクセスを開始するアドレスは指定できる
が、データレジスタ８を全て読出さなければ、次の行ア
ドレスのデータをシリアルアクセスすることができない
ため、データレジスタの一部のデータのみ読出す場合に
は、余分なデータが読出されることになるという問題点
があった。
【０００５】本発明の目的は、このような問題を解決し
、必要な個所のデータのみを読出し、余分なデータを読
出さないようにしたデュアルポートメモリを提供するこ
とにある。
、必要な個所のデータのみを読出し、余分なデータを読
出さないようにしたデュアルポートメモリを提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明のデュアルポート
メモリの構成は、アドレス信号を一時的に保持するアド
レスバッファと、このアドレスバッファから出力する行
アドレスをデコードする行アドレスデコーダと、前記ア
ドレスバッファから出力する列アドレスをデコードする
列アドレスデコーダと、これら列アドレスデコーダおよ
び行アドレスデコーダにより予め記憶された２進データ
を出力するメモリセルアレイと、この選択されたメモリ
セルアレイ内のデータを転送する転送手段と、この転送
手段からのデータを保持するデータレジスタと、このデ
ータレジスタからシリアルアクセスを開始する番地を保
持するスタートポインタと、入力フロックに従って順次
アドレスを発生するアドレスカウンタと、このアドレス
カウンタからのアドレス信号を保持するストップポイン
タと、このストップポインタの値および前記アドレスカ
ウンタの値を比較する比較手段と、この比較手段の出力
を受けて前記データレジスタの値を読出す番地の更新を
停止する選択手段とを備えることを特徴とする。
メモリの構成は、アドレス信号を一時的に保持するアド
レスバッファと、このアドレスバッファから出力する行
アドレスをデコードする行アドレスデコーダと、前記ア
ドレスバッファから出力する列アドレスをデコードする
列アドレスデコーダと、これら列アドレスデコーダおよ
び行アドレスデコーダにより予め記憶された２進データ
を出力するメモリセルアレイと、この選択されたメモリ
セルアレイ内のデータを転送する転送手段と、この転送
手段からのデータを保持するデータレジスタと、このデ
ータレジスタからシリアルアクセスを開始する番地を保
持するスタートポインタと、入力フロックに従って順次
アドレスを発生するアドレスカウンタと、このアドレス
カウンタからのアドレス信号を保持するストップポイン
タと、このストップポインタの値および前記アドレスカ
ウンタの値を比較する比較手段と、この比較手段の出力
を受けて前記データレジスタの値を読出す番地の更新を
停止する選択手段とを備えることを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例のブロック図である
。アドレスバッファ１は、行アドレスと列アレスを時分
割した外部アドレス信号ＡＤＤとして入力し、行アドレ
ス信号ＡＲおよび列アドレス信号ＡＬ１，ＡＬ２として
出力する。ストップポインタ１１は、列アドレス信号Ａ
Ｌ２のデータを保持し比較回路１２に出力する。比較回
路１２は、アドレスカウンタ１３の出力信号ＡＤＣおよ
びストップポインタ１１の出力信号を入力し、これら２
信号の比較を行い、その値が一致していることを検出す
るとセレクタ１４に信号を出力する。セレクタ１４は、
アドレスカウンタ１３の出力信号を入力し、データレジ
スタ８の出力するデータを選択する。トランスファーゲ
ート７は、行デコーダ４により選択されたメモリセルア
レイ５の一行分のデータを、データレジスタ８への転送
を行う。
。アドレスバッファ１は、行アドレスと列アレスを時分
割した外部アドレス信号ＡＤＤとして入力し、行アドレ
ス信号ＡＲおよび列アドレス信号ＡＬ１，ＡＬ２として
出力する。ストップポインタ１１は、列アドレス信号Ａ
Ｌ２のデータを保持し比較回路１２に出力する。比較回
路１２は、アドレスカウンタ１３の出力信号ＡＤＣおよ
びストップポインタ１１の出力信号を入力し、これら２
信号の比較を行い、その値が一致していることを検出す
るとセレクタ１４に信号を出力する。セレクタ１４は、
アドレスカウンタ１３の出力信号を入力し、データレジ
スタ８の出力するデータを選択する。トランスファーゲ
ート７は、行デコーダ４により選択されたメモリセルア
レイ５の一行分のデータを、データレジスタ８への転送
を行う。
【０００８】次に、この回路の動作について説明する。
図２は図１の動作を説明する波形図である。メモリセル
アレイ５のデータは、行アドレス信号ＡＲから行デコー
ダ４により選択した一行分のデータをトランスファーゲ
ート７を通じて、データレジスタ７へデータを転送する
。次に、図２に示すように、データ転送とは別のサイク
ルにおいて、外部アドレス信号ＡＤＤより列アドレス信
号ＡＬ１を入力し、スタートポインタ２に入力する。
アレイ５のデータは、行アドレス信号ＡＲから行デコー
ダ４により選択した一行分のデータをトランスファーゲ
ート７を通じて、データレジスタ７へデータを転送する
。次に、図２に示すように、データ転送とは別のサイク
ルにおいて、外部アドレス信号ＡＤＤより列アドレス信
号ＡＬ１を入力し、スタートポインタ２に入力する。
【０００９】次に、外部アドレス信号ＡＤＤより、列ア
ドレス信号ＡＬ２をストップポインタ１１に入力する。 スタートポインタ２に入力した列アドレス信号ＡＬ１の
値で、アドレスカウンタ１３は初期化される。初期化さ
れたアドレスカウンタ１３の出力信号ＡＤＣの出力は、
セレクタ９を起動し、データレジスタ８のアドレスカウ
ンタ出力信号ＡＤＣに対応する番地からアクセスを開始
する。また、比較回路１２は、アドレスカウンタ出力信
号ＡＤＣおよびストップポインタ１１の出力信号を比較
し、これらが一致していた場合に、一致信号をセレクタ
に入力する。この一致信号を比較回路１２より入力され
たセレクタ９は、リセットされ、スタートポインタ２に
あらかじめセットされていた次のスタート番地をアドレ
スカウンタ１３にロードする。
ドレス信号ＡＬ２をストップポインタ１１に入力する。 スタートポインタ２に入力した列アドレス信号ＡＬ１の
値で、アドレスカウンタ１３は初期化される。初期化さ
れたアドレスカウンタ１３の出力信号ＡＤＣの出力は、
セレクタ９を起動し、データレジスタ８のアドレスカウ
ンタ出力信号ＡＤＣに対応する番地からアクセスを開始
する。また、比較回路１２は、アドレスカウンタ出力信
号ＡＤＣおよびストップポインタ１１の出力信号を比較
し、これらが一致していた場合に、一致信号をセレクタ
に入力する。この一致信号を比較回路１２より入力され
たセレクタ９は、リセットされ、スタートポインタ２に
あらかじめセットされていた次のスタート番地をアドレ
スカウンタ１３にロードする。
【００１０】この実施例では、シリアルアクセスをデー
タレジスタ８の任意の番地で停止できるため、メモリセ
ルアレイ５の一部分のデータをシリアルに読出すことが
可能となる。
タレジスタ８の任意の番地で停止できるため、メモリセ
ルアレイ５の一部分のデータをシリアルに読出すことが
可能となる。
【００１１】図３は本発明の他の実施例のブロック図を
示す。本実施例は、図１のストップポインタ１１を排除
し、プリセットストップポインタ１４を付加している。
示す。本実施例は、図１のストップポインタ１１を排除
し、プリセットストップポインタ１４を付加している。
【００１２】プリセットストップポインタ１４は、コン
トロール信号ＳＰＳを入力し、比較回路１２に出力信号
ＰＳを出力する。プリセットストップポインタ１４はコ
ントロール信号ＳＰＳを入力することにより、比較回路
１２に回路設計時にセットしたストップ番地が出力信号
ＰＳとして入力される。比較回路１２では、出力信号Ｐ
Ｓとアドレスカウンタ出力信号ＡＤＣとの比較を行ない
、これらが一致した場合には、一致信号をセレクタ９お
よびスタートポインタ２に出力する。一致信号を入力さ
れたセレクタ９はリセットされ、スタートポインタ２は
セットされていたスタート番地をアドレスカウンタ１３
にロードする。
トロール信号ＳＰＳを入力し、比較回路１２に出力信号
ＰＳを出力する。プリセットストップポインタ１４はコ
ントロール信号ＳＰＳを入力することにより、比較回路
１２に回路設計時にセットしたストップ番地が出力信号
ＰＳとして入力される。比較回路１２では、出力信号Ｐ
Ｓとアドレスカウンタ出力信号ＡＤＣとの比較を行ない
、これらが一致した場合には、一致信号をセレクタ９お
よびスタートポインタ２に出力する。一致信号を入力さ
れたセレクタ９はリセットされ、スタートポインタ２は
セットされていたスタート番地をアドレスカウンタ１３
にロードする。
【００１３】この実施例では、シリアルアクセスを停止
する番地を任意に設定することはできないが、ストップ
番地があらかじめセットしてあるため、ストップ番地を
セットするサイクルを入力する必要がない。
する番地を任意に設定することはできないが、ストップ
番地があらかじめセットしてあるため、ストップ番地を
セットするサイクルを入力する必要がない。
【００１４】
【発明の効果】以上説明したように本発明は、シリアル
アクセスを行うデータレジスタの任意の番地でアクセス
を停止し、次のデータをメモリセルアレイからレジスタ
に転送することを可能にしたので、メモリセルアレイの
一行分のデータの内一部のデータのみ読出すことが出来
るという効果を有する。
アクセスを行うデータレジスタの任意の番地でアクセス
を停止し、次のデータをメモリセルアレイからレジスタ
に転送することを可能にしたので、メモリセルアレイの
一行分のデータの内一部のデータのみ読出すことが出来
るという効果を有する。
【図１】本発明の一実施例のブロック図。
【図２】図１の実施例の信号波形図。
【図３】本発明の第２の実施例のブロック図。
【図４】従来のデュアルポートメモリの一例のブロック
図。
図。
１ アドレスバッファ
２ スタートポインタ
３，１３ アドレスカウンタ
４ 行デコーダ
５ メモリセルアレイ
６ 列デコーダ
７ トランスファーゲート
８ データレジスタ
９ セレクタ
１０ シリアル出力バッファ
１１ ストップポインタ
１２ 比較回路
１４ プリセットストップポインタＳＣ
シリアルクロック ＡＤＣ アドレスカウンタ出力信号ＡＤＤ
外部アドレス信号 ＡＲ 行アドレス信号 ＡＬ１ 列アドレス信号 ＡＬ２ 列アドレス信号 ＳＰＳ コントロール信号 ＰＳ 出力信号
シリアルクロック ＡＤＣ アドレスカウンタ出力信号ＡＤＤ
外部アドレス信号 ＡＲ 行アドレス信号 ＡＬ１ 列アドレス信号 ＡＬ２ 列アドレス信号 ＳＰＳ コントロール信号 ＰＳ 出力信号
Claims (1)
- 【請求項１】 アドレス信号を一時的に保持するアド
レスバッファと、このアドレスバッファから出力する行
アドレスをデコードする行アドレスデコーダと、前記ア
ドレスバッファから出力する列アドレスをデコードする
列アドレスデコーダと、これら列アドレスデコーダおよ
び行アドレスデコーダにより予め記憶された２進データ
を出力するメモリセルアレイと、この選択されたメモリ
セルアレイ内のデータを転送する転送手段と、この転送
手段からのデータを保持するデータレジスタと、このデ
ータレジスタからシリアルアクセスを開始する番地を保
持するスタートポインタと、入力フロックに従って順次
アドレスを発生するアドレスカウンタと、このアドレス
カウンタからのアドレス信号を保持するストップポイン
タと、このストップポインタの値および前記アドレスカ
ウンタの値を比較する比較手段と、この比較手段の出力
を受けて前記データレジスタの値を読出す番地の更新を
停止する選択手段とを備えることを特徴とするデュアル
ポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064227A JPH04298882A (ja) | 1991-03-28 | 1991-03-28 | デュアルポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064227A JPH04298882A (ja) | 1991-03-28 | 1991-03-28 | デュアルポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298882A true JPH04298882A (ja) | 1992-10-22 |
Family
ID=13252015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064227A Pending JPH04298882A (ja) | 1991-03-28 | 1991-03-28 | デュアルポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298882A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0544012A1 (en) * | 1991-06-04 | 1993-06-02 | Oki Electric Industry Company, Limited | Serial access memory |
| EP0673036A2 (en) * | 1994-03-16 | 1995-09-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having split transfer function |
| US5495190A (en) * | 1993-06-28 | 1996-02-27 | Texas Instruments Incorporated | Arbiter circuit |
-
1991
- 1991-03-28 JP JP3064227A patent/JPH04298882A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0544012A1 (en) * | 1991-06-04 | 1993-06-02 | Oki Electric Industry Company, Limited | Serial access memory |
| EP0544012A4 (en) * | 1991-06-04 | 1998-07-15 | Oki Electric Ind Co Ltd | Serial access memory |
| US5495190A (en) * | 1993-06-28 | 1996-02-27 | Texas Instruments Incorporated | Arbiter circuit |
| EP0673036A2 (en) * | 1994-03-16 | 1995-09-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having split transfer function |
| EP0673036A3 (en) * | 1994-03-16 | 1996-07-17 | Toshiba Kk | Semiconductor memory device with split transmission mode. |
| US5748201A (en) * | 1994-03-16 | 1998-05-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device having multiple modes that allow the cell array to be divided into a variable number of portions |
| US5890197A (en) * | 1994-03-16 | 1999-03-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device having split transfer function |
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