JP2715524B2 - タイマ回路 - Google Patents
タイマ回路Info
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- JP2715524B2 JP2715524B2 JP1041104A JP4110489A JP2715524B2 JP 2715524 B2 JP2715524 B2 JP 2715524B2 JP 1041104 A JP1041104 A JP 1041104A JP 4110489 A JP4110489 A JP 4110489A JP 2715524 B2 JP2715524 B2 JP 2715524B2
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- Japan
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロコンピュータに搭載されるタイマ回
路に関し、特に複数のタイマレジスタがインクリメント
回路を共有し、時分割にインクリントされる時分割タイ
マ方式のタイマ回路に関する。
路に関し、特に複数のタイマレジスタがインクリメント
回路を共有し、時分割にインクリントされる時分割タイ
マ方式のタイマ回路に関する。
［従来の技術］ 従来の時分割タイマ方式のタイマ回路を第４図に示
す。
す。
ｍ×ｎのマトリックス状に配置された複数のRAMセル
１は、ｎ個で１つのタイマレジスタ21（ｉ＝1,2,…,m;
以下同じ）を構成している。タイマレジスタ21を構成す
るｎ個のRAMセル１は、共通のアドレス線A1を介してア
ドレスデコーダ３に接続されている。また、ｍ個のタイ
マレジスタ21，22，…，2mの同一桁のRAMセル１は共通
のビット線Qj，▲▼（ｊ＝1,2,…,n;以下同じ）を
介してプリチャージ回路４及び読み出し／書き込み回路
５に接続されている。
１は、ｎ個で１つのタイマレジスタ21（ｉ＝1,2,…,m;
以下同じ）を構成している。タイマレジスタ21を構成す
るｎ個のRAMセル１は、共通のアドレス線A1を介してア
ドレスデコーダ３に接続されている。また、ｍ個のタイ
マレジスタ21，22，…，2mの同一桁のRAMセル１は共通
のビット線Qj，▲▼（ｊ＝1,2,…,n;以下同じ）を
介してプリチャージ回路４及び読み出し／書き込み回路
５に接続されている。
制御回路13は、上記のように構成されたタイマレジス
タ21乃至2mからデータのインクリメント及び外部へのデ
ータの読み出しを管理するための回路である。この制御
回路13の管理の下でタイマレジスタ21乃至2mから読み出
し／書き込み回路５を介して順次読み出されるデータ
は、ラッチ６を介してインクリメンタ７に入力されるよ
うになっている。インクリメンタ７は入力されたデータ
をインクリメントして読み出し／書き込み回路５に出力
する。
タ21乃至2mからデータのインクリメント及び外部へのデ
ータの読み出しを管理するための回路である。この制御
回路13の管理の下でタイマレジスタ21乃至2mから読み出
し／書き込み回路５を介して順次読み出されるデータ
は、ラッチ６を介してインクリメンタ７に入力されるよ
うになっている。インクリメンタ７は入力されたデータ
をインクリメントして読み出し／書き込み回路５に出力
する。
また、制御回路13は、CPU（中央処理装置）11からの
読み出し要求を受け付けており、この要求に基づいてタ
イマレジスタ21乃至2mから読み出されるデータが、ラッ
チ８、バスドライバ９及びデータバス10を介してCPU11
に入力されるようになっている。
読み出し要求を受け付けており、この要求に基づいてタ
イマレジスタ21乃至2mから読み出されるデータが、ラッ
チ８、バスドライバ９及びデータバス10を介してCPU11
に入力されるようになっている。
第５図はRAMセル１の詳細を示す図である。MOSトラン
ジスタからなるインバータ31,32は、その入力が他方の
出力に相互に接続されてデータを記憶する。そして、イ
ンバータ31の入力とビット線▲▼との間にはMOSト
ランジスタ33が接続され、インバータ32の入力とビット
線Qjとの間にはMOSトランジスタ34が接続されている．
そして、これらMOSトランジスタ33,34のゲートがアドレ
ス線Aiに接続されている。
ジスタからなるインバータ31,32は、その入力が他方の
出力に相互に接続されてデータを記憶する。そして、イ
ンバータ31の入力とビット線▲▼との間にはMOSト
ランジスタ33が接続され、インバータ32の入力とビット
線Qjとの間にはMOSトランジスタ34が接続されている．
そして、これらMOSトランジスタ33,34のゲートがアドレ
ス線Aiに接続されている。
このようなRAMセル１の配列でタイマレジスタ21乃至2
mを構成することにより、チップ面積を小さくすること
ができる。
mを構成することにより、チップ面積を小さくすること
ができる。
次に、上記のように構成されたタイマ回路の動作を第
６図及び第７図のタイミングチャートに従って説明す
る。なお、以下の説明では簡単のためにｎ＝8,m＝４、
即ち８ビットのタイマレジスタが４本備えられている場
合について説明する。また、タイミングチャートにおい
てタイマレジスタ（TM）21乃至24の初期値は夫々5A,8
0、A5,36（16進数）とする。
６図及び第７図のタイミングチャートに従って説明す
る。なお、以下の説明では簡単のためにｎ＝8,m＝４、
即ち８ビットのタイマレジスタが４本備えられている場
合について説明する。また、タイミングチャートにおい
てタイマレジスタ（TM）21乃至24の初期値は夫々5A,8
0、A5,36（16進数）とする。
第６図において、システムクロックφ１の８サイクル
分がタイマの１周期であり、１つのタイマレジスタ2
iは、２システムクロックでインクリメント動作を終了
する。T1はシステムクロックの２分周信号、T2はT1の反
転信号、A1乃至A4は夫々タイマレジスタ21乃至24のアド
レス信号である。
分がタイマの１周期であり、１つのタイマレジスタ2
iは、２システムクロックでインクリメント動作を終了
する。T1はシステムクロックの２分周信号、T2はT1の反
転信号、A1乃至A4は夫々タイマレジスタ21乃至24のアド
レス信号である。
タイマレジスタ（TM）21を例にとると、先ず、S1にお
いて、制御回路13からのプリチャージ制御信号PCにより
プリチャージ回路４が動作し、RAMセル１のビット線Q1
乃至Q4，Q1乃至Q4をハハイレベルにプリチャージする。
いて、制御回路13からのプリチャージ制御信号PCにより
プリチャージ回路４が動作し、RAMセル１のビット線Q1
乃至Q4，Q1乃至Q4をハハイレベルにプリチャージする。
次に、T1の▲▼期間であるS2において制御回路13
からアドレス制御信号ACにより、アドレスデコーダ３が
動作して、アドレス線A1をハイレベルにして、タイマレ
ジスタ21を選択するので、タイマレジスタ（TM）21の内
容がビット線▲▼乃至▲▼，Q1乃至Q4に出力さ
れる。同時に制御回路13からのリードライト制御信号R/
Wにより読み出し／書き込み回路５が動作して、ビット
線▲▼乃至▲▼，Q1乃至Q4が読み出され、タイ
マレジスタ21の内容が制御信号L1によりラッチ６に記憶
される。
からアドレス制御信号ACにより、アドレスデコーダ３が
動作して、アドレス線A1をハイレベルにして、タイマレ
ジスタ21を選択するので、タイマレジスタ（TM）21の内
容がビット線▲▼乃至▲▼，Q1乃至Q4に出力さ
れる。同時に制御回路13からのリードライト制御信号R/
Wにより読み出し／書き込み回路５が動作して、ビット
線▲▼乃至▲▼，Q1乃至Q4が読み出され、タイ
マレジスタ21の内容が制御信号L1によりラッチ６に記憶
される。
更に、T2のφ１期間であるS3において、ラッチ６と読
み出し／書き込み回路５に接続されるインクリメンタ７
が動作し、ラッチ６に記憶されたタイマレジスタ21に値
をインクリメントする。
み出し／書き込み回路５に接続されるインクリメンタ７
が動作し、ラッチ６に記憶されたタイマレジスタ21に値
をインクリメントする。
最後に、T2の▲▼期間であるS4に、アドレスデコ
ーダ３が動作し、アドレス線A1をハイレベルにして、タ
イマレジスタ21を選択する。同時に読み出し／書き込み
回路５が動作して、インクリメンタ７の出力をビット線
▲▼乃至▲▼，Q1乃至Q4に出力し、タイマレジ
スタ21に書き込む。以上でインクリメント動作が完了す
る。
ーダ３が動作し、アドレス線A1をハイレベルにして、タ
イマレジスタ21を選択する。同時に読み出し／書き込み
回路５が動作して、インクリメンタ７の出力をビット線
▲▼乃至▲▼，Q1乃至Q4に出力し、タイマレジ
スタ21に書き込む。以上でインクリメント動作が完了す
る。
次のS5乃至S8期間にはタイマレジスタ22のインクリメ
ント、S9乃至S12期間にはタイマレジスタ23のインクリ
メント、S13乃至S16期間にはタイマレジスタ24のインク
リメント動作を順次同様の手順で行う。
ント、S9乃至S12期間にはタイマレジスタ23のインクリ
メント、S13乃至S16期間にはタイマレジスタ24のインク
リメント動作を順次同様の手順で行う。
タイマレジスタ21乃至24へのCPU11からの書き込み
は、データバス10を介して、読み出し／書き込み回路５
にて行う。
は、データバス10を介して、読み出し／書き込み回路５
にて行う。
次に、CPU11がタイマレジスタ21乃至24の内容を読み
出す場合の動作を第７図のタイミングチャートに基づい
て説明する。
出す場合の動作を第７図のタイミングチャートに基づい
て説明する。
CPU11はアドレスバス12を介して制御回路13にタイマ
レジスタ21のアドレスADを出力する。また、CPU11は制
御回路13に読み出し信号REも出力する。制御回路13はこ
れを受けてアドレスADをデコードし、読み出すレジスタ
がタイマレジスタ21であると判定し、タイマレジスタ21
のインクリメント動作タイミングになるまでCPU11にウ
エイト信号WTを出力する。
レジスタ21のアドレスADを出力する。また、CPU11は制
御回路13に読み出し信号REも出力する。制御回路13はこ
れを受けてアドレスADをデコードし、読み出すレジスタ
がタイマレジスタ21であると判定し、タイマレジスタ21
のインクリメント動作タイミングになるまでCPU11にウ
エイト信号WTを出力する。
ここで、第７図（ａ）はウエイト無しのタイミングを
示し、第７図（ｂ）はウエイト有りのタイミングを示
す。第７図（ａ）の場合、読み出し信号REの出力期間が
丁度タイマレジスタ21の書き込みタイミングに一致して
いるから、ラッチ８にはタイマレジスタ21の内容が保持
されている。このため、ウエイト信号WTはロウレベルの
ままであり、直ちにバスドライバ９が動作してラッチ８
の内容がデータバス10へ出力される。この場合には、リ
ードサイクルに２システムクロックがしかかからない。
示し、第７図（ｂ）はウエイト有りのタイミングを示
す。第７図（ａ）の場合、読み出し信号REの出力期間が
丁度タイマレジスタ21の書き込みタイミングに一致して
いるから、ラッチ８にはタイマレジスタ21の内容が保持
されている。このため、ウエイト信号WTはロウレベルの
ままであり、直ちにバスドライバ９が動作してラッチ８
の内容がデータバス10へ出力される。この場合には、リ
ードサイクルに２システムクロックがしかかからない。
第７図（ｂ）の場合、リードサイクルの途中でラッチ
８の内容がタイマレジスタ22の内容に変わってしまうた
め、次のタイマレジスタ21のインクリメントタイミング
まで、ウエイト信号WTがハイレベルになり、この間CPU1
1が停止する。タイマレジスタ21，22，23，24がインク
リメントされた後、ラッチ信号L2がハイレベルになり、
ラッチ８に再びタイマレジスタ21の内容が記憶される
と、ウエイト信号WTがロウレベルになって、リードサイ
クルが終了する。この間、バスドライバ９は動作してお
り、データバス10には最後に正しいデータが出力され
る。CPU11は、この最後のデータをタイマレジスタ21の
値として取り込む。この場合、リードサイクルは最も長
くなり９システムクロックかかる。
８の内容がタイマレジスタ22の内容に変わってしまうた
め、次のタイマレジスタ21のインクリメントタイミング
まで、ウエイト信号WTがハイレベルになり、この間CPU1
1が停止する。タイマレジスタ21，22，23，24がインク
リメントされた後、ラッチ信号L2がハイレベルになり、
ラッチ８に再びタイマレジスタ21の内容が記憶される
と、ウエイト信号WTがロウレベルになって、リードサイ
クルが終了する。この間、バスドライバ９は動作してお
り、データバス10には最後に正しいデータが出力され
る。CPU11は、この最後のデータをタイマレジスタ21の
値として取り込む。この場合、リードサイクルは最も長
くなり９システムクロックかかる。
［発明が解決しようとする課題］ 上述した従来のタイマ回路では、CPUがタイマを読み
出すタイミングによってリードサイクルが長くなり、そ
の間CPUはウエイト状態になって、プログラムの実行が
中断されてしまうという欠点がある。上記の例では時分
割数を４としたため最長９システムクロックがかかった
が、時分割数が更に多い場合には、リードサイクルも更
に長くなってしまう。
出すタイミングによってリードサイクルが長くなり、そ
の間CPUはウエイト状態になって、プログラムの実行が
中断されてしまうという欠点がある。上記の例では時分
割数を４としたため最長９システムクロックがかかった
が、時分割数が更に多い場合には、リードサイクルも更
に長くなってしまう。
ウエイト時間を短くする方法としては、タイマの時分
割の周波数をCPUの動作に対して高くする方法が考えら
れるが、タイマを集積回路で実現した場合、動作周波数
を高めるためには、タイマを構成する個々のトランジス
タのサイズを増大させる必要があるため集積度が低下
し、コストアップにつながるという欠点がある。また、
高い周波数で動作するため、消費電力も増加するという
欠点がある。
割の周波数をCPUの動作に対して高くする方法が考えら
れるが、タイマを集積回路で実現した場合、動作周波数
を高めるためには、タイマを構成する個々のトランジス
タのサイズを増大させる必要があるため集積度が低下
し、コストアップにつながるという欠点がある。また、
高い周波数で動作するため、消費電力も増加するという
欠点がある。
更には、CPUが高速で動作し、高度な制御を行ってい
る場合には、このウエイト時間のために高速・高精度の
制御が行えないという問題点がある。
る場合には、このウエイト時間のために高速・高精度の
制御が行えないという問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、リードサイクル時のウエイト時間を無くし、CPUの
処理能力を高めることができるタイマ回路を提供するこ
とを目的とする。
て、リードサイクル時のウエイト時間を無くし、CPUの
処理能力を高めることができるタイマ回路を提供するこ
とを目的とする。
［課題を解決するための手段］ 本発明に係るタイマ回路は、複数のタイマレジスタ
と、これらタイマレジスタに対するアドレス指定を第１
のアドレス線を介してシーケンシャルに行う第１のアド
レス指定手段と、この第１のアドレス指定手段で順次指
定されたタイマレジスタに対して第１のデータ線を介し
てデータの読み出し及び書き込みを行う読み出し／書き
込み手段と、この手段を介して順次読み出されたデータ
を歩進させこの歩進されたデータを前記タイマレジスタ
への書き込みデータとして前記読み出し／書き込み手段
に出力するインクリメンタと、前記複数のタイマレジス
タに対するアドレス指定を第２のアドレス線を介してラ
ンダムに行う第２のアドレス指定手段と、この第２のア
ドレス指定手段で指定されたタイマレジスタから第２の
データ線を介してデータの読み出しを行う読み出し手段
とを具備したことを特徴とする。
と、これらタイマレジスタに対するアドレス指定を第１
のアドレス線を介してシーケンシャルに行う第１のアド
レス指定手段と、この第１のアドレス指定手段で順次指
定されたタイマレジスタに対して第１のデータ線を介し
てデータの読み出し及び書き込みを行う読み出し／書き
込み手段と、この手段を介して順次読み出されたデータ
を歩進させこの歩進されたデータを前記タイマレジスタ
への書き込みデータとして前記読み出し／書き込み手段
に出力するインクリメンタと、前記複数のタイマレジス
タに対するアドレス指定を第２のアドレス線を介してラ
ンダムに行う第２のアドレス指定手段と、この第２のア
ドレス指定手段で指定されたタイマレジスタから第２の
データ線を介してデータの読み出しを行う読み出し手段
とを具備したことを特徴とする。
［作用］ 本発明においては、複数のタイマレジスタが第１のア
ドレス指定手段によってシーケンシャルにアドレス指定
される共に、第２のアドレス指定手段によってランダム
にアドレス指定される。そして、これらアドレス指定手
段によって指定されたタイマレジスタからは、夫々別の
データ線を介してデータが読み出される。
ドレス指定手段によってシーケンシャルにアドレス指定
される共に、第２のアドレス指定手段によってランダム
にアドレス指定される。そして、これらアドレス指定手
段によって指定されたタイマレジスタからは、夫々別の
データ線を介してデータが読み出される。
このため、本発明によれば、タイマレジスタのシーケ
ンシャルなインクリメント動作に影響されることなしに
任意のタイミングで任意のタイマレジスタからデータを
読み出すことができる。従って、リードサイクル時のウ
エイト時間を無くし、CPUの処理能力を高めることがで
きる。
ンシャルなインクリメント動作に影響されることなしに
任意のタイミングで任意のタイマレジスタからデータを
読み出すことができる。従って、リードサイクル時のウ
エイト時間を無くし、CPUの処理能力を高めることがで
きる。
［実施例］ 以下、添付の図面に基づいて本発明の実施例について
説明する。
説明する。
第１図は本発明の実施例に係るタイマ回路の構成を示
す図である。なお、この第１図において第４図と同一物
には同一符号を付し、重複する部分の詳しい説明を省略
する。
す図である。なお、この第１図において第４図と同一物
には同一符号を付し、重複する部分の詳しい説明を省略
する。
この実施例の回路が第４図の回路と異なる点は、タイ
マレジスタ221乃至22mの構成と、アドレスデコーダ３に
加えて新たにアドレスデコーダ23を追加した点である。
マレジスタ221乃至22mの構成と、アドレスデコーダ３に
加えて新たにアドレスデコーダ23を追加した点である。
即ち、タイマレジスタ221乃至22mを構成する各RAMセ
ル21は、アドレスデコーダ３からのアドレス線Ai及びア
ドレスデコーダ23からのアドレス線Biの双方からアクセ
ス可能になっており、これらアドレス線Ai，Biからのア
クセスによって読み出されたデータは、ビット線▲
▼，Qjとビット線QAiとに夫々出力されるようになって
いる。
ル21は、アドレスデコーダ３からのアドレス線Ai及びア
ドレスデコーダ23からのアドレス線Biの双方からアクセ
ス可能になっており、これらアドレス線Ai，Biからのア
クセスによって読み出されたデータは、ビット線▲
▼，Qjとビット線QAiとに夫々出力されるようになって
いる。
第２図はRAMセル21の構成を示す図である。第５図に
示した従来のRAMセル１に対し、このRAMセル21は、新た
にインバータ31の出力とビット線QAjとの間にMOSトラン
ジスタ35を介挿し、このMOSトランジスタ35のゲートを
アドレス線Biに接続したものとなっている。
示した従来のRAMセル１に対し、このRAMセル21は、新た
にインバータ31の出力とビット線QAjとの間にMOSトラン
ジスタ35を介挿し、このMOSトランジスタ35のゲートを
アドレス線Biに接続したものとなっている。
次に、このように構成された本実施例に係るタイマ回
路の動作について説明する。
路の動作について説明する。
アドレスデコーダ３により指定されるアドレスに基づ
いてタイマレジスタ221乃至22mがシーケンシャルに行う
インクリメント動作及びCPU11がタイマレジスタ221乃至
22mにデータを書き込む動作は、従来のタイマ回路と同
様である。
いてタイマレジスタ221乃至22mがシーケンシャルに行う
インクリメント動作及びCPU11がタイマレジスタ221乃至
22mにデータを書き込む動作は、従来のタイマ回路と同
様である。
次に、CPU11がタイマレジスタ221の内容を読み出す動
作を第３図のタイミングチャートに基づいて説明する。
CPU11はアドレスバス12を介して制御回路24にアドレスA
Dを出力すると共に、読み出し信号REも出力する。これ
を受けて制御回路24はアドレスデコーダ23に対してタイ
マレジスタ221のアドレスAC2を出力する。これにより、
アドレスデコーダ23はアドレス線B1乃至Bmのうちのアド
レス線B1をハイレベルとし、インクリメント動作とは無
関係にタイマレジスタ221の内容がビット線QA1乃至QAn
に出力されることになる。ラッチ８はこの内容を制御回
路24からのラッチ信号L2に従ってラッチする。バスドラ
イバ９は制御回路24からの制御信号DCによりタイマレジ
スタ221の内容をデータバス10に出力する。
作を第３図のタイミングチャートに基づいて説明する。
CPU11はアドレスバス12を介して制御回路24にアドレスA
Dを出力すると共に、読み出し信号REも出力する。これ
を受けて制御回路24はアドレスデコーダ23に対してタイ
マレジスタ221のアドレスAC2を出力する。これにより、
アドレスデコーダ23はアドレス線B1乃至Bmのうちのアド
レス線B1をハイレベルとし、インクリメント動作とは無
関係にタイマレジスタ221の内容がビット線QA1乃至QAn
に出力されることになる。ラッチ８はこの内容を制御回
路24からのラッチ信号L2に従ってラッチする。バスドラ
イバ９は制御回路24からの制御信号DCによりタイマレジ
スタ221の内容をデータバス10に出力する。
第３図のタイミングチャートにおいて、（ａ）はリー
ドサイクルが▲▼で開始された場合を、（ｂ）はリ
ードサイクルがT1で開始された場合を夫々示している
が、どちらもリードサイクル数は２である。なお、以上
はタイマレジスタ221について説明したが、タイマレジ
スタ221乃至22mの場合も同様にリードサイクルは２サイ
クルである。
ドサイクルが▲▼で開始された場合を、（ｂ）はリ
ードサイクルがT1で開始された場合を夫々示している
が、どちらもリードサイクル数は２である。なお、以上
はタイマレジスタ221について説明したが、タイマレジ
スタ221乃至22mの場合も同様にリードサイクルは２サイ
クルである。
［発明の効果］ 以上説明したように本発明は複数のタイマレジスタに
対するアドレス及び出力を２系統にすることにより、CP
Uがタイマを読み出すリードサイクルからウエイト時間
を無くすことができ、この結果、CPUの処理能力を大幅
に高めることができる。
対するアドレス及び出力を２系統にすることにより、CP
Uがタイマを読み出すリードサイクルからウエイト時間
を無くすことができ、この結果、CPUの処理能力を大幅
に高めることができる。
【図面の簡単な説明】 第１図は本発明の実施例に係るタイマ回路の構成を示す
ブロック図、第２図は同タイマ回路におけるRAMセルの
回路図、第３図は同タイマ回路の動作を示すタイミング
図、第４図は従来のタイマ回路の構成を示すブロック
図、第５図は同タイマ回路におけるRAMセルの回路図、
第６図及び第７図は同タイマ回路の動作を夫々示すタイ
ミング図である。 1,21;RAMセル、21乃至2m、221乃至22m；タイマレジス
タ、3,23;アドレスデコーダ、4;プリチャージ回路、5;
読み出し／書き込み回路、6,8;ラッチ、7;インクリメン
タ、9;バスドライバ、10;データバス、11;CPU、12;アド
レスバス、13,24;制御回路、15;ウエイト信号、A1乃至A
m、B1乃至Bm；アドレス線、Q1乃至Qn、▲▼乃至▲
▼、QA1乃至QAn；ビット線
ブロック図、第２図は同タイマ回路におけるRAMセルの
回路図、第３図は同タイマ回路の動作を示すタイミング
図、第４図は従来のタイマ回路の構成を示すブロック
図、第５図は同タイマ回路におけるRAMセルの回路図、
第６図及び第７図は同タイマ回路の動作を夫々示すタイ
ミング図である。 1,21;RAMセル、21乃至2m、221乃至22m；タイマレジス
タ、3,23;アドレスデコーダ、4;プリチャージ回路、5;
読み出し／書き込み回路、6,8;ラッチ、7;インクリメン
タ、9;バスドライバ、10;データバス、11;CPU、12;アド
レスバス、13,24;制御回路、15;ウエイト信号、A1乃至A
m、B1乃至Bm；アドレス線、Q1乃至Qn、▲▼乃至▲
▼、QA1乃至QAn；ビット線
Claims (1)
- 【請求項１】複数のタイマレジスタと、これらタイマレ
ジスタに対するアドレス指定を第１のアドレス線を介し
てシーケンシャルに行う第１のアドレス指定手段と、こ
の第１のアドレス指定手段で順次指定されたタイマレジ
スタに対して第１のデータ線を介してデータの読み出し
及び書き込みを行う読み出し／書き込み手段と、この手
段を介して順次読み出されたデータを歩進させこの歩進
されたデータを前記タイマレジスタへの書き込みデータ
として前記読み出し／書き込み手段に出力するインクリ
メンタと、前記複数のタイマレジスタに対するアドレス
指定を第２のアドレス線を介してランダムに行う第２の
アドレス指定手段と、この第２のアドレス指定手段で指
定されたタイマレジスタから第２のデータ線を介してデ
ータの読み出しを行う読み出し手段とを具備したことを
特徴とするタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041104A JP2715524B2 (ja) | 1989-02-21 | 1989-02-21 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041104A JP2715524B2 (ja) | 1989-02-21 | 1989-02-21 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02220117A JPH02220117A (ja) | 1990-09-03 |
| JP2715524B2 true JP2715524B2 (ja) | 1998-02-18 |
Family
ID=12599171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041104A Expired - Lifetime JP2715524B2 (ja) | 1989-02-21 | 1989-02-21 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715524B2 (ja) |
-
1989
- 1989-02-21 JP JP1041104A patent/JP2715524B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02220117A (ja) | 1990-09-03 |
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