JP2647092B2

JP2647092B2 - マルチプロセツサシステム

Info

Publication number: JP2647092B2
Application number: JP62171435A
Authority: JP
Inventors: 昌彦鷲見
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-07-09
Filing date: 1987-07-09
Publication date: 1997-08-27
Anticipated expiration: 2012-08-27
Also published as: JPS6415858A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は複数個のプロセッサを備えたマルチプロセ
ッサシステムに係り、特にプロセッサとメモリとの間の
配線の数を削減するようにしたものである。

（従来の技術）フォンノイマン型電子計算機の処理速度の向上が図れ
ない要因として、中央処理装置と主記憶装置との間のデ
ータ転送速度がある。この対策としては、メモリを階層
化、例えばキャシュ方式化して見掛け上のメモリ速度を
上げることが行われている。他方、計算機自体も、命令
フェッチ，デコード等をパイプライン方式により行なう
等の工夫がなされている。ところが、これらはいずれも
記憶装置のアクセスの順に統計的法則、いわゆる癖があ
ることを利用したものである。このため、全くランダム
なジャンプ等、規則性のないアクセスに対しては本質的
に無効である。従って、従来ではさらに種々の工夫によ
り性能を上げるようにしているが、計算機自体の構成は
大層複雑化してきている。

ところで、これとは別の角度から複数のデータを同時
に処理するとか、一つの処理を複数の並列処理に分解し
て行なうというマルチプロセッサ方式のものが考えられ
ている。第11図はこのマルチプロセッサシステムの構成
を示すブロック図である。図中、60はそれぞれ単位プロ
セッサユニットであり、各単位プロセッサユニット60は
それぞれCPU61とメモリ62とで構成されている。そして
各単位プロセッサユニット60内のCPU61は隣接する４個
の単位プロセッサユニット内のCPUと通信線63を介して
接続されている。このようなマルチプロセッサシステム
では、計算の並列性は良く実現されている。しかしなが
ら、単位プロセッサユニット60相互間にはそれぞれ通信
線63を設けることが必要であり、これにより全体の配線
の数が極めて多くなって装置全体の構成が複雑化すると
いう問題がある。

（発明が解決しようとする問題点）このように従来のマルチプロセッサでは、配線の数が
多くなることより構成が複雑化するという問題がある。

そこで、この発明は配線の数を減少させることによっ
て構成を簡単にすることができるマルチプロセッサシス
テムを提供することを目的とする。

［発明の構成］（問題点を解決するための手段）この発明のマルチプロセッサシステムは、独立なプロ
グラムが並列に実行可能な複数のプロセッサ部と、上記
各プロセッサ部がアクセスするメモリ部と、上記各プロ
セッサ部と上記メモリ部との間に設けられ各プロセッサ
部が一つのメモリサイクル期間よりも短い期間毎に時分
割して順次使用する共通のアドレス信号バスとから構成
されている。

（作用）この発明のマルチプロセッサシステムでは、複数のプ
ロセッサ部に対して共通のアドレス信号バスを設け、各
プロセッサ部がこのアドレス信号バスを時分割的に使用
することによって配線の数が削減される。

（実施例）以下、図面を参照してこの発明の一実施例を説明す
る。第１図はこの発明の原理を説明するためのものであ
り、マルチプロセッサシステムのブロック図を示してい
る。図において、１はそれぞれ独立なプログラムが並列
に実行可能なプロセッサである。また、２はそれぞれ上
記各プロセッサ１がアクセスするメモリである。上記複
数のプロセッサ１とメモリ２との間には各プロセッサ１
が時分割的に使用する共通のアドレス信号バス３が設け
られている。なお、ここでいう、アドレス信号バス３の
時分割的な使用の詳細については後に詳述する。

このような構成によれば、複数のプロセッサ１及びメ
モリ２の対して必要ビット数分の共通のアドレス信号バ
ス３のみを設ければよいので、配線数を従来のものより
も大幅に削減することができる。なお、この第１図回路
ではデータバスについては図示していないが、このデー
タバスについては各プロセッサ毎に独立して設けてもよ
く、あるいはアドレス信号バス３と同様に各プロセッサ
１で共通のデータバスを設けるようにしてもよい。

第２図はこの発明の原理を説明するための他のマルチ
プロセッサシステムのブロック図を示すものであり、こ
の例では各プロセッサ１で共通のデータバス４を設ける
ようにしたものである。このようにデータバス４も共通
化することにより、配線の数をより削減することができ
る。

第３図はこの発明に係るマルチプロセッサシステムの
実施例の構成を示すブロック図である。この実施例では
上記第２図に示すように共通のアドレス信号バス３と共
通のデータバス４を設けた上で、各メモリ２の記憶領域
をプロセッサ１の数に対応した領域に分け、各プロセッ
サ１が通常にアクセスする固有領域を各メモリ２のそれ
ぞれ特定の記憶領域に設定するようにしたものである。
すなわち、各プロセッサから見た場合、それぞれの固有
領域を複数のメモリにわたって設定したものである。例
えば、各メモリ２をワード幅のビットに対応させ、記憶
領域をプロセッサ１の数に対応して複数の番地からなる
領域に分け、通常動作時にプロセッサ1aは複数の各メモ
リ２の領域b0のみをアクセスし、プロセッサ1iでは複数
の各メモリ２の領域biのみをアクセスし、さらにプロセ
ッサ1mでは複数の各メモリ２の領域bmのみをアクセスす
る。このとき、メモリ２の数がｎ個である場合、それぞ
れのプロセッサ１はｎビットのデータを１ワードとして
アクセスすることになる。この実施例によれば各メモリ
は特定のｉビットのみをドライブすればよいので負荷が
軽くなり、入出力バッファ用集積回路を介さずに各プロ
セッサに直接接続することができる。

第４図は上記第３図の実施例によるマルチプロセッサ
システムの具体的構成を示す回路図である。図におい
て、10は複数のプロセッサを内蔵した中央演算処理装置
用集積回路（以下、CPU−ICと称する）であり、11はそ
れぞれ4Mビットの記憶容量を持つ合計64個のメモリ用集
積回路（以下、メモリ−ICと称する）である。上記CPU
−IC10は０ビットから22ビットまでの合計23ビットのア
ドレス信号A0〜A22の上記各メモリ−IC11のデータの書
込み、読出しを制御するための書込み制御信号WEを出力
すると共に32ビット長データのリード、ライトを行な
う。なお、上記64個のメモリ−IC11は２個で１組にされ
ており、１組２個のメモリ−ICで１ビット分の低位と高
位のアドレスを受け持っている。

12は上記64個のメモリ−IC11に対して共通に設けられ
た22ビット分のアドレス信号バスであり、上記CPU−IC1
0から出力されるアドレス信号A17を除いた22ビットのア
ドレス信号A0〜A16,A18〜A22がこのバス12を介して上記
64個のメモリIC11に並列に供給されている。また、CPU
−IC10から出力されるアドレス信号A17は専用の信号線1
3を介して上記各１組２個のそれぞれ一方のメモリ−IC1
1に並列に供給されている。さらに、このアドレス信号A
17はインバータ用IC14で反転され、この反転された信号
も専用の信号線15を介して上記各１組２個のそれぞれ他
方のメモリ−IC11に並列に供給されている。また書込み
制御信号WEは信号線16を介して全てのメモリ−IC11に並
列に供給されている。

17は上記64個のメモリ−IC11に対して共通に設けられ
た32ビット分の第１のデータバスであり、このデータバ
ス17はCPU−IC10から各メモリ−IC11に書込むための32
ビット長のデータを上記各メモリ−IC11に転送する。18
は上記64個のメモリ−IC11に対して共通に設けられた32
ビット分の第２のデータバスであり、このデータバス18
は上記64個のメモリ−IC11のうち32個から読み出される
32ビット長のデータをCPU−IC10に転送する。また、19
は他のCPU−IC10との間でデータ通信を行なう際に使用
される通信線である。

第５図は上記第４図中のCPU−IC10の詳細な構成を示
すブロック図である。このIC10内には32個の独立したプ
ロセッサP0〜P31、これら各プロセッサＰから出力され
る複数ビットのアドレス信号が供給される複数ビット構
成のトライステートバッフア回路21、各プロセッサＰか
ら出力される書込み制御信号WEが供給されるトライステ
ートバッフア回路22、各プロセッサＰから出力される複
数ビットのデータが供給される複数ビット構成のトライ
ステートバッフア回路23、５ビットのカウンタ24、デコ
ーダ25、加算回路26及びデコーダ17が設けられている。

上記各プロセッサＰは例えばそれぞれがUNIXのOS（オ
ペレーティングシステム）の下で動作することができる
ようになっている。従って、32個のプロセッサP0〜P31
のうち１個のみでもマルチユーザータスクの動作を十分
に行なうことが可能である。さらに、これら各プロセッ
サＰそれぞれが固有にアクセス可能なメモリの記憶容量
は４バイト×256Kワードであり、それぞれがメモリアク
セスを行なう際には18ビットのアドレス信号A0〜A17と
書込み制御信号WEを出力する。各プロセッサＰから出力
されるアドレス信号A0〜A17と書込み制御信号WEはそれ
ぞれ対応するトライステートバッフア回路21、22を介し
て、アドレス信号は第４図中のアドレス信号バス12に、
書込み制御信号WEは第４図中の信号線16に出力される。
また、各プロセッサＰから出力されたデータはそれぞれ
対応するトライステートバッフア回路23を介して第４図
中のデータバス17に出力され、第４図中のメモリ−IC11
からの読み出しデータは第４図中のデータバス18を介し
て各プロセッサＰに供給される。

上記カウンタ24は例えば80MHzのクロックパルスをカ
ウントする毎にカウント値を更新し、この５ビットのカ
ウント内容をアドレス信号A18〜A22として第４図中のア
ドレス信号バス12に出力する。また、上記カウンタ24の
５ビットのカウント内容はデコーダ25及び加算回路26に
供給されている。

デコーダ25はこのカウント内容をデコードすることに
よって、32本の出力線のうちの１本のみを選択的に活性
化する。これらデコーダ25の32本の各出力線の信号は上
記32個のプロセッサP0〜P31にそれぞれ供給されてお
り、これらの信号に基づいて32個のプロセッサＰのうち
１個のみが同期がとられ、活性化される。さらに、上記
デコーダ25の32本の各出力線の信号は上記32個の各プロ
セッサP0〜P31に対応して設けられたトライステートバ
ッフア回路21及び22それぞれ供給されており、これらの
信号に基づいて１組のトライステートバッフア回路21、
22が活性化される。

加算回路26は上記カウンタ24のカウント内容に対して
定数８を加算する。なお、この８という数はシステムタ
イミングの都合であり、別の値であってもよい。また、
以下に述べるいくつかの定数についても同様である。こ
の加算回路26の出力はデコーダ27に供給される。このデ
コーダ27は加算回路26の出力をデコードすることによっ
て、32本の出力線のうちの１本のみを選択的に活性化す
る。これらデコーダ27の32本の各出力線の信号は上記32
個のプロセッサP0〜P31に対応して設けられたトライス
テートバッフア回路23に供給されており、これらの信号
に基づいて１個のトライステートバッフア回路23のみが
活性化される。

第６図は上記第４図中のメモリ−IC1個分の内部の詳
細な構成を示すブロック図である。このIC11内にはそれ
ぞれ128Kビットの記憶容量を持つ32個のメモリバンクM0
〜M31から読み出されるデータが供給される32個のトラ
イステートバッフア回路31、これら各メモリバンクＭそ
れぞれにアドレス信号を供給するための32個のアドレス
保持レジスタ32、各メモリバンクＭそれぞれに書込み指
示信号を供給するための32個の書込みフラグレジスタ3
3、アンド回路34、加算回路35,36、デコーダ37,38,39、
遅延回路40及びトライステートバッフア回路41が設けら
れている。

上記各アドレスレジスタ32には、第４図中のアドレス
信号バス12を介して転送されてきたアドレス信号A0〜A1
6が並列に供給される。また、アンド回路34には第４図
中の信号線16を介して転送されてきた書込み制御信号WE
と、第４図中の信号線13もしくは15を介して転送されて
きたアドレス信号A17もしくはその反転信号17としての
チップセレクト信号CSとが供給される。そして、このア
ンド回路34の出力信号は32個の書込みフラグレジスタ33
に並列に供給される。

上記デコーダ37は、第５図のCPU−ICから出力され、
アドレス信号バス12を介して転送されてきたアドレス信
号A18〜A22をデコードすることによって、32本の出力線
のうちの１本のみを選択的に活性化する。これらデコー
ダ37の32本の各出力線の信号は上記32個のアドレス保持
レジスタ32、書込みフラグレジスタ33それぞれに供給さ
れており、これらの信号に基づいてそれぞれ32個のアド
レス保持レジスタ32、書込みフラグレジスタ33のうちそ
れぞれ１個の内容が更新制御される。

上記加算回路35は上記アドレス信号A18〜A22の内容に
対して定数８を加算する。この加算回路35の出力はデコ
ーダ38に供給される。このデコーダ38は加算回路35の出
力をデコードすることによって、32本の出力線のうちの
１本のみを選択的に活性化する。これらデコーダ38の32
本の各出力線の信号は上記32個のメモリバンクＭに供給
されており、これらの信号に基づいて１個のメモリバン
クのみが活性化される。

加算回路36は上記アドレス信号A18〜A22の内容に対し
て定数16を加算する。この加算回路36の出力はデコーダ
39に供給される。このデコーダ39は加算回路36の出力を
デコードすることによって、32本の出力線のうちの１本
のみを選択的に活性化する。これらデコーダ39の32本の
各出力線の信号は上記32個のメモリバンクM0〜M31に対
応して設けられたトライステートバッフア回路31に供給
されており、これらの信号に基づいて１個のトライステ
ートバッフア回路31のみが活性化される。

遅延回路40は上記チップセレクト信号CSをクロックパ
ルス16個分に相当する時間だけ遅延するものであり、そ
の出力はトライステートバッフア回路41に供給されてい
る。

上記トライステートバッフア回路41には上記32個のト
ライステートバッフア回路31のいずれか介して出力され
るメモリバンクＭからの読み出しデータが供給されてお
り、この読み出しデータは第４図中のデータバス18の１
ビット分を介して前記CPU−IC10に入力される。また、C
PU−IC10から出力され、第４図中のデータバス17の１ビ
ット分を介して供給されるデータは32個のメモリバンク
M0〜M31に並列に供給される。

なお、上記クロックパルスは、図示しないがCPU−IC1
0から各メモリ−IC11に供給されている。

第７図は上記プロセッサシステムで採用しているアド
レス構成を示す図である。すなわち、A0〜A17からなる1
8ビットのアドレス信号51は通常動作時に各プロセッサ
Ｐが出力するものであり、このうち最上位ビット信号A1
7はチップセレクト用に使用される。A18〜A22からなる
５ビットのアドレス信号52はカウンタ24が出力し、プロ
セッサ番号識別のために使用される。

上記実施例のプロセッサシステムでは、共通のアドレ
ス信号バス12、データバス17及び18を32個のプロセッサ
P0〜P31に対して時分割的に順次使用させるようにして
いる。次にその動作を第８図のタイミングチャートを用
いて説明する。

カウンタ24がカウントする80MHzのクロックパルスの
１クロック時間をステートと呼ぶと、400n秒（0.4μ
秒）の間に32のステートが存在する。まず、最初の第０
ステートでは、デコーダ25の出力により第０番目のプロ
セッサP0が活性化され、かつ第０番目のプロセッサP0に
対応したトライステートバッファ21,22が活性化され
る。これにより、第０番目のプロセッサP0からアドレス
信号A0〜A17と書込み制御信号WEとが出力され、この信
号はトライステートバッファ21,22を介してアドレス信
号バス12、信号線16に出力される。このとき、カウンン
タ24からはアドレス信号A18〜A22が出力されており、こ
の信号もアドレス信号バス12に出力される。

また、加算回路26により、このときのカウンタ24の内
容に定数８が加算され、この加算結果がデコーダ27でデ
コードされる。このときのデコード出力により第８番目
のプロセッサP8に対応したトライステートバッファ回路
23が活性され、対応するプロセッサP8からの書込み用の
データがトライステートバッファ回路23を介してデータ
バス17に出力される。

アドレス信号バス12を経由して各メモリ−IC11に供給
されたアドレス信号A18〜A22は各IC内のデコーダ37でデ
コードされる。このときのデコード出力により、第０番
目のメモリバンクM0に対応したアドレス保持レジスタ32
にアドレスA0〜A16の内容が保持され、かつアンド回路3
4の出力が書込みフラグレジスタ33に保持される。

一方、加算回路35により上記アドレス信号A18〜A22の
内容に定数８が加算され、この加算結果がデコーダ38で
デコードされる。このときのデコード出力により第８番
目のメモリバンクM8が活性化される。このメモリバンク
M8に対応した書込みフラグレジスタ33に予め保持されて
いる値が１である場合には、レジスタ33の内容に基づい
てライトパルスが生成され、アドレス保持レジスタ32に
保持されているアドレスの位置にCPU−ICからの32ビッ
トの書込み用データの１ビットが書込まれる。

他方、加算回路36により上記アドレス信号A18〜A22の
内容に定数16が加算され、この加算結果がデコーダ39で
デコードされる。このときのデコード出力により第16番
目のメモリバンクM16に対応したトライステートバッフ
ァ回路31が活性され、対応するメモリバンクM16からの
読み出しデータがトライステートバッファ回路41を介し
てデータバス18上に出力される。

ここで一つのプロセッサ、例えばプロセッサP0に注目
すると、第０番目のステートでこのプロセッサP0からア
ドレス信号A0〜A17が出力され、このうちのアドレス信
号A0〜A16がメモリバンクM0に対応したアドレス保持レ
ジスタ32に保持される。第16番目のステートではアドレ
ス保持レジスタ32の内容に応じた多ビットのメモリバン
クM0の番地からデータが読み出され（データリード）、
CPU−IC10に転送される。このような動作が32個のメモ
リ−ICで同様に行われ、都合32ビットのデータがCPU−I
C10に転送される。

０番目のプロセッサP0は内部のタイマーにより、第16
ステートのタイミングにデータを収集する。プロセッサ
P0はこのデータに加工を加える。例えばバイトライトの
時には書込みデータが４バイト（32ビット）分あるた
め、３バイトは読み込みデータをそのまま用い、１バイ
トの書き込みデータをこれに加えて全体を４バイトと
し、第24ステートのタイミングにトライステートバッフ
ァ回路23を介してデータバス17上に出力する。これによ
り第24ステートのときに、メモリバンクM0でデータ書込
み（データライト）が行われる。すなわち、上記実施例
によれば、プロセッサP0〜P32がアドレス信号バス12を
使用する順番に対応した順番で、データバス17では、各
プロセッサから出力される書込み用のデータやメモリバ
ンクからの読み出しデータ、すなわち各プロセッサに付
随したデータが転送される。

このように上記実施例によれば、複数のプロセッサを
備えたシステムにおいて、共通のアドレス信号バスとデ
ータバスとを時分割で使用するようにしたので、従来よ
りも配線の数を少なくすることができる。この結果、シ
ステム構成が簡単になる。

また、上記の場合には通常動作についてのみ説明した
が、このようなバス構造を用いると、あるプロセッサＰ
に対応するメモリバンクＭ内の対応する番地以外をアク
セスすることも容易であり、プロセッサ相互間の通信を
容易に行なわせることもできる。すなわち、本来、例え
ば第０番のプロセッサP0がアドレスを出力すべき時にこ
のプロセッサP0を待たせて第１番のプロセッサP1にアド
レスを出力させ、第０番のプロセッサP0のタイミングで
データの入出力を行なえば、プロセッサP0とP1との間で
相互にデータの通信を行なうことができる。

ところで、第４図のマルチプロセッサシステムでは全
体をわずか33個のICによって構成することができる。し
かも各プロセッサは400n秒間のメモリサイクルにリード
／ライトが可能なため、一命令を平均600n秒で行なうこ
とができ、1.5Mipsの処理能力がある。これは同じ１個
のLSIに集積できる複雑なアーキテクチュアを持つマイ
クロプロセッサの約1/4の処理能力である。一方、32個
のプロセッサで並列処理を行なっているために、データ
処理能力は1.5×32＝48Mipsとなる。これは同規模の非
並列処理型計算機の約８倍の処理能力である。このよう
な高い処理効率を得ることができたのは、32個のプロセ
ッサを１チップに集積化したことによる。すなわち、前
記第４図中のCPU−IC10は例えば1M個程度のトランジス
タを集積することにより構成され、各プロセッサ当りの
トランジスタはそれぞれ30K個程度であり、ほぼ16ビッ
トプロセッサ程度の規模である。しかし、この程度のプ
ロセッサでも設計工数は約10人年を要する。従って、そ
の32倍の複雑きわまりないアーキテクャアではその設計
工数は10人年×32以上となり、論理設計がおろそかにな
る上、パターン設計が機械的に行われるため、人手によ
るパターン設計の約1/4位しか素子集積密度を上げるこ
とができない。しかるに、上記実施例のマルチプロセッ
サシステムでは、綿密に設計した１個のプロセッサのパ
ターンを用いることによって32個分のプロセッサを実現
することができるので、同一能力を有する単一プロセッ
サの４倍以上の集積密度を実現することができる。

他方、上記実施例によるものと同様のアーキテクテャ
アを持つプロセッサとメモリとを同一ICに内蔵したもの
を使用する場合は、全体のICの数は32個と同じレベルに
なるものの、前記したような通信のネックによって高性
能を発揮することができない。

また、32個のプロセッサが全く同一機能のものである
利点を生かして、比較的簡単なOSの拡張によりベクトル
プロセッサを構成することも可能である。

第９図は前記第４図中のCPU−IC10の別の詳細な構成
を示すブロック図である。第５図のものは、400n秒のう
ちに32個のプロセッサに巡回して周期的にバス使用権を
与えるものであった。これに対して、第９図のものはバ
ス使用権をプロセッサＰからの要求に基づいて与えるよ
うにしている。この場合には前記カウンタ24、デコーダ
25,27及び加算回路26の代わりに指定制御回路71、及び
遅延回路72が設けられている。さらに指定制御回路71と
各プロセッサＰとの間にはアドレスバス要求線73、要求
アドレス信号線74、使用許可信号線75がそれぞれ設けら
れている。また、上記信号線75はトライステートバッフ
ァ回路21,22及び24クロック分の遅延を行なう遅延回路7
2にも接続されており、信号線75の信号は遅延回路72で
遅延された後に前記トライステートバッファ回路23に出
力される。

このような構成において、プロセッサＰはアドレスバ
ス要求線73を活性化する。第９図ではこの信号線73等を
プロセッサP0に属する１本のみを代表的に図示している
が、P1〜P31の各プロセッサに対しても同様に信号線が
設けられている。信号線74は上記アドレスバス要求線73
に附随しており、５本の信号線で構成されている。この
５本の信号線74は、上位アドレス18〜A23で示されるど
の領域にアクセスしたいのかを示すものである。指定制
御回路71は次のようにしてアドレスバス使用許可応答信
号線75を活性化する。指定制御回路71内では図示しない
５ビットの２進カウンタが第５図の場合と同様に80MHz
のクロックをカウントしている。32本のアドレスバス要
求線73のうち、活性化されたものがあり、かつその要求
線に附随した信号線74の示す５ビットの値が指定制御回
路71内の２進カウンタの５ビットの値と一致したとき
に、指定制御回路71はその要求先のプロセッサに対して
トライステートバッファ回路21,22を活性化すると共
に、アドレスバスの使用権が許可されたことを信号線75
を用いて示す。もし、２つ以上のプロセッサが同時に許
可の条件を満たすときは、若い番号のプロセッサＰに対
して許可信号を与える。従って、プロセッサP0は最も優
先度が高く、P31は最も低い。しかし、それぞれのプロ
セッサがA18〜A22の５ビットで示される32領域の１つず
つを固有のアクセス領域として実行を行なっている限り
は同じ性能を有し、第５図の場合と同じ動作になる。し
かし、プロセッサ間の相互通信を考えるならば、この回
路のようにプロセッサ間に多少の強弱関係が発生しても
通信が行なえるという効果の方が大きい。この第９図の
CPU−ICのように、32個のプロセッサに対して絶対的な
強弱関係をつけるのではなく、若い番号のプロセッサは
強いが、31番目のプロセッサP31は０番目のプロセッサP
0より強いというように回転した状態で強弱を設定する
ようにしてもよい。この場合、各プロセッサは自分の固
有領域をアクセスするときは最も強く、固有領域から離
れている領域をアクセスするときは弱くなる。また別の
変形例として、強弱の与え方を図示しないレジスタに記
憶させることによってプログラマブルにすることも可能
である。なお、この第９図のCPU−ICに適合するメモリ
−ICは前記第６図のものと同じものでよい。

第９図のCPU−ICの応用例として、32個のプロセッサ
Ｐの全てが独立なプロセッサではなく、例えば偶数番の
16個がプロセッサであり、奇数番の16個はそれぞれ、１
番目が１番目のプロセッサにという如く、自己の番号か
ら１を差し引いた番号のプロセッサに附随するメモリア
クセス用のプロセッサとしてもよい。この場合、例えば
偶数番目のプロセッサは命令コードのアクセスを行な
い、奇数番目のプロセッサはデータのアクセスを行な
う。このような構成とすることにより、命令フェッチと
オペランドフェッチとが互いに待たされることなしに並
行して行なうことができる。

あるいは、奇数番目のプロセッサはスタックデータの
アクセス専用に用いるようにしてもよい。これにより、
スタック動作と主な制御動作とを互いに待たされること
なしに並列に行なわせることができる。

上記のように動作を分担させて行なわせる場合の分担
数は２個に限らない。例えば、命令コード、データ、ス
タックを別の通常アクセスする空間において、それぞれ
独立にアクセスさせることにより、１本のバスを時分割
によって独立に使用でき、いわゆるメモリアドレスバス
のボトルネックを避けることができる。

上記のように複数のアクセス主体によって１つのプロ
セッサ機能を実現する場合、通常はそれぞれの主体が固
有の領域をアクセスすればよいが、データの移動時等に
は他の主体のアクセス空間のアクセスを行なう必要があ
る。この場合には例えば先に説明したように、若い番号
のプロセッサ（アクセス主体）の優先度が高くなるよう
にして、前記指定制御回路71の応答信号により調節を行
なう。独立したプロセッサは上記のような使い方の他
に、表示制御、通信制御、入出力制御等のように専用の
目的に用いて、他のプロセッサの割込みを少なくするよ
うな使い方も可能である。

第10図は前記CPU−IC10のさらに異なる構成を示すブ
ロック図である。前記第５図及び第９図の場合、各プロ
セッサＰは下位18ビットのアドレスをメモリ−ICに出力
し、プロセッサ外の制御回路が上位５ビットのアドレス
を出力していた。ところが、この場合、各プロセッサＰ
は中位の18ビットのアドレスA1〜A18を出力し、上位４
ビットのA19〜A22と最下位ビットA0とを指定制御回路71
から出力するようにしたものである。このとき、32個の
プロセッサは０番と１番、２番と３番、…30番と31番と
いう如く、２個ずつ組を作り、16組に分けられており、
32個のメモリ−ICも２個ずつ、16組に分けられている。
そして、前記第５図もしくは第９図のように、各プロセ
ッサ１個に対して個のメモリバンクが対応するのではな
く、２個のプロセッサに対して２個のメモリバンクが対
応している。ここで、５本からなる信号線74は４本と１
本に分けられている。このうちの４本は16組のアドレス
領域の１つを指定するものであり、残りの１本は最下位
アドレスに対応している。この最下位アドレスは偶数ワ
ードか奇数ワードかを指定するためのものである。ま
た、指定制御回路71は16組のそれぞれに対してその組に
固有なメモリ領域を優先してアクセスさせる。同じ組の
中では偶数番のプロセッサが奇数番よりも強く、優先し
てアドレスバス権を確保する。このため、偶数番のプロ
セッサは、400n秒に２回メモリアクセスを行なうことが
できる。奇数番のプロセッサは400n秒に１回もメモリア
クセスが行なえないこともあるが、偶数番のものが使用
しないときには２回のメモリアクセスが行なえることも
ある。各プロセッサに１対１にメモリ領域を割当てるよ
りも、２個のプロセッサに２個のメモリ領域を与えた方
が効率が向上する場合が多い。これは、プロセッサの動
作でメモリを要求しないサイクルがあるからである。

［発明の効果］以上説明したようにこの発明によれば、配線の数を減
少させることによって構成を簡単にすることができるマ
ルチプロセッサシステムを提供することができる。

【図面の簡単な説明】

第１図はこの発明の原理を説明するために用いるマルチ
プロセッサシステムの構成を示すブロック図、第２図は
同様にこの発明の原理を説明するために用いる他のマル
チプロセッサシステムの構成を示すブロック図、第３図
はこの発明の実施例によるマルチプロセッサシステムの
構成を示すブロック図、第４図は上記第３図の実施例シ
ステムの具体的構成を示す回路図、第５図は上記第４図
のシステムにおけるCPU−ICの詳細な構成を示すブロッ
ク図、第６図は上記第４図のシステムにおけるメモリ−
ICの詳細な構成を示すブロック図、第７図は第４図の実
施例システムで採用しているアドレス構成を示す図、第
８図は第４図の実施例システムのタイミングチャート、
第９図は第５図とは異なるCPU−ICの詳細な構成を示す
ブロック図、第10図は第９図とは異なるCPU−ICの詳細
な構成を示すブロック図、第11図は従来システムの構成
を示すブロック図である。１……プロセッサ、２……メモリ、３……アドレス信号
バス、４……データバス、10……中央演算処理装置用集
積回路（CPU−IC）、11……メモリ用集積回路（メモリ
−IC）、12……アドレス信号バス、13,15,16……信号
線、17……第１のデータバス、18……第２のデータバ
ス、Ｐ……プロセッサ、21,22,23,31,41……トライステ
ートバッファ回路、24……カウンタ、25,27,37,38,39…
…デコーダ、26,35,36……加算回路、Ｍ……メモリバン
ク、32……アドレス保持レジスタ、33……書込みフラグ
レジスタ、34……アンド回路、40……遅延回路。

Claims

(57)【特許請求の範囲】

【請求項１】独立なプログラムが並列に実行可能な複数
のプロセッサ部と、上記各プロセッサ部がアクセスするメモリ部と、上記各プロセッサ部と上記メモリ部との間に設けられ、
各プロセッサ部が一つのメモリサイクル期間よりも短い
期間毎に時分割して使用する共通のアドレス信号バス
と、上記各プロセッサ部と上記メモリ部との間に設けられ、
各プロセッサ部が一つのメモリサイクル期間よりも短い
期間毎に時分割して使用する共通のデータバスと、上記複数のプロセッサ部と共に同一半導体集積回路装置
内に設けられ、上記アドレス信号バス及びデータバスを
使用するプロセッサ部を順次指定するモードを有する指
定制御回路とを具備し、上記共通のデータバスでは、上記複数のプロセッサ部が
上記共通のアドレス信号バスを使用する順番に対応した
順番で各プロセッサ部に付随したデータが転送されるこ
とを特徴とするマルチプロセッサシステム。
【請求項２】前記データバスが、前記各プロセッサ部か
ら前記メモリ部に転送すべきデータを伝達する第１の共
通バスと、前記メモリ部から前記各プロセッサ部に転送
すべきデータを伝達する第２の共通バスとから構成され
ている特許請求の範囲第１項に記載のマルチプロセッサ
システム。
【請求項３】前記メモリ部が複数個のメモリ用集積回路
で構成され、前記各プロセッサ部が通常にアクセスする
固有領域がこれら複数個のメモリ用集積回路にわたって
設定されている特許請求の範囲第１項に記載のマルチプ
ロセッサシステム。
【請求項４】前記複数のプロセッサ部には独立なプロセ
ッサ部のいずれかに属しており、前記メモリ部との間の
データ制御のみを行なうデータ制御部またはスタックデ
ータ制御のみを行なうスタックデータ制御部が含まれて
いる特許請求の範囲第１項に記載のマルチプロセッサシ
ステム。
【請求項５】前記メモリ部が、アドレス信号線と、書込
み制御信号線と、複数の記憶回路と、上記複数の記憶回
路それぞれに対するアドレスを保持するアドレス値保持
レジスタと、上記複数の記憶回路それぞれに対する書込
み制御信号を保持する書込み制御信号保持レジスタと、
上記アドレス信号線の信号に基づいてアドレス信号を保
持させるアドレス値保持レジスタ及び書込み制御信号を
保持保持させる書込み制御信号保持レジスタをそれぞれ
指定する指定制御回路とを備えている特許請求の範囲第
１項に記載のマルチプロセッサシステム。
【請求項６】前記複数のプロセッサ部は、一つのメモリ
サイクル中の始めに前記メモリ部からデータの読み出し
を行ないその後にメモリ部にデータの書き込みを行なう
ようにされている特許請求の範囲第１項に記載のマルチ
プロセッサシステム。
【請求項７】前記指定制御回路は、前記各プロセッサ部
からのメモリ部の使用要求信号に対し、定められた優先
度に従って使用を許可するプロセッサ部に対して許可信
号を出力する特許請求の範囲第１項に記載のマルチプロ
セッサシステム。
【請求項８】前記各プロセッサ部からのメモリ部の使用
要求信号には、メモリアドレスの一部の信号線が附随
し、前記指定制御回路はメモリ部の使用を要求するプロ
セッサ部と上記附随信号線のアドレスに基づいて優先度
を判断し、使用を許可するプロセッサ部に対して許可信
号を出力する特許請求の範囲第７項に記載のマルチプロ
セッサシステム。
【請求項９】前記メモリアドレスの一部の信号線は、メ
モリ空間の最上位のアドレスと最下位のアドレスの両方
が含まれている特許請求の範囲第８項に記載のマルチプ
ロセッサシステム。