JP3614650B2 - マルチプロセッサ制御方式及びこれに用いられるブート装置及びブート制御装置 - Google Patents
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Description
【発明の属する技術分野】
マルチプロセッサ制御方式並びにこれに用いられるブート装置及びブート制御装置に関し、特に複数のプロセッサを同一ボード上に搭載するマルチプロセッサ制御方式並びにこれに用いられるブート装置及びブート制御装置に関する。
【0002】
【従来の技術】
デバイス技術又はアーキテクチャ技術の進歩により、プロセッサの高速化、高集積化が進んでいる。一方、このプロセッサが利用される装置等においては、処理の高速化・高機能化、多重化チャネル数の増大及び使用アプリケーションの増加が著しい。プロセッサ使用した各種装置の高速化・高機能化等に伴い、信号の符号化又は復号化処理を行うプロセッサの負担が増えている。また、従来の一つのボードに一つのプロセッサを搭載する構造に対して、一つのボードで複数のアプリケーション用プロセッサを搭載するマルチプロセッサ構成をとることも増えてきている。
【0003】
従来では基本構的には、ボード上の各プロセッサは、自己の動作に必要なアプリケーションプログラムを、外部記憶装置(フロッピー、ROM、通信ボードなど)から得て起動(ブート)する方式をとるが、図1に示すように、プロセッサ1〜3毎にブートを制御する制御手段10〜12やアプリケーションプログラムであるブートデータを格納しておく記憶装置4〜6が必要であった。
【0004】
図1は、各プロセッサ1〜3毎にバス7〜9を個別に設けた例であるが、図2に示すように、共通バス28、29を設け、このバスに、複数のプロセッサ1〜3及び各プロセッサのブートデータを格納する記憶装置4〜6を接続することも可能である。この構成では、バスの使用権に関する調整は、バスアービタ27が行う。各プロセッサ1〜3がバスを使用する必要が発生した場合、各プロセッサ1〜3は、バスアービタ27に対し使用要求(リクエスト)を出力する。それに対する、バスアービタ27からのバス使用許可信号を得て、各プロセッサ1〜3は、バス使用権(アクナリッジ)を獲得し、記憶装置4〜6へアクセスして必要なプログラムを取得する。この場合のバスアクセス処理を図3に示す。プロセッサ#1は、バスアービタ27に対し使用要求10を出力する。それに対し、バスアービタ27は、他のプロセッサが使用していなければ、バス使用許可11をプロセッサ#1に与える。プロセッサ#1は、そこで、バス使用権を獲得し、記憶装置4へアクセスして必要なプログラムを取得する。このとき、使用要求10を出力してから、バスアービタ27からのバス使用許可11を得るまでの間が、許可待ち時間19となっている。その後、プロセッサ#2が、バスアービタ27に対し使用要求15を出力する。その後、プロセッサ#2は、バスアービタ27からのバス使用許可16を得て、バス使用権を獲得し、記憶装置5へアクセスして必要なプログラムを取得する。そのとき、プロセッサ#1が、プロセッサ#2に多少遅れて、バスアービタ27に対し使用要求13を出力した場合は、プロセッサ#2がバスを使用している間、バスアービタ27は、プロセッサ#1に使用許可を与えず、プロセッサ#1は許可待ち状態22となる。プロセッサ#2のバスの使用の終了後17、プロセッサ#1は、バス使用権を獲得23することができる。
【0005】
このように、バスアービタ27は、他のプロセッサに使用権を与えていなければ、要求してきたプロセッサに対し、バス使用許可を与える。しかし、他のプロセッサがバスを使用中の間は、プロセッサの要求に対し、使用中のプロセッサの使用が終了するまで、待たせることとなる。待ち時間が長くなり、後から使用要求したプロセッサは、アボート処理などの制御をも行わざるを得ないこともある。また、このような従来技術では、バス使用時に要求10、13、15/許可11、13、14、16という処理を必要とするために、アクセス時のオーバヘッドが増大し、高速化に影響を及ぼすこととなる。
【0006】
更に、プロセッサが適用される装置のボードとして、外部の要求により、プロセッサのアプリケーションプログラムを瞬時に切り替える、スワップ機能を有するボードがある。この場合でも、プロセッサ数が多くなると、ブートする時間が増加し、アプリケーションプログラムが起動するまで多くの時間を必要とする問題が生じる。
【0007】
【発明が解決しようとする課題】
以上のように、マルチプロセッサ構成のブートでは、プロセッサ数の増加やアプリケーションの瞬時切替などに伴い、
(1)プロセッサ毎に多くの記憶装置が必要であったり、
(2)共通バスの場合は、アクセス時のオーバヘッドが増大したり、
(3)ブートに要する時間が増加し、アプリケーションプログラム起動まで多くの時間を要することとなる問題を有している。
【0008】
そのようなことから、ブート時間の短縮が望まれ、回路規模の縮小化が必須となっている。
本発明は、上記問題・課題に鑑みなされたものであり、複数のプロセッサを同一ボード上に搭載するマルチプロセッサ構成において、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とすることにより、アプリケーションの起動時間及び切替時間の短縮を図るものである。
【0009】
【課題を解決するための手段】
請求項1に記載された発明は、複数のプロセッサ311〜313、該プロセッサのブートを制御するブート制御装置45及びブートデータを格納する記憶装置42並びにこれらのプロセッサ及び装置が接続された共通バスライン30を具備するマルチプロセッサ制御方式において、前記ブート制御装置は、前記共通バスラインのタイムスロット分割手段32と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段332、33とを具備し、前記ブート制御装置は、該タイムスロット割当て・設定手段が割り当てたタイムスロットをブートするプロセッサに通知し、前記記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、前記プロセッサにブートデータをブートすることを特徴とするマルチプロセッサ制御方式である。
【0010】
請求項1記載の発明によれば、ブート制御装置は、タイムスロット割当て・設定手段が割り当てたタイムスロットを当該プロセッサに通知し、記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、ブート制御装置が、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とする。
【0011】
請求項2に記載された発明は、請求項1記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、前記ブートするプロセッサ311〜313に設けたレジスタの値を変化させることにより、前記ブートするプロセッサにブート開始を通知することを特徴とする。
請求項2記載の発明によれば、プロセッサ311〜313に設けたレジスタの値を変化させるだけで簡単・迅速にブート開始を通知することができる。
【0012】
請求項3に記載された発明は、請求項1記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサにブート開始を通知することを特徴とする。
請求項3記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にブート開始を通知することができる。
【0013】
請求項4に記載された発明は、請求項1ないし3いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサに前記プロセッサにブートデータが配置されるタイムスロット位置情報を通知することを特徴とする。
【0014】
請求項4記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロットの位置情報を通知することができる。
請求項5に記載された発明は、請求項1ないし3いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサにブートデータが配置されるタイムスロット番号とブートデータが配置されるタイムスロット位置情報を通知することを特徴とする。
【0015】
請求項5記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロット番号とタイムスロットの位置情報を通知することができる。
請求項6に記載された発明は、請求項1ないし5いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、前記複数のプロセッサの一つ又は複数がブートを要求していることを検出するプロセッサステータス監視手段35、36を具備し、前記タイムスロット割当・設定手段332、333は、前記プロセッサステータス監視手段により検出されたブートを要求しているプロセッサに対するタイムスロットを割り当てることを特徴とする。
【0016】
請求項6記載の発明によれば、ブート制御装置45が、プロセッサステータス監視手段35、36を具備することにより、ブートを要求しているプロセッサに対して、機動的にタイムスロットを割り当てることができる。
請求項7に記載された発明は、請求項1ないし6いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、前記複数のプロセッサのブートの必要性に関する情報が記憶保持されている第1のテーブル39を具備し、前記タイムスロット割当・設定手段332、333は、前記第1のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする。
【0017】
請求項7記載の発明によれば、タイムスロット割当・設定手段332、333は、第1のテーブルを参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
請求項8に記載された発明は、請求項1ないし6いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、第2のテーブル40を具備し、該第2のテーブルは、前記複数のプロセッサのブートの必要性に関する情報と前記プロセッサのブート速度に関する情報を記憶保持し、前記タイムスロット割当・設定手段332.333は、前記第2のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする。
【0018】
請求項8記載の発明によれば、タイムスロット割当・設定手段332、333は、ブート速度違う場合であっても、第2のテーブル40を参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
請求項9に記載された発明は、請求項1ないし8いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、前記複数のプロセッサのブート要求の状態をポーリングにより検出するポーリング手段35、36を具備し、前記ブート制御装置は、該ポーリング手段を用いて、周期的にポーリングを行い、前記プロセッサのブート要求の状態変化を検出し、更に、前記タイムスロット割当・設定手段332、333により、状態変化のあったプロセッサに対してブートのためのタイムスロットを割り当てることを特徴とする。
【0019】
請求項9記載の発明によれば、ブート制御装置45が、ポーリング手段を具備することにより、プロセッサのステータスを迅速に知ることができる。
請求項10に記載された発明は、請求項1ないし9いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサ311〜313は、ブート速度を申告する手段を具備し、前記タイムスロット割当・設定手段332、333は、申告されたブート速度に基づいてタイムスロットの割り当てを行うことを特徴とする。
【0020】
請求項10記載の発明によれば、タイムスロット割当・設定手段332、333が、申告されたブート速度に基づいてタイムスロットの割り当てができるので確実・迅速にタイムスロットを割り当てることができる。
請求項11に記載された発明は、請求項1ないし10いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサは、前記ブート制御装置にブートデータ長を申告し、前記ブート制御装置45は、当該ブートデータの読出しのアドレスカウンタを監視し、前記複数プロセッサへのブートデータの読み出しが、申告されたブートデータ長に対応する読出しアドレスをカウントしたことにより、ブートデータの読出しの終了を検出することを特徴とする。
【0021】
請求項11記載の発明によれば、ブート制御装置45は、ブートデータの読出しのアドレスカウンタを監視することにより、ブートデータの読出しの終了を検出することができるので、次の処理を迅速に行うことができる。
請求項12に記載された発明は、請求項1ないし11いずれか一項記載のマルチプロセッサ制御方式において、前記記憶装置42は、プロセッサ数分のアドレスカウンタ又はアドレスを記憶保持する記憶手段を具備し、更に、前記記憶装置は、いつでも、当該プロセッサのアドレスカウンタ又はアドレスを用いて、当該プロセッサのブートデータを読出し、当該プロセッサのブートタイムスロットに配置可能としたことを特徴とする。
【0022】
請求項12記載の発明によれば、前記記憶装置42は、全プロセッサのアドレスカウンタ又はアドレスを記憶保持する記憶手段を具備しているので、共通バスラインのタイムスロット上に、任意に、いつでも、当該プロセッサのブートデータを読出し、当該プロセッサのブートタイムスロットに配置することが可能である。
【0023】
請求項13に記載された発明は、請求項1ないし12いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサ311〜313は、ブートするデータの種別を申告し、前記ブート制御装置45は、申告されたデータを、前記記憶装置から読み出すことを特徴とする。
請求項13記載の発明によれば、プロセッサ311〜313がブートするデータの種別を申告するので、ブート制御装置45は、申告通りのデータを記憶装置から読み出して、ブートすればよく、ブート制御装置の負担を軽くすることができる。
【0024】
請求項14に記載された発明は、請求項13記載のマルチプロセッサ制御方式において、前記複数のプロセッサ311〜313は、ブートするデータの種別を申告し、前記ブート制御装置45は、申告されたプログラムが記憶されている記憶装置をイネーブルして、該イネーブルされた前記記憶装置から申告されたプログラムを読み出すことを特徴とする。
【0025】
請求項14記載の発明によれば、ブートデータを二以上の記憶装置で記憶して置くことができるので、ブートデータの種類が増えた場合でも対応が可能となる。
請求項15に記載された発明は、請求項1ないし14いずれか一項記載のマルチプロセッサ制御方式において、前記ブートデータを分割して、ブートすることを特徴とする。
【0026】
請求項15記載の発明によれば、ブートデータを分割して、ブートすることにより、ブートデータを分割された単位で処理することができ、効率的な処理が可能となる。
請求項16に記載された発明は、請求項1ないし15いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサ311〜313は、ブートデータの誤りを監視し、ブートデータの誤りを検出したときは、その旨を前記ブート制御装置に通知し、該ブート制御装置45は、前記プロセッサからのブートデータの誤り検出の通知を受けたとき、当該プロセッサに対するブートをやり直すことを特徴とする。
【0027】
請求項16記載の発明によれば、プロセッサ311〜313が、ブートデータの誤りを検出したときは、ブート制御装置45は、ブートをやり直すので、確実なブートが可能となる。
請求項17に記載された発明は、請求項1ないし16いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサ311〜313はブートの間、一定のデータを所定間隔で前記ブート制御装置45に伝送し、該ブート制御装置は、前記プロセッサからのデータに誤りを検出したとき、当該プロセッサに対するブートをやり直すことを特徴とする。
【0028】
請求項17記載の発明によれば、ブート制御装置でデータの誤りを検出できるので、迅速な再ブートが可能となる。
請求項18に記載された発明は、請求項15ないし17いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、データの誤りが検出されたブロックから、当該プロセッサ311〜313に対するブートをやり直すことを特徴とする。
【0029】
請求項18記載の発明によれば、データの誤りが検出されたブロックから、プロセッサ311〜313に対するブートをやり直すことにより、正常なブロックは、そのままにして誤りのあるブロックのみ再ブートするので、効率の良い再ブートが可能となる。
請求項19に記載された発明は、請求項16ないし18いずれか一項記載のマルチプロセッサ制御方式において、該ブート制御装置45又は前記複数のプロセッサ311〜313がデータの誤りを検出した場合に、前記ブート制御装置は、ブート中のプロセッサが使用するチャネルを閉塞する手段を具備することを特徴とする。
【0030】
請求項19記載の発明によれば、ブート中のプロセッサが使用するチャネルを閉塞することにより、故障プロセッサが、チャネルを介して、外部装置に影響を与えることを防ぐことができる。
請求項20に記載された発明は、請求項16ないし18いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、ブートのやり直し時において、データの誤りを検出した場合は、障害の発生と判断し、障害情報をブート中のプロセッサを管理する装置に通知することを特徴とする。
【0031】
請求項20記載の発明によれば、ブートのやり直し時において、データの誤りを検出した場合は、固定障害の発生と判断し、迅速に固定障害処理を講じることができる。
請求項21に記載された発明は、請求項16ないし18いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、ブートのやり直し時において、誤りを検出した場合は、以降の処理において、タイムスロットの割当て対象から除外することを特徴とする。
【0032】
請求項21記載の発明によれば、ブートのやり直し時において、データの誤りを検出した場合は、固定障害の発生と判断し、以降の処理において、タイムスロットの割当て対象から除外することにより、無駄なタイムスロットの割当てを防ぐことができ、効率の良いタイムスロットの割当てを可能とした。
請求項22に記載されたブート制御装置に係る発明は、共通バスライン30に接続されたプロセッサ311〜313のブートを制御するブート制御装置45において、当該ブート制御装置は、前記共通バスライン30のタイムスロット分割手段32と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段332、333と、該タイムスロット設定手段が割り当てたタイムスロット位置を前記ブートするプロセッサ及び共通バスラインに接続され記憶装置42に通知する手段とを具備し、前記割り当てたタイムスロットにより、前記プロセッサにブートデータをブートすることを特徴とする。
【0033】
請求項22記載の発明によれば、ブート制御装置は、タイムスロット割当て・設定手段が割り当てたタイムスロットを当該プロセッサに通知し、記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、ブート制御装置が、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とする。
【0034】
請求項23に記載された発明は、請求項22記載のブート制御装置において、割り込み制御部34を具備し、該割り込み制御部は、ブートするプロセッサに対する割り込みを行い、ブート開始又はブートのタイムスロットの通知を行うことを特徴とする。
請求項23記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロット番号とタイムスロットの位置情報を通知することができる。
【0035】
請求項24に記載された発明は、請求項22記載のブート制御装置において、プロセッサステータス監視部を具備し、該プロセッサステータス監視部は、プロセッサに対してポーリングを行い、プロセッサのステータスを監視することを特徴とする。
請求項24記載の発明によれば、ブート制御装置は、プロセッサ311〜313のステータスを定期的に把握できるので、効率的かつ迅速なブートが可能となる。
【0036】
請求項25に記載された発明は、請求項22記載のブート制御装置において、ポーリング制御部36を具備し、該ポーリング制御部は、前記プロセッサステータス監視部35にポーリングタイミングを通知することを特徴とする。
請求項25記載の発明によれば、ブート制御装置は、ポーリング制御部を設けたので、定期的にプロセッサのステータスを知ることができる。
請求項22記載のブート制御装置。
【0037】
請求項26に記載された発明は、第1のテーブル39又は第2のテーブル40を具備し、該第1のテーブルは、前記プロセッサのブートの必要性に関する情報を記憶保持し、該第2のテーブルは、前記プロセッサのブートの必要性に関する情報と前記プロセッサのブート速度に関する情報を記憶保持し、前記タイムスロット割当・設定手段332、333は、前記第1のテーブル又は前記第2のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする請求項22記載のマルチプロセッサ制御装置。
【0038】
請求項26記載の発明によれば、タイムスロット割当・設定手段332、333は、第1のテーブル39又は第2のテーブル40を参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
請求項27に記載された発明は、請求項22記載のブート制御装置において、誤り監視部37を具備し、該誤り監視部は、前記プロセッサステータス監視部35から通知されるプロセッサのステータス情報のうち、誤りに関する監視を行うことを特徴とする。
【0039】
請求項27記載の発明によれば、ブート制御装置は、誤り監視部を設けたので、データの誤りを検出し、確実なブートを行うことができる。
請求項28に記載された発明は、複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを一つのボードに搭載したブート装置において、前記ブート制御装置は、前記共通バスラインのタイムスロット分割手段と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段とを具備し、前記ブート制御装置は、該タイムスロット割当て・設定手段が割り当てたタイムスロットをブートするプロセッサに通知し、前記記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、前記プロセッサにブートデータをブートすることを特徴とするブート装置である。
【0040】
請求項28記載の発明によれば、複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを一つのボードに搭載したことにより、一つにボードにブート装置を組み込むことができ、回路規模の縮小化が可能となる。
【0041】
請求項29に記載された発明は、請求項28記載のブート装置において、前記複数のプロセッサをボード上に設ける代わりに、ボード上にプロセッサの接続端子を設け、ブートする複数のプロセッサを外付としたことを特徴とするブート装置である。
請求項29記載の発明によれば、ブートする複数のプロセッサを外付としたことから、多様なプロセッサのブートを行うことができる。
【0042】
【発明の実施の形態】
本発明の実施の形態について図面と共に説明する。本発明のブロック構成図を図4に示す。プロセッサ部31、プロセッサ部に対するブート制御の制御を行うブート制御装置45及びブートデータであるアプリケーションプログラムを格納する記憶装置42が共通バスライン30上に接続されている。
【0043】
ブート制御装置45は、タイムスロット分割部32、ブート制御の中心的役割を有するタイムシェアリング制御部33、割り込み制御部34、プロセッサステータス監視部35、ポーリング制御部36、誤り監視部37、第1のテーブル39、第2のテーブル40及びチャネル制御部41を有し、記憶装置42には、外部通信インタフェース36が接続されている。
【0044】
各ブロックの機能を説明する。
プロセッサ群31は、タイムシェアリング制御部33及びタイムスロット分割部32に応じ、与えられたタイミング信号、制御信号をもとにブートを行う。
タイムスロット分割部32は、タイムシェアリング制御部33から入力されるタイミング情報を基づき、各プロセッサに接続される共通バス30のタイムスロットの分割を行う。
【0045】
タイムシェアリング制御部33は、タイムスロット分割部32、割り込み制御部34、プロセッサステータス監視部35、ポーリング制御部36、誤り監視部37、第1のテーブル39、第2のテーブル40及びチャネル制御部41及び記憶装置42に対して、各種命令又は制御情報を通知し、また、プロセッサ群31の各プロセッサ311〜313の活性/非活性の情報の受信、誤り監視情報の受信及び各プロセッサ311〜313の速度情報の受信等を行い、ブート制御装置45の中心的な役割を有している。タイムシェアリング制御部33は、各プロセッサ311〜313がブートする際のアクセスタイミングの生成と送信、記憶装置42への制御情報の生成と送信及びポーリング制御部36への周期情報の送信を行う。これにより、各プロセッサ311〜313は、タイムシェアリングされ、自己に割り当てられたタイミング(タイムスロット)で、他のプロセッサの動作を意識することなく、記憶装置42から必要なプログラムをロードし、ブートを行うことができる。
【0046】
割り込み制御部34は、各プロセッサ311〜313に対して、ブートの許可、割り込みを使用したブート開始通知などの割り込みの制御を行う。
プロセッサステータス監視部35は、ポーリング制御部36からのタイミング信号により、各プロセッサ311〜313に対して、ポーリングを行い、プロセッサのステータスの監視を行う。監視されるプロセッサのステータスは、図6に示すように、(1)ブート要求状態、(2)プロセッサ識別信号、(3)ブート要求アプリケーション種別、(4)ブートデータ長、(5)ブート速度、(6)ブート完了、(7)ブロック転送結果等である。
【0047】
ポーリング制御部36は、タイムシェアリング制御部33から、周期情報の通知を受け、プロセッサステータス監視部35にポーリングタイミングを通知する。
誤り監視部37は、プロセッサが出力するステータスのうち、誤りに関する値の出現をプロセッサ毎に監視している。
【0048】
外部ポートインタフェース38は、記憶装置42の記憶の内容を書き換えるために、外部からの信号を記憶装置42に伝える。
第1のテーブル39は、各プロセッサのブート速度が何れも同じである場合に、参照されるテーブルである。ブート速度が異なる場合は、当テーブルBが参照されるる。入力情報は、(1)搭載プロセッサ数、(2)プロセッサの状態である。
【0049】
第2のテーブル40は、バスライン30に異なるブート速度を有するプロセッサが搭載されている場合(速度情報は、プロセッサステータス監視部35で認識する)に参照されるテーブルである。第2のテーブルは、ボードに搭載されたプロセッサのブート速度が異なる場合に参照される。入力情報は、(1)搭載プロセッサ数、(2)プロセッサの状態、(3)プロセッサのブート速度の情報である。
【0050】
チャネル制御部41は、搭載されているプロセッサのアプリケーションを指定する機能を持つ。また、誤り監視部37及びプロセッサステータス監視部35から通知されるプロセッサ情報を受け、正常に動作しないプロセッサについては、タイムシェアリング制御部33に対して該プロセッサTSの除外通知を行い、上位のプロセッサに対して不正常なプロセッサのチャネル障害通知、閉塞通知などを行う。
【0051】
記憶装置42は、各プロセッサ311〜313毎に、ブートデータであるアプリケーションプログラムデータが格納された記憶装置である。ボード上の各プロセッサ311〜313が動作するアプリケーションプログラムが搭載される。この記憶装置42は、ボードの運用形態によって、ハードディスク、その他フロッピディスク等の記憶装置が使用される。記憶装置42の記憶の内容は、外部から外部通信インタフェース38を介して書き換えができる。複数のアプリケーションの場合、単一のメモリ内にバンク分けされて格納されるか、又はアプリケーション毎にメモリがセットされる構成が可能である。
【0052】
次に、実施の形態の説明に当たって、基本となる、図4の主な動作についてに説明する。
プロセッサ部31として、外部の専用交換網と接続された音声信号の符号・復号を行うディジタルシグナルプロセッサ#1〜#Nである場合を例として説明する。このディジタルシグナルプロセッサ#1〜#Kが、LD−CELP(Low Delay−Code Excited Linear Prediction )音声コーデックアプリケーションを、そしてディジタルシグナルプロセッサ#K+1〜#Nが、CS−ACELP(Conjugate Structure Algebraic Code−Exicited Liner Prediction 音声コーデックアプリケーションをブートするとする。
(1)プロセッサのパラメータ等の申告
まず、プロセッサ毎のチャネル/アプリケーション種別が、チャネル制御部41からタイムシェアリング制御部33に通知される。次に、タイムシェアリング制御部33は、初期化信号(リセット信号)を各ディジタルシグナルプロセッサ#1〜#Nに対して送信する。この信号を受けて、各ディジタルシグナルプロセッサ#1〜#Nは、自己のプロセッサをリセットして、その後に、自己のプロセッサの種別、アクセス速度情報等のプロセッサの個別情報の申告及び自己のステータス(ブート完了/未完了)について出力する。図5に申告パラメータの一覧例を示し、図6にプロセッサステータス例を示す。なお、図6中、プロセッサ識別番号のパラメータ「80M/12K」は、50MHz で動作し、内部メモリが12Kワードであることを示す。
(2)タイムシェアリング制御
タイムシェアリング制御部33は、上記申告されたプロセッサ種別、アクセス速度を基にタイムシェアリングを行なう。プロセッサ#1〜#Kの申告パラメータが”0b000010”、ステータスが”0b111100”であり、プロセッサ#K+1〜#Nの申告パラメータが”0b010001”、ステータスが”0b11100”の場合のタイムシェアリングの例を図7に示す。プロセッサタイムスロット位置を決定後、各プロセッサ部#1〜#Nに位置の通知を行う。プロセッサ#1〜#Kに対しては、開始位置”0x00”と終了位置”0x03”を通知し、各プロセッサ#K+1〜#Nに対しては、開始位置”0x04”と終了位置”0x05”を通知する。
(4)ブート開始通知
次に、ブートトリガを各プロセッサ部#1〜#Nに与える。例えば、各プロセッサ#1〜#Nが、参照できるレジスタ値を変化させるか、各プロセッサ部1〜#Nに対して割り込みで通知を行う。
【0053】
ブート開始通知前後のプロセッサタイムシェアリング制御間のシーケンスを図9に、タイミングチャートを図10に示す。
プロセッサが立ち上がると、自己のプロセッサの種別、アクセス速度情報等のプロセッサの個別情報をタイムシェアリング制御部に申告S1する。更に、タイムシェアリング制御部からの、ポーリング信号を受信して、プロセッサのステータス情報をタイムシェアリング制御部に通知S2する。タイムシェアリング制御部は、ステータス情報からブートの必要を判断し、ブートを行うタイムスロットを決め、タイムスロットの位置をプロセッサに通知S4する。タイムシェアリング制御部は、プロセッサからのタイムスロット位置情報の受信応答S4を受けて、ブート開始タイミングを通知を通知S6し、遅滞なくブートを行う。タイムシェアリング制御部は、定期的に、ポーリングを行い、プロセッサのステータスを受ける。
【0054】
図10中、プロセッサは、開始通知信号の立ち上がりエッジ後、次の指定されたタイムスロットTS位置からブートを開始する。ただし、ブート開始信号の立ち上がりタイミングは、時刻A以降であることが必要であり、また、時刻Bまでの時間は、特に割り込みで通知する場合は割り込みハンドラに応じて、適当に確保する必要がある。このためブート開始通知信号は、同期信号をマスタクロックで数段シフトした信号にて生成する必要がある。
(5)チャネル制御部によるアプリケーションの指定
チャネル制御部41は、搭載されているプロセッサのアプリケーションを指定する。例えば、N個のプロセッサに対し、#1〜#Kまでは、アプリケーションA(LD−CELP音声コーデック)を使用し、#K+1〜#Nまでは、アプリケーションB(CS−ACELP音声コーデック)を指定する。
(6)アプリケーションプログラムの格納
アプリケーションプログラムメモリには、例えば、N個のプロセッサに対し、#1〜#Kまでは、アプリケーションA(LD−CELP音声コーデック)を使用し、#K+1〜#Nまでは、アプリケーションB(CS−ACELP音声コーデック)のアプリケーションプログラムが格納する。
【0055】
(7)誤り監視
プロセッサステータス監視部35から通知されるプロセッサのステータス情報を監視し、誤りを検出したら、タイムシェアリング制御部33へのマスク通知、チャネル制御部41への当該プロセッサの使用チャネルの閉塞通知等を行う。あるプロセッサがブート中であるか、あるいは通常動作時に誤りを出力した場合は、タイムシェアリング制御部33に、プロセッサのチャネル番号を通知すると共にチャネル毎の出現回数を記録保持しておく。予め、指定された回数を超えて誤りが発生した場合は、プロセッサのチャネル番号と回数をチャネル制御部41に通知する。誤り監視部37は、プロセッサが出力するステータスのうち、誤りに関する値の出現をプロセッサ毎に監視している。例えば、図6のステータスの内、ブロック転送結果が、正常か否か監視する。
【0056】
次に、本発明の実施の形態について説明する。以下の説明において、ブート制御装置の内、説明に関係するブロックを摘示して説明する。また説明が、重複する場合は、その説明を省いている。
(1)第1の実施の形態
図11は、本発明の第1の実施の形態を説明するための図である。プロセッサによるブートの基本形態が示されている。複数のプロセッサと311、313とタイムシェアリング制御部33とブートデータを格納する記憶装置42とが接続される共通バスライン30とが関与する。
【0057】
図4の共通バスラインのタイムスロット分割手段32により、共通バスライン30が、タイムシェアリングされていることを前提に説明する(以下同じ)。また、プロセッサ311〜313の内、プロセッサ311にブートを行うものとする。
タイムシェアリング制御部33は、プロセッサ311〜313等の装置とタイムシェアリング制御部33とのインタフェースをとるプロセッサインタフェース部331、ブートプロセッサ数、必要な帯域及びテーブル等を考慮して、タイムスロット分割手段32により分割された共通バスラインのタイムスロットを各プロセッサ毎に割り当てるタイムスロット割当て部332及び該タイムスロット割当て部332の割当てに従い、プロセッサ311のブートブートデータを挿入するタイムスロットを設定し、プロセッサインタフェース部及び記憶装置42に通知するバスタイムスロット設定部333とを有する。
【0058】
また、記憶装置42は、アドレス発生部422及びデータ読出し部423を有し、アドレス発生部422は、タイムスロット割当て部332からの信号を受けて、ブートするデータが割り当てられているアドレスを発生し、データ読出し部423は、タイムスロット割当て部332からの信号を受けてイネーブルされる。
【0059】
タイムシェアリング制御部33は、プロセッサ311に、電源投入時等でブートを行う必要がある場合、タイムスロット割当て部332によって割り当てられたタイムスロット位置でブートを行う。そのために、タイムシェアリング制御部33は、ブートを行うプロセッサ311及び記憶装置42にブートを行うタイムスロット位置の通知を行う。記憶装置42は、その割当てられたタイムスロット位置にブートデータを挿入してブートを行う。プロセッサ311は、通知されたタイムスロット位置から、ブートデータを取得し、ブート処理を行う。
【0060】
図12は、本発明の第1実施の形態のシーケンスを説明するための図である。プロセッサ311とタイムシェアリング制御部33との間で、図12に示すシーケンスの処理が行われる。タイムシェアリング制御部33がブートを行う必要があると判断した場合、ブートを行うタイムスロットを割り当て、このタイムスロットの位置及びブート開始タイミングを通知S10した後、ブートを行う。ブートが完了すると、プロセッサ311は、ブート完了の通知S11を行う。タイムシェアリング制御部33は、ブート完了通知を受信すると、次の通信のために、タイムスロットを変更する。図中メモリロードは、所望のブートデータを割り当てられたタイムスロットに挿入するために、共通バスラインに同期してアドレスの生成等を行う。
(2)第2の実施の形態
図13は、本発明の第2の実施の形態を説明するための図である。第2の実施の形態は、プロセッサ311のレジスタ315を用いて、プロセッサにブート開始を通知するものである。タイムシェアリング制御部33は、ブート開始に当たって、ブートするプロセッサ311のブートレジスタ315の値を変更することによりブート開始通知を行う。なお、ブート開始通知前に、タイムスロットの位置の通知は行われている。
【0061】
図14は、本発明の第2実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、プロセッサ311にブートする要因が発生すると、タイムシェアリングを変更し、ブートを行うタイムスロットを割り当て、このタイムスロットの位置をプロセッサ311に通知S15した後、プロセッサ311のブートレジスタを変更することによって、ブートの開始を通知S16している。
(3)第3の実施の形態
図15は、本発明の第3の実施の形態を説明するための図である。第3の実施の形態は、割り込みによりプロセッサにブート開始を通知することである。タイムシェアリング制御部33は、ブート開始に当たって、ブートするプロセッサ311に割り込みを行ってブートの開始を通知する。プロセッサ311では、割り込みが発生すると割り込みハンドラにジャンプしてブート処理が行なわれる。
【0062】
図16は、本発明の第3実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、プロセッサ311にブートする要因が発生すると、タイムシェアリングを変更し、ブートを行うタイムスロットを割り当て、このタイムスロットの位置をプロセッサ311に通知S20した後、プロセッサ311に割り込みをかけて、ブートの開始を通知S21している。
(4)第4の実施の形態
図17は、本発明の第4の実施の形態を説明するための図である。第4の実施の形態は、ブート開始通知に先立って、プロセッサ311に割り込みにより、ブートを行うタイムスロットの位置の通知を行うものである。プロセッサ311では、割り込みが発生すると割り込みハンドラにジャンプし、ブート開始トリガの通知により、ブート処理が行なわれる。
【0063】
図18は、本発明の第4実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、プロセッサ311にブートする要因が発生すると、タイムシェアリングを変更し、ブートを行うタイムスロットを割り当て、このタイムスロットの位置をプロセッサ311に割り込みをかけて通知S25した後、ブートの開始を通知し、ブートを開始する。
(5)第5の実施の形態
図19は、本発明の第5の実施の形態を説明するための図である。第5の実施の形態は、ブート開始通知に先立って、プロセッサ311に割り込みにより、ブートを行うタイムスロット番号とタイムスロットの位置情報の通知を行うものである。プロセッサ311では、割り込みが発生すると割り込みハンドラにジャンプし、ブート開始トリガの通知により、ブート処理が行なわれる。
【0064】
図20は、本発明の第5実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、プロセッサ311にブートする要因が発生すると、ブートを行うタイムスロットを割り当て、このタイムスロットの番号とタイムスロットの位置情報をプロセッサ311に割り込みをかけて通知S30した後、ブートの開始を通知し、ブートを開始する。
(6)第6の実施の形態
図21は、本発明の第6の実施の形態を説明するための図である。第6の実施の形態は、各プロセッサ311〜313のブート要求を認識し、ブート要求したプロセッサ311のみに、ブートを行うものである。
【0065】
図22は、本発明の第6実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、各プロセッサ311〜313にブートする要因があるか否かをの指示S35を行う。プロセッサ311は、ブート要因があると、ブートを要求S36する。タイムシェアリング制御部33は、ブート要求を受けるとブート要求したプロセッサ311に対してのみ、タイムスロットを生成し、ブートを行う。
(7)第7の実施の形態
図23は、本発明の第7の実施の形態を説明するための図である。第7の実施の形態は、タイムシェアリング制御部33のプロセッサステータス監視部35が、プロセッサ311〜313のステータスを監視して、ブート要求しているプロセッサ311〜313を検出する。タイムスロット割当て部332は、テーブルを参照して、ブート要求しているプロセッサ311〜313に対してブートのためのタイムスロットを割り当てる。
【0066】
図24は、本発明の第7実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、各プロセッサ311〜313にブートする要因があるか否かをの指示S40を行う。プロセッサ311は、ブート要因があると、自己のステータスをブートを要求ありとする。タイムシェアリング制御部33は、ブート要求41を受けるとブート要求したプロセッサ311に対して、ブートのためのタイムスロットを生成し、ブートを行う。
(8)第8の実施の形態
図25は、本発明の第8の実施の形態を説明するための図である。第8の実施の形態は、タイムシェアリング制御部33のプロセッサステータス監視部35が、ポーリング制御部36とプロセッサステータス監視部35により、プロセッサ311〜313のステータスを監視して、ブート要求しているプロセッサ311〜313を検出する。タイムシェアリング制御部33は、ブート要求しているプロセッサ311〜313に対してブートのためのタイムスロットを割り当てて、ブートを行う。なお、プロセッサステータス監視部35は、ポーリングされた、プロセッサ311〜313のブート要求の状態を、ポーリング毎に、前回と比較して、変化の有った場合に、ブート要求があると判断する。
【0067】
図26は、本発明の第8実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、各プロセッサ311〜313にブートする要因があるか否かをの指示S45を行う。プロセッサ311は、ブート要因があると、自己のステータスをブートを要求ありとする。タイムシェアリング制御部33は、ブート要求46を受けるとブート要求したプロセッサ311に対して、ブートのためのタイムスロットを生成し、ブートを行う。
(9)第9の実施の形態
図27は、本発明の第9の実施の形態を説明するための図である。第9の実施の形態は、プロセッサ311〜313のブート速度が異なる場合で、その場合には、各プロセッサ311〜313は、ブート速度を申告する手段を有し、タイムスロット割当て部332は、ブート速度を考慮して、ブート要求しているプロセッサ311〜313に対してブートのためのタイムスロットを割り当てる。
【0068】
図28は、本発明の第7実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、各プロセッサ311〜313にブートする要因があるか否かをの指示S50を行う。プロセッサ311は、ブート要因があると、自己のステータスをブートを要求ありとし、更に、ブート速度を申告するS52。タイムシェアリング制御部33は、ブート要求51を受けるとブート要求したプロセッサ311に対して、ブートのためのタイムスロットを生成し、ブートを行う。
(10)第10の実施の形態
図29は、本発明の第10の実施の形態を説明するための図である。第10の実施の形態は、プロセッサ311〜313のブート速度が異なる場合で、その場合には、各プロセッサ311〜313は、ブート速度を申告する手段を有し、タイムスロット割当て部332は、ブート速度及び第2のテーブル40を参照して、ブート要求しているプロセッサ311〜313に対してブートのためのタイムスロットを割り当てる。
【0069】
図30は、本発明の第10実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、各プロセッサ311〜313にブートする要因があるか否かをの指示S55を行う。プロセッサ311は、ブート要因があると、自己のステータスをブートを要求あり56とし、更に、ブート速度を通知S57する。タイムシェアリング制御部33は、ブート要求56を受けるとブート要求したプロセッサ311に対して、ブートのためのタイムスロットを生成し、ブートを行う。
(11)第11の実施の形態
図31は、本発明の第11の実施の形態を説明するための図である。第11の実施の形態は、プロセッサ311〜313のブート長が異なる場合で、かつ、各プロセッサ311〜313が、タイムシェアリング制御部33にブート長を申告した場合である。記憶装置42のアドレス生成部422は、プロセッサカウンタ4222とアドレスの最終カウンタ値である最終値設定部4223と比較部4221とを有する。タイムシェアリング制御部33は、ブートデータのアドレスの最終カウンタ値を最終値設定部4223に設定し、比較部4221の出力から、ブートデータの読出しが終わったことを検出して、メモリロードの終了を検出し、新たな処理を行う。
(12)第12の実施の形態
図32は、本発明の第12の実施の形態を説明するための図である。第12の実施の形態は、記憶装置42に関するものである。記憶装置42は、プロセッサ311〜313数分のアドレスカウンタ4223〜4224又はアドレスを保持・記憶している。従って、タイムスロットが、そのプロセッサに割り当てられれば、任意のタイミングでブートすることができる。
(13)第13の実施の形態
図33は、本発明の第13の実施の形態を説明するための図である。第13の実施の形態は、ブートするアプリケーションプログラムが複数ある場合である。記憶装置42には、ブートすべきアプリケーションプログラムを複数記憶されている。ブートするプロセッサ311は、ブート要求に際して、アプリケーション種別をタイムシェアリング制御部33に通知する。タイムシェアリング制御部33は、アプリケーション種別を受けてから、当該プロセッサに対してタイムスロットの割当てを行い、ブートを行う。
【0070】
ブートするプロセッサ311は、次のようにして、アプリケーション種別をタイムシェアリング制御部33に通知する。プロセッサ311は、ブート要求と一緒に、アプリケーション種別をステータス情報として、ポーリング時に送信する。すると、ポーリング制御部36とプロセッサステータス監視部35は、ブート要求とステータスを情報を抽出して、タイムシェアリング制御部33に渡す。タイムシェアリング制御部33は、それで、プロセッサ311のブート要求とアプリケーション種別を知ることができる。
【0071】
図34は、本発明の第13実施の形態のシーケンスを説明するための図である。プロセッサ311は、タイムシェアリング制御部33に、ブート要求とともに、アプリケーション種別を通知60する。タイムシェアリング制御部33は、この通知を受けて、このプロセッサ311に対するタイムスロットを設定し、ブートを行う。
(14)第14の実施の形態
図35は、本発明の第14の実施の形態を説明するための図である。第14の実施の形態は、ブートするアプリケーションプログラムが複数あり、且つ、記憶装置42は、複数の記憶手段#1〜#Nを有し、各記憶手段にブートすべきアプリケーションプログラムが複数記憶されている場合である。ブートするプロセッサ311は、ブート要求に際して、アプリケーション種別をタイムシェアリング制御部33に通知する。タイムシェアリング制御部33は、アプリケーション種別を受けてから、当該プロセッサに対してタイムスロットの割当てを行い、記憶装置42の当該アプリケーションが記憶されている記憶手段をイネーブルして、アプリケーションを読出して、ブートを行う。
【0072】
図36は、本発明の第14実施の形態のシーケンスを説明するための図である。シーケンスは、図34と同じであるので、説明は省略する。
(15)第15の実施の形態
図37は、本発明の第15の実施の形態を説明するための図である。第15の実施の形態は、プロセッサ311〜313のブート速度及び複数のブートされるアプリケーションプログラムがある場合で、その場合には、各プロセッサ311〜313は、ブート速度とアプリケーション種別を申告する手段を有し、タイムスロット割当て部332は、ブート速度を考慮して、ブート要求しているプロセッサ311〜313に対してブートのためのタイムスロットを割り当てる。
【0073】
図38は、本発明の第15実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部33は、プロセッサ311のブート要求とアプリケーション種別を受けて、ブート要求したプロセッサ311に対して、ブートのためのタイムスロットを生成し、ブートを行う。
(10)第16の実施の形態
図39は、本発明の第16の実施の形態を説明するための図である。第16の実施の形態は、プロセッサ311〜313のブート速度び複数のブートされるアプリケーションプログラムがある場合で、その場合には、各プロセッサ311〜313は、ブート速度及びブートするアプリケーション種別を申告する手段を有し、タイムスロット割当て部332は、ブート速度及び第2のテーブル40を参照して、ブート要求しているプロセッサ311〜313に対してブートのためのタイムスロットを割り当てる。
【0074】
図40は、本発明の第16実施の形態のシーケンスを説明するための図である。シーケンスは、図39と同じであるので、説明を省略する。
(11)第17の実施の形態
図41は、本発明の第17の実施の形態を説明するための図である。第17の実施の形態は、異常処理に関するものである。第1〜第16の実施の形態において、ブート処理をしている最中に、プロセッサ311が、データの誤りを検出した場合、データ誤りのあったことを、タイムシェアリング制御部33に通知する。タイムシェアリング制御部33は、誤りの通知を受けて、進行中のブートを中止し、ブートをやり直す。
【0075】
図42 は、本発明の第17 実施の形態のシーケンスを説明するための図である。プロセッサ311は、ブート処理中に誤りを検出すると、タイムシェアリング制御部33にデータ誤りを通知70する。タイムシェアリング制御部33は、この通知を受けて、現在のブート処理を中止し、タイムスロットの変更を行い、プロセッサ311には、初期化指令を通知し、プロセッサ311を初期の状態に戻す。その後、必要に応じて、再ブート処理を行う。
(12)第18の実施の形態
図43は、本発明の第18の実施の形態を説明するための図である。第18の実施の形態は、第17の実施の形態において、ブート処理をブロックに分割して行った場合である。タイムシェアリング制御部33は、誤り処理を行い、誤りの発生したブロックから、ブートをやり直す。
【0076】
図44は、本発明の第18実施の形態のシーケンスを説明するための図である。プロセッサ311は、ブロック毎に、ブロックチェックを行い、その結果をタイムシェアリング制御部33に通知している。ブート処理の途中で誤りが発生すると、プロセッサ311はタイムシェアリング制御部33に、ブロックチェック結果(異常)を通知73する。タイムシェアリング制御部33は、この通知を受けて、現在のブート処理を中止し、誤ったブロックからブート処理を再開74する。
(13)第19の実施の形態
図45は、本発明の第19の実施の形態を説明するための図である。第19の実施の形態は、第1〜第16の実施の形態において、ブート処理をしている最中に、ブートのプロセッサ311〜313は、定期的にプロセッサ311〜313毎に又は共通に割り当てた所定のデータ列を送信し、タイムシェアリング制御部33はそのデータを監視して、ブート処理の正常か異常化の監視をする。異常を検出した場合は、そのプロセッサのブート処理を終了する。
【0077】
図46は、本発明の第19実施の形態のシーケンスを説明するための図である。プロセッサ311は、ブート処理中定期的に所定のデータをタイムシェアリング制御部33に特定のタイムスロットに書き込む。タイムシェアリング制御部33は、そのデータ列をチェックし、誤りを検出すると、初期化処理又は再ブート処理を行う。
【0078】
(14)第20の実施の形態
図47は、本発明の第20の実施の形態を説明するための図である。第20の実施の形態は、プロセッサ311〜313が、PBX(Private Branch eXchange:構内交換機)とネットワークインタフェースNIの間に設けた、信号処理プロセッサ52〜54の場合である。タイムシェアリング制御部33が、ブート処理中に、特定の信号処理プロセッサ52〜54に異常が検出されたときは、そのプロセッサを閉塞する。
【0079】
(15)第21の実施の形態
第17〜19の実施の形態において、最初の誤り検出は、再ブート処理を行い、再ブート処理中の誤り検出は、固定障害として、ネットワークの処理チャネル制御手段に障害情報を送出し、チャネルの閉塞処理を継続する。
(16)第22の実施の形態
第17〜19の実施の形態において、最初の誤り検出は、再ブート処理を行い、再ブート処理中の誤り検出は、固定障害として、以降のタイムスロットの割当対象から除外する。
【0080】
本発明は、プロセッサのバスアクセス時間の短縮のみならず共通バスラインの時間的資源を効率的に使用し、かつボード上のプロセッサを統合制御することで回路規模を縮小化したものである。
【0081】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。請求項1記載の発明によれば、ブート制御装置は、タイムスロット割当て・設定手段が割り当てたタイムスロットを当該プロセッサに通知し、記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、ブート制御装置が、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とする。
【0082】
請求項2記載の発明によれば、プロセッサ311〜313に設けたレジスタの値を変化させるだけで簡単・迅速にブート開始を通知することができる。
請求項3記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にブート開始を通知することができる。
請求項4記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロットの位置情報を通知することができる。
【0083】
請求項5記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロット番号とタイムスロットの位置情報を通知することができる。
請求項6に記載された発明は、請求項1ないし5いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置45は、前記プロセッサがブートを要求していることを検出するプロセッサステータス監視手段35、36を具備し、前記タイムスロット割当・設定手段332、333は、前記プロセッサステータス監視手段により検出されたブートを要求しているプロセッサに対するタイムスロットを割り当てることを特徴とする。
【0084】
請求項6記載の発明によれば、ブート制御装置45が、プロセッサステータス監視手段35、36を具備することにより、ブートを要求しているプロセッサに対して、機動的にタイムスロットを割り当てることができる。
請求項7記載の発明によれば、タイムスロット割当・設定手段332、333は、第1のテーブルを参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
【0085】
請求項8記載の発明によれば、タイムスロット割当・設定手段332、333は、ブート速度違う場合であっても、第2のテーブル40を参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
請求項9記載の発明によれば、ブート制御装置45が、ポーリング手段を具備することにより、プロセッサのステータスを迅速に知ることができる。
【0086】
請求項10記載の発明によれば、タイムスロット割当・設定手段332、333が、申告されたブート速度に基づいてタイムスロットの割り当てができるので確実・迅速にタイムスロットを割り当てることができる。
請求項11記載の発明によれば、ブート制御装置45は、ブートデータの読出しのアドレスカウンタを監視することにより、ブートデータの読出しの終了を検出することができるので、次の処理を迅速に行うことができる。
【0087】
請求項12記載の発明によれば、前記記憶装置42は、全プロセッサのアドレスカウンタ又はアドレスを記憶保持する記憶手段を具備しているので、共通バスラインのタイムスロット上に、任意に、いつでも、当該プロセッサのブートデータを読出し、当該プロセッサのブートタイムスロットに配置することが可能である。
【0088】
請求項13記載の発明によれば、プロセッサ311〜313がブートするデータの種別を申告するので、ブート制御装置45は、申告通りのデータを記憶装置から読み出して、ブートすればよく、ブート制御装置の負担を軽くすることができる。
請求項14記載の発明によれば、ブートデータを二以上の記憶装置で記憶して置くことができるので、ブートデータの種類が増えた場合でも対応が可能となる。
【0089】
請求項15記載の発明によれば、ブートデータを分割して、ブートすることにより、ブートデータを分割された単位で処理することができ、効率的な処理が可能となる。
請求項16記載の発明によれば、プロセッサ311〜313が、ブートデータの誤りを検出したときは、ブート制御装置45は、ブートをやり直すので、確実なブートが可能となる。
【0090】
請求項17記載の発明によれば、ブート制御装置でデータの誤りを検出できるので、迅速な再ブートが可能となる。
請求項18記載の発明によれば、データの誤りが検出されたブロックから、プロセッサ311〜313に対するブートをやり直すことにより、正常なブロックは、そのままにして誤りのあるブロックのみ再ブートするので、効率の良い再ブートが可能となる。
【0091】
請求項19記載の発明によれば、ブート中のプロセッサが使用するチャネルを閉塞することにより、故障プロセッサが、チャネルを介して、外部装置に影響を与えることを防ぐことができる。
請求項20記載の発明によれば、ブートのやり直し時において、データの誤りを検出した場合は、固定障害の発生と判断し、迅速に固定障害処理を講じることができる。
【0092】
請求項21記載の発明によれば、ブートのやり直し時において、データの誤りを検出した場合は、固定障害の発生と判断し、以降の処理において、タイムスロットの割当て対象から除外することにより、無駄なタイムスロットの割当てを防ぐことができ、効率の良いタイムスロットの割当てができる。
請求項22記載の発明によれば、ブート制御装置は、タイムスロット割当て・設定手段が割り当てたタイムスロットを当該プロセッサに通知し、記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、ブート制御装置が、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とする。
【0093】
請求項23記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロット番号とタイムスロットの位置情報を通知することができる。
請求項24記載の発明によれば、ブート制御装置は、プロセッサ311〜313のステータスを定期的に把握できるので、効率的かつ迅速なブートが可能となる。
【0094】
請求項25記載の発明によれば、ブート制御装置は、ポーリング制御部を設けたので、定期的にプロセッサのステータスを知ることができる。
請求項26記載の発明によれば、タイムスロット割当・設定手段332、333は、第1のテーブル39又は第2のテーブル40を参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
【0095】
請求項27記載の発明によれば、ブート制御装置は、誤り監視部を設けたので、データの誤りを検出し、確実なブートを行うことができる。
請求項28記載の発明によれば、複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを一つのボードに搭載したことにより、一つにボードにブート装置を組み込むことができ、回路規模の縮小化が可能となる。
【0096】
請求項29記載の発明によれば、ブートする複数のプロセッサを外付としたことから、多様なプロセッサのブートを行うことができる。
【図面の簡単な説明】
【図1】従来のマルチプロセッサ構成を説明するための図である。
【図2】従来の共通バスを使用したマルチプロセッサ構成を説明するための図である。
【図3】従前のバスアクセス処理を説明するための図である。
【図4】本発明のブロック構成図である。
【図5】申告パラメータ一覧例である。
【図6】プロセッサのステータスの例である。
【図7】タイムスロット分割例を説明するための図である。
【図8】第1のテーブルの例である。
【図9】ブート開始通知前後のシーケンスを説明するための図である。
【図10】ブート開始通知信号のタイミングチャートである。
【図11】本発明の第1の実施の形態を説明するための図である。
【図12】本発明の第1の実施の形態のシーケンスである。
【図13】本発明の第2の実施の形態を説明するための図である。
【図14】本発明の第2の実施の形態のシーケンスである。
【図15】本発明の第3の実施の形態を説明するための図である。
【図16】本発明の第3の実施の形態のシーケンスである。
【図17】本発明の第4の実施の形態を説明するための図である。
【図18】本発明の第4の実施の形態のシーケンスである。
【図19】本発明の第5の実施の形態を説明するための図である。
【図20】本発明の第5の実施の形態のシーケンスである。
【図21】本発明の第6の実施の形態を説明するための図である。
【図22】本発明の第6の実施の形態のシーケンスである。
【図23】本発明の第7の実施の形態を説明するための図である。
【図24】本発明の第7の実施の形態のシーケンスである。
【図25】本発明の第8の実施の形態を説明するための図である。
【図26】本発明の第8の実施の形態のシーケンスである。
【図27】本発明の第9の実施の形態を説明するための図である。
【図28】本発明の第9の実施の形態のシーケンスである。
【図29】本発明の第10の実施の形態を説明するための図である。
【図30】本発明の第10の実施の形態のシーケンスである。
【図31】本発明の第11の実施の形態を説明するための図である。
【図32】本発明の第12の実施の形態を説明するための図である。
【図33】本発明の第13の実施の形態を説明するための図である。
【図34】本発明の第13の実施の形態のシーケンスである。
【図35】本発明の第14の実施の形態を説明するための図である。
【図36】本発明の第14の実施の形態のシーケンスである。
【図37】本発明の第15の実施の形態を説明するための図である。
【図38】本発明の第15の実施の形態のシーケンスである。
【図39】本発明の第16の実施の形態を説明するための図である。
【図40】本発明の第16の実施の形態のシーケンスである。
【図41】本発明の第17の実施の形態を説明するための図である。
【図42】本発明の第17の実施の形態のシーケンスである。
【図43】本発明の第18の実施の形態を説明するための図である。
【図44】本発明の第18の実施の形態のシーケンスである。
【図45】本発明の第19の実施の形態を説明するための図である。
【図46】本発明の第19の実施のシーケンスである。
【図47】本発明の第20の実施の形態を説明するための図である。
【符号の説明】
30 共通バスライン
31 プロセッサ部
32 タイムスロット分割部
33 タイムシェアリング制御部
34 割り込み制御部
35 プロセッサステータス監視部
36 ポーリング制御部
37 誤り監視部
38 外部通信ポートインタフェース
39 第1のテーブル
40 第2のテーブル
41 チャネル制御部
42 記憶装置
45 ブート制御装置
Claims (29)
- 複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを具備するマルチプロセッサ制御方式において、
前記ブート制御装置は、前記共通バスラインのタイムスロット分割手段と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段とを具備し、前記ブート制御装置は、該タイムスロット割当て・設定手段が割り当てたタイムスロットをブートするプロセッサに通知し、前記記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、前記プロセッサにブートデータをブートすることを特徴とするマルチプロセッサ制御方式。 - 前記ブート制御装置は、前記ブートするプロセッサに設けたレジスタの値を変化させることにより、前記ブートするプロセッサにブート開始を通知することを特徴とする請求項1記載のマルチプロセッサ制御方式。
- 前記ブート制御装置は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサにブート開始を通知することを特徴とする請求項1記載のマルチプロセッサ制御方式。
- 前記ブート制御装置は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサに前記プロセッサにブートデータが配置されるタイムスロット位置情報を通知することを特徴とする請求項1ないし3いずれか一項記載のマルチプロセッサ制御方式。
- 前記ブート制御装置は、前記ブートするプロセッサに割り込みを行うことにより、ブートデータが配置されるタイムスロット番号とブートデータが配置されるタイムスロット位置情報を通知することを特徴とする請求項1ないし3いずれか一項記載のマルチプロセッサ制御方式。
- 前記ブート制御装置は、前記複数のプロセッサの一つ又は複数がブートを要求していることを検出するプロセッサステータス監視手段を具備し、
前記タイムスロット割当・設定手段は、前記プロセッサステータス監視手段により検出されたブートを要求しているプロセッサに対するタイムスロットを割り当てることを特徴とする請求項1ないし5いずれか一項記載のマルチプロセッサ制御方式。 - 前記ブート制御装置は、前記複数のプロセッサのブートの必要性に関する情報が記憶保持されている第1のテーブルを具備し、
前記タイムスロット割当・設定手段は、前記第1のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする請求項1ないし6いずれか一項記載のマルチプロセッサ制御方式。 - 前記ブート制御装置は、第2のテーブルを具備し、
該第2のテーブルは、前記複数のプロセッサのブートの必要性に関する情報と前記プロセッサのブート速度に関する情報を記憶保持し、
前記タイムスロット割当・設定手段は、前記第2のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする請求項1ないし6いずれか一項記載のマルチプロセッサ制御方式。 - 前記ブート制御装置は、前記プロセッサのブート要求の状態をポーリングにより検出するポーリング手段を具備し、
前記ブート制御装置は、該ポーリング手段を用いて、周期的にポーリングを行い、前記複数のプロセッサのブート要求の状態変化を検出し、更に、前記タイムスロット割当・設定手段により、状態変化のあったプロセッサに対してブートのためのタイムスロットを割り当てることを特徴とする請求項1ないし8いずれか一項記載のマルチプロセッサ制御方式。 - 前記複数のプロセッサは、ブート速度を申告する手段を具備し、
前記タイムスロット割当・設定手段は、申告されたブート速度に基づいてタイムスロットの割り当てを行うことを特徴とする請求項1ないし9いずれか一項記載のマルチプロセッサ制御方式。 - 前記複数のプロセッサは、前記ブート制御装置にブートデータ長を申告し、
前記ブート制御装置は、当該ブートデータの読出しのアドレスカウンタを監視し、前記複数のプロセッサへのブートデータの読み出しが、申告されたブートデータ長に対応する読出しアドレスをカウントしたことにより、ブートデータの読出しの終了を検出することを特徴とする請求項1ないし10いずれか一項記載のマルチプロセッサ制御方式。 - 前記記憶装置は、プロセッサ数分のアドレスカウンタ又はアドレスを記憶保持する記憶手段を具備し、更に、前記記憶装置は、いつでも、当該プロセッサのアドレスカウンタ又はアドレスを用いて、当該プロセッサのブートデータを読出し、当該プロセッサのブートタイムスロットに配置可能としたことを特徴とする請求項1ないし11いずれか一項記載のマルチプロセッサ制御方式。
- 前記複数のプロセッサは、ブートするデータの種別を申告し、前記ブート制御装置は、申告されたプログラムを、前記記憶装置から読み出すことを特徴とする請求項1ないし12いずれか一項記載のマルチプロセッサ制御方式。
- 前記複数のプロセッサは、ブートするデータの種別を申告し、前記ブート制御装置は、申告されたプログラムが記憶されている記憶装置をイネーブルして、該イネーブルされた前記記憶装置から申告されたデータを読み出すことを特徴とする請求項13記載のマルチプロセッサ制御方式。
- 前記ブートデータを分割して、ブートすることを特徴とする請求項1ないし14いずれか一項記載のマルチプロセッサ制御方式。
- 前記プロセッサは、ブートデータの誤りを監視し、ブートデータの誤りを検出したときは、その旨を前記ブート制御装置に通知し、
該ブート制御装置は、前記複数のプロセッサからのブートデータの誤り検出の通知を受けたとき、当該プロセッサに対するブートをやり直すことを特徴とする請求項1ないし15いずれか一項記載のマルチプロセッサ制御方式。 - 前記プロセッサはブートの間、一定のデータを所定間隔で前記ブート制御装置に伝送し、
該ブート制御装置は、前記複数のプロセッサからのデータに誤りを検出したとき、当該プロセッサに対するブートをやり直すことを特徴とする請求項1ないし16いずれか一項記載のマルチプロセッサ制御方式。 - 前記ブート制御装置は、データの誤りが検出されたブロックから、当該プロセッサに対するブートをやり直すことを特徴とする請求項15ないし17いずれか一項記載のマルチプロセッサ制御方式。
- 該ブート制御装置又は前記複数のプロセッサがデータの誤りを検出した場合に、前記ブート制御装置は、ブート中のプロセッサが使用するチャネルを閉塞する手段を具備することを特徴とする請求項16ないし18いずれか一項記載のマルチプロセッサ制御方式。
- 前記ブート制御装置は、ブートのやり直し時において、データの誤りを検出した場合は、障害の発生と判断し、障害情報をブート中のプロセッサを管理する装置に通知することを特徴とする請求項16ないし18いずれか一項記載のマルチプロセッサ制御方式。
- 前記ブート制御装置は、ブートのやり直し時において、誤りを検出した場合は、以降の処理において、タイムスロットの割当て対象から除外することを特徴とする請求項16ないし18いずれか一項記載のマルチプロセッサ制御方式。
- 共通バスラインに接続されたプロセッサのブートを制御するブート制御装置において、
当該ブート制御装置は、前記共通バスラインのタイムスロット分割手段と、
ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段と、該タイムスロット設定手段が割り当てたタイムスロット位置を前記ブートするプロセッサ及び共通バスラインに接続され記憶装置に通知する手段とを具備し、前記割り当てたタイムスロットにより、前記プロセッサにブートデータをブートすることを特徴とするブート制御装置。 - 割り込み制御部を具備し、該割り込み制御部は、ブートするプロセッサに対する割り込みを行い、ブート開始又はブートのタイムスロットの通知を行うことを特徴とする請求項22記載のブート制御装置。
- プロセッサステータス監視部を具備し、該プロセッサステータス監視部は、プロセッサに対してポーリングを行い、プロセッサのステータスを監視することを特徴とする請求項22記載のブート制御装置。
- ポーリング制御部を具備し、該ポーリング制御部は、前記プロセッサステータス監視部にポーリングタイミングを通知することを特徴とする請求項22記載のブート制御装置。
- 第1のテーブル又は第2のテーブルを具備し、
該第1のテーブルは、前記プロセッサのブートの必要性に関する情報を記憶保持し、該第2のテーブルは、前記プロセッサのブートの必要性に関する情報と前記プロセッサのブート速度に関する情報を記憶保持し、
前記タイムスロット割当・設定手段は、前記第1のテーブル又は前記第2のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする請求項22記載のマルチプロセッサ制御装置。 - 誤り監視部を具備し、該誤り監視部は、前記プロセッサステータス監視部から通知されるプロセッサのステータス情報のうち、誤りに関する監視を行うことを特徴とする請求項22記載のブート制御装置。
- 複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを一つのボードに搭載したブート装置において、
前記ブート制御装置は、前記共通バスラインのタイムスロット分割手段と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段とを具備し、前記ブート制御装置は、該タイムスロット割当て・設定手段が割り当てたタイムスロットをブートするプロセッサに通知し、前記記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、前記プロセッサにブートデータをブートすることを特徴とするブート装置。 - 請求項28記載のブート装置において、前記複数のプロセッサをボード上に設ける代わりに、ボード上にプロセッサの接続端子を設け、ブートする複数のプロセッサを外付としたことを特徴とするブート装置。
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