JPH07120938B2 - パルス出力装置 - Google Patents
パルス出力装置Info
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- JPH07120938B2 JPH07120938B2 JP62248335A JP24833587A JPH07120938B2 JP H07120938 B2 JPH07120938 B2 JP H07120938B2 JP 62248335 A JP62248335 A JP 62248335A JP 24833587 A JP24833587 A JP 24833587A JP H07120938 B2 JPH07120938 B2 JP H07120938B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自動車エンジン、モータなどの周辺機器の制
御を行なうパルス出力装置に関する。
御を行なうパルス出力装置に関する。
今日、マイクロコンピュータは、LSI技術の進歩により
高集積化が進み、各種の周辺ハードウェアをもワンチッ
プに搭載するような形式になってきた。
高集積化が進み、各種の周辺ハードウェアをもワンチッ
プに搭載するような形式になってきた。
このような周辺ハードウェアのなかでもパルス出力装置
は、自動車エンジン、モータなどの機器の制御には不可
欠なものである。
は、自動車エンジン、モータなどの機器の制御には不可
欠なものである。
特に、自動車エンジンの燃料噴射制御を行う場合には、
エンジンの始動時と通常の使用時で燃料噴射の時間レン
ジが異なるため、非常に幅の広い周波数レンジに対応し
たパルス出力装置が必要になる。
エンジンの始動時と通常の使用時で燃料噴射の時間レン
ジが異なるため、非常に幅の広い周波数レンジに対応し
たパルス出力装置が必要になる。
このようなパルス出力装置は、通常幅広い周波数レンジ
に対応するためビット長の長いカウンタと比較レジスタ
を備えていた。
に対応するためビット長の長いカウンタと比較レジスタ
を備えていた。
第４図はこの種のパルス出力装置の従来例のブロック
図、第５図は第４図の装置の各部の動作を示すタイミン
グ図、第６図は第４図の装置のライトラッチ11が無い場
合の比較レジスタ更新のタイミング図である。
図、第５図は第４図の装置の各部の動作を示すタイミン
グ図、第６図は第４図の装置のライトラッチ11が無い場
合の比較レジスタ更新のタイミング図である。
パルス出力装置は、プログラムの実行／演算を行う中央
処理装置（以下CPUと記す）１と、外部機器の制御信号
を出力するタイマカウンタユニット20と、タイマカウン
タユニット20と中央処理装置１と各周辺ハードウェア間
のデータのやりとりをする周辺バス３から成る。以下で
は説明を簡略化するために周辺バス３のビット長は16ビ
ットとする。
処理装置（以下CPUと記す）１と、外部機器の制御信号
を出力するタイマカウンタユニット20と、タイマカウン
タユニット20と中央処理装置１と各周辺ハードウェア間
のデータのやりとりをする周辺バス３から成る。以下で
は説明を簡略化するために周辺バス３のビット長は16ビ
ットとする。
タイマカウンタユニット20は、フリーランニングカウン
タ９と出力ラッチ10と書込みバッファレジスタ（以下、
ライトラッチと記す）11と比較レジスタ12によって構成
されている。
タ９と出力ラッチ10と書込みバッファレジスタ（以下、
ライトラッチと記す）11と比較レジスタ12によって構成
されている。
フリーランニングカウンタ９は、広いレンジのカウント
動作に対応する、ビット長の長いカウンタで構成され、
カウントロックφがアクティブ（“1"）になる度にカウ
ント動作を行い、オーバフローしたときオーバフロー信
号15をアクティブ（“1"）にする。ここでは説明を簡単
にするためにフリーランニングカウンタ９のビット長は
18ビットとする。
動作に対応する、ビット長の長いカウンタで構成され、
カウントロックφがアクティブ（“1"）になる度にカウ
ント動作を行い、オーバフローしたときオーバフロー信
号15をアクティブ（“1"）にする。ここでは説明を簡単
にするためにフリーランニングカウンタ９のビット長は
18ビットとする。
比較レジスタ12は、CPU1によるリード／ライト動作が可
能な18ビットの比較レジスタで、保持値（比較値）とフ
リーランニングカウンタ９の計数値との比較動作を行
い、両者が一致したときには一致信号18をアクティブ
（“1"）にする。
能な18ビットの比較レジスタで、保持値（比較値）とフ
リーランニングカウンタ９の計数値との比較動作を行
い、両者が一致したときには一致信号18をアクティブ
（“1"）にする。
ライトラッチ11は、CPU1が16ビットの周辺バス３を介し
て18ビット比較レジスタ12の値を更新する場合に、一度
のライト動作で比較レジスタ12の値を更新できないた
め、CPU1が先ず出力した比較レジスタ12の下位16ビット
の書込み値を取込み一時保持する。
て18ビット比較レジスタ12の値を更新する場合に、一度
のライト動作で比較レジスタ12の値を更新できないた
め、CPU1が先ず出力した比較レジスタ12の下位16ビット
の書込み値を取込み一時保持する。
出力ラッチ10は、オーバフロー信号15がアクティブにな
るとセットされ、一致信号18がアクティブになるとリセ
ットされる。出力ラッチ10の値は外部の制御信号として
出力される。
るとセットされ、一致信号18がアクティブになるとリセ
ットされる。出力ラッチ10の値は外部の制御信号として
出力される。
システムリセット後、フリーランニングカウンタ９はカ
ウントクロックφが入力する度にカウント動作を行いオ
ーバフローすると、オーバフロー信号15をアクティブに
して出力ラッチ10をセットする。フリーランニングカウ
ンタ９が更にカウント動作を行って、計数値が比較レジ
スタ12の比較値と一致すると、比較レジスタ12は一致信
号18をアクティブにし、出力ラッチ10はリセットされ
る。
ウントクロックφが入力する度にカウント動作を行いオ
ーバフローすると、オーバフロー信号15をアクティブに
して出力ラッチ10をセットする。フリーランニングカウ
ンタ９が更にカウント動作を行って、計数値が比較レジ
スタ12の比較値と一致すると、比較レジスタ12は一致信
号18をアクティブにし、出力ラッチ10はリセットされ
る。
以下同様の動作を繰り返し、パルス出力装置は比較レジ
スタ12に設定された値に相当するパルス幅の一連のパル
スを出力信号17として出力する。
スタ12に設定された値に相当するパルス幅の一連のパル
スを出力信号17として出力する。
出力パルスのパルス幅を変更する場合は、CPU1は、周辺
バス３を介して比較レジスタ12の更新処理を行う。比較
レジスタ12は、前述したように18ビット長を有し、周辺
バス３は16ビットのビット長であるため、比較レジスタ
12の更新処理は、２回の書込みサイクルによって行われ
る。
バス３を介して比較レジスタ12の更新処理を行う。比較
レジスタ12は、前述したように18ビット長を有し、周辺
バス３は16ビットのビット長であるため、比較レジスタ
12の更新処理は、２回の書込みサイクルによって行われ
る。
すなわち、CPU1は、まず、比較レジスタ12の更新値の下
位16ビット値を比較レジスタ12に対して出力し、次に比
較レジスタ12の更新値の上位２ビットを出力する。ライ
トラッチ11は、CPU1が１回目のアクセスをおこなって下
位16ビットの更新値を出力したタイミングでは、単にCP
U1が出力した値を取込み、保持する。次にCPU1が２回目
のアクセスを行って上位２ビット分の更新値を出力した
タイミングで、ライトラッチ11は保持した１回目の下位
16ビットの更新値とCPU1が出力した上位２ビットの更新
値をあわせて18ビットデータとし、比較値を１度に更新
する。
位16ビット値を比較レジスタ12に対して出力し、次に比
較レジスタ12の更新値の上位２ビットを出力する。ライ
トラッチ11は、CPU1が１回目のアクセスをおこなって下
位16ビットの更新値を出力したタイミングでは、単にCP
U1が出力した値を取込み、保持する。次にCPU1が２回目
のアクセスを行って上位２ビット分の更新値を出力した
タイミングで、ライトラッチ11は保持した１回目の下位
16ビットの更新値とCPU1が出力した上位２ビットの更新
値をあわせて18ビットデータとし、比較値を１度に更新
する。
このように、CPU1が比較レジスタ12の更新を行う場合に
は、必ず２回のライトサイクルを行う必要があり、単に
下位16ビットのみの更新または上位２ビットのみの更新
操作を行うことはできない。
は、必ず２回のライトサイクルを行う必要があり、単に
下位16ビットのみの更新または上位２ビットのみの更新
操作を行うことはできない。
なお、ライトラッチ11が無い場合に、CPU1の操作だけで
比較レジスタ12の値を2000HからOFFFFHに変更するとき
のパルス出力装置の動作は第６図に示すようになる。
比較レジスタ12の値を2000HからOFFFFHに変更するとき
のパルス出力装置の動作は第６図に示すようになる。
まず、taのタイミングで比較レジスタ12の下位16ビット
が更新されて、比較値は、更新操作の中間値2FFFFHとな
る。このように比較値は、2000HからOFFFFHに変更する
際に一時的に値が2FFFFHとなり、フリーランニングカウ
ンタ９の計数値がtcのタイミングで2FFFFHになったとき
には、比較レジスタ12は更新操作の中間値で一致信号を
出力するので、誤動作となる。この動作を防ぐために、
通常、比較レジスタ12の更新操作用にライトラッチ11が
設けられている。
が更新されて、比較値は、更新操作の中間値2FFFFHとな
る。このように比較値は、2000HからOFFFFHに変更する
際に一時的に値が2FFFFHとなり、フリーランニングカウ
ンタ９の計数値がtcのタイミングで2FFFFHになったとき
には、比較レジスタ12は更新操作の中間値で一致信号を
出力するので、誤動作となる。この動作を防ぐために、
通常、比較レジスタ12の更新操作用にライトラッチ11が
設けられている。
上述した従来のパルス出力装置は、比較レジスタ12の更
新操作を行う際に誤動作しないようにライトラッチ11を
備えているのでハードウェアが大きくなるばかりでな
く、比較レジスタの更新操作には必ず２回のライト操作
を必要とし、例えば比較レジスタの更新が微少変化であ
っても、または単なるレンジ切り換えで上位２ビットの
みを更新したい場合についても常に２回のライト操作を
行わねばならないので、本来データ更新をしなくてもよ
い部分に関して同一の値を書き直すという無駄な処理を
行うことにより、ソフトウェアの実行時間が長くなると
いう欠点がある。
新操作を行う際に誤動作しないようにライトラッチ11を
備えているのでハードウェアが大きくなるばかりでな
く、比較レジスタの更新操作には必ず２回のライト操作
を必要とし、例えば比較レジスタの更新が微少変化であ
っても、または単なるレンジ切り換えで上位２ビットの
みを更新したい場合についても常に２回のライト操作を
行わねばならないので、本来データ更新をしなくてもよ
い部分に関して同一の値を書き直すという無駄な処理を
行うことにより、ソフトウェアの実行時間が長くなると
いう欠点がある。
本発明の第１のパルス出力装置は、 CPUと、 クロックを計数し、オーバフローしたときにオーバフロ
ー信号をアクティブにするビット長がＮのカウンタと、 下位N1ビット（ただし、2N1≧Ｎ＞N1）に第１のアドレ
ス、上位N1ビットに第２のアドレスが割り付けられ、CP
Uによって書込まれたＮビットの比較値を保持し、カウ
ンタ計数値と前記比較値との下位N1ビット同士および上
位N1ビット同士を独立に比較し、前記下位N1ビット同士
および上位N1ビット同士のうち、選択信号によって選択
された一方が一致したとき、一致信号をアクティブにす
る比較レジスタと、 CPUの制御により比較レジスタに選択信号を出力する一
致信号制御レジスタと、 前記オーバフロー信号がアクティブにされたときセット
／リセットされ、前記一致信号がアクティブにされたと
きリセット／セットされる出力ラッチと、 CPUから比較レジスタの第１のアドレスにN1ビットの書
込みデータが送られた時には前記比較レジスタの下位N1
ビットに、比較レジスタの第２のアドレスにN1ビットの
書込みデータが送られた時には前記比較レジスタの上位
N1ビットに選択的にシフトして出力するシフタと、 CPUをシフタに接続するN1ビット幅のバスを有する。
ー信号をアクティブにするビット長がＮのカウンタと、 下位N1ビット（ただし、2N1≧Ｎ＞N1）に第１のアドレ
ス、上位N1ビットに第２のアドレスが割り付けられ、CP
Uによって書込まれたＮビットの比較値を保持し、カウ
ンタ計数値と前記比較値との下位N1ビット同士および上
位N1ビット同士を独立に比較し、前記下位N1ビット同士
および上位N1ビット同士のうち、選択信号によって選択
された一方が一致したとき、一致信号をアクティブにす
る比較レジスタと、 CPUの制御により比較レジスタに選択信号を出力する一
致信号制御レジスタと、 前記オーバフロー信号がアクティブにされたときセット
／リセットされ、前記一致信号がアクティブにされたと
きリセット／セットされる出力ラッチと、 CPUから比較レジスタの第１のアドレスにN1ビットの書
込みデータが送られた時には前記比較レジスタの下位N1
ビットに、比較レジスタの第２のアドレスにN1ビットの
書込みデータが送られた時には前記比較レジスタの上位
N1ビットに選択的にシフトして出力するシフタと、 CPUをシフタに接続するN1ビット幅のバスを有する。
本発明の第２のパルス出力装置は、 CPUと、 クロックを計数するビット長がＮのカウンタと、 下位N1ビット（ただし、2N1≧Ｎ＞N1）に第１のアドレ
ス、上位N1ビットに第２のアドレスが割り付けられ、CP
Uによって書込まれたＮビットの第１および第２の比較
値をそれぞれ保持し、カウンタ計数値と第１および第２
の比較値の下位N1ビット同士および上位N1ビット同士を
それぞれ独立に比較し、前記下位N1ビット同士および上
位N1ビット同士のうち、選択信号によって選択された一
方が一致したとき、それぞれ第1,第２の一致信号をアク
ティブにする第1,第２の比較レジスタと、 CPUの制御により第1,第２の比較レジスタに第1,第２の
選択信号をそれぞれ出力する一致信号制御レジスタと、 第１の比較レジスタが第１の一致信号をアクティブにし
たとき、セット／リセットされ、第２の比較レジスタが
第２の一致信号をアクティブにしたとき、リセット／セ
ットされる出力ラッチと、 CPUから第１、第２の比較レジスタのそれぞれ第１のア
ドレスにN1ビットの書込みデータが送られた時にはそれ
ぞれの比較レジスタの下位N1ビットに、第１、第２の比
較レジスタのそれぞれ第２のアドレスにN1ビットの書込
みデータが送られた時にはそれぞれの比較レジスタの上
位N1ビットに選択的にシフトして出力するシフタと、 CPUをシフタに接続するN1ビット幅のバスを有する。
ス、上位N1ビットに第２のアドレスが割り付けられ、CP
Uによって書込まれたＮビットの第１および第２の比較
値をそれぞれ保持し、カウンタ計数値と第１および第２
の比較値の下位N1ビット同士および上位N1ビット同士を
それぞれ独立に比較し、前記下位N1ビット同士および上
位N1ビット同士のうち、選択信号によって選択された一
方が一致したとき、それぞれ第1,第２の一致信号をアク
ティブにする第1,第２の比較レジスタと、 CPUの制御により第1,第２の比較レジスタに第1,第２の
選択信号をそれぞれ出力する一致信号制御レジスタと、 第１の比較レジスタが第１の一致信号をアクティブにし
たとき、セット／リセットされ、第２の比較レジスタが
第２の一致信号をアクティブにしたとき、リセット／セ
ットされる出力ラッチと、 CPUから第１、第２の比較レジスタのそれぞれ第１のア
ドレスにN1ビットの書込みデータが送られた時にはそれ
ぞれの比較レジスタの下位N1ビットに、第１、第２の比
較レジスタのそれぞれ第２のアドレスにN1ビットの書込
みデータが送られた時にはそれぞれの比較レジスタの上
位N1ビットに選択的にシフトして出力するシフタと、 CPUをシフタに接続するN1ビット幅のバスを有する。
したがって、比較レジスタに比較値を書込むとき、バス
上の下位N1ビットまたは上位N1ビットの比較値をシフタ
によって比較レジスタの下位N1ビットまたは上位N1ビッ
トに整合させることにより、下位N1ビットまたは上位N1
ビットの比較を単独に書込むことができ、かつ、比較レ
ジスタの比較値とカウンタの計数値の下位N1ビット同士
または上位N1ビット同士を選択信号によって選択して比
較することにより、比較動作に誤動作を与えることな
く、上位N1ビット／下位N1ビットの比較値を独立に変更
することができる。
上の下位N1ビットまたは上位N1ビットの比較値をシフタ
によって比較レジスタの下位N1ビットまたは上位N1ビッ
トに整合させることにより、下位N1ビットまたは上位N1
ビットの比較を単独に書込むことができ、かつ、比較レ
ジスタの比較値とカウンタの計数値の下位N1ビット同士
または上位N1ビット同士を選択信号によって選択して比
較することにより、比較動作に誤動作を与えることな
く、上位N1ビット／下位N1ビットの比較値を独立に変更
することができる。
なお、本発明の第１および第２のパルス出力装置の相違
は次の通りである。すなわち、本発明の第１のパルス出
力装置は、出力パルスの立上り／立下りが、カウンタの
オーバフロータイミングに同期しているので、出力パル
スの周波数は、オーバフロー周波数に等しく、したがっ
て、カウントクロックが一定のときには、出力パルスの
周波数も一定である。一方、本発明の第２のパルス出力
装置は、出力パルスの立上りおよび立下りが２つの比較
レジスタからそれぞれ独立に出力される一致信号に同期
しているので、カウントクロック周波数が一定であって
も、出力パルスの周波数とパルス幅を任意に変更するこ
とができる。したがって、逆に、周波数が異なるカウン
トクロックを用いて、同じ周波数で同じパルス幅のパル
スを生成することもできる。
は次の通りである。すなわち、本発明の第１のパルス出
力装置は、出力パルスの立上り／立下りが、カウンタの
オーバフロータイミングに同期しているので、出力パル
スの周波数は、オーバフロー周波数に等しく、したがっ
て、カウントクロックが一定のときには、出力パルスの
周波数も一定である。一方、本発明の第２のパルス出力
装置は、出力パルスの立上りおよび立下りが２つの比較
レジスタからそれぞれ独立に出力される一致信号に同期
しているので、カウントクロック周波数が一定であって
も、出力パルスの周波数とパルス幅を任意に変更するこ
とができる。したがって、逆に、周波数が異なるカウン
トクロックを用いて、同じ周波数で同じパルス幅のパル
スを生成することもできる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のパルス出力装置の第１の実施例のブロ
ック図、第２図は第１図の装置各部の動作を示すタイミ
ング図である。
ック図、第２図は第１図の装置各部の動作を示すタイミ
ング図である。
本実施例は、第４図の従来のパルス出力装置のライトラ
ッチ11および比較レジスタ12の代りに、シフタ4,比較レ
ジスタ５および一致信号制御レジスタ６を設け、比較レ
ジスタ５の上位16ビット，下位16ビットに独立に比較値
を書込み、比較レジスタ５の比較値およびフリーランニ
ングカウンタ９の計数値の上位16ビット同士および下位
16ビット同士を独立に比較して一致信号16を出力するよ
うにしたものである。その他については第４図の従来の
パルス出力装置と同様で、フリーランニングカウンタ９
および比較レジスタ５のビット長は18ビットで、周辺バ
ス３のビット長は16ビットである。したがって、上位16
ビットと下位16ビットは14ビットの幅で重なる。
ッチ11および比較レジスタ12の代りに、シフタ4,比較レ
ジスタ５および一致信号制御レジスタ６を設け、比較レ
ジスタ５の上位16ビット，下位16ビットに独立に比較値
を書込み、比較レジスタ５の比較値およびフリーランニ
ングカウンタ９の計数値の上位16ビット同士および下位
16ビット同士を独立に比較して一致信号16を出力するよ
うにしたものである。その他については第４図の従来の
パルス出力装置と同様で、フリーランニングカウンタ９
および比較レジスタ５のビット長は18ビットで、周辺バ
ス３のビット長は16ビットである。したがって、上位16
ビットと下位16ビットは14ビットの幅で重なる。
シフタ４は、CPU1が比較レジスタ５に書込み動作を行う
際に、CPU1が出力するアドレスによって、アクセスする
領域を切り換え、アクセス値をシフトする。すなわち、
CPU1のアクセス対象が上位16ビットであれば周辺バス３
の値を比較レジスタ５の上位16ビットに整置し、前記ア
クセス対象が下位16ビットであれば周辺バス３の値を比
較レジスタ５の下位16ビットに整置する。比較レジスタ
５は、下位16ビットと上位16ビットの２つの単位領域に
それぞれ異なるアドレスをもっており、シフタ４を介し
て上位16ビット、下位16ビットを独立にアクセスするこ
とが可能な構成となっていて、比較レジスタ５の比較値
とフリーランニングカウンタ９の計数値の上位16ビット
同士、または下位16ビット同士のうち、選択信号14によ
って選択された一方が一致した場合に一致信号16をアク
ティブ（“1"）にする。すなわち、選択信号14が“0"の
場合には、比較値と計数値の上位16ビット同士が一致し
たときに一致信号16がアクティブになり、選択信号14が
“1"の場合には、比較値と計数値の下位16ビット同士が
一致したときに一致信号16がアクティブになる。一致信
号制御レジスタ６はCPU1の制御により選択信号を出力
し、上位16ビット／下位16ビットの比較を切換制御す
る。CPU1は、一致信号制御レジスタ６の出力を制御する
とともに、比較レジスタ５のアクセスを行う場合にシフ
タ４によって切り換えられた上位16ビットまたは下位16
ビットに対して書込み／読出し操作を行う。
際に、CPU1が出力するアドレスによって、アクセスする
領域を切り換え、アクセス値をシフトする。すなわち、
CPU1のアクセス対象が上位16ビットであれば周辺バス３
の値を比較レジスタ５の上位16ビットに整置し、前記ア
クセス対象が下位16ビットであれば周辺バス３の値を比
較レジスタ５の下位16ビットに整置する。比較レジスタ
５は、下位16ビットと上位16ビットの２つの単位領域に
それぞれ異なるアドレスをもっており、シフタ４を介し
て上位16ビット、下位16ビットを独立にアクセスするこ
とが可能な構成となっていて、比較レジスタ５の比較値
とフリーランニングカウンタ９の計数値の上位16ビット
同士、または下位16ビット同士のうち、選択信号14によ
って選択された一方が一致した場合に一致信号16をアク
ティブ（“1"）にする。すなわち、選択信号14が“0"の
場合には、比較値と計数値の上位16ビット同士が一致し
たときに一致信号16がアクティブになり、選択信号14が
“1"の場合には、比較値と計数値の下位16ビット同士が
一致したときに一致信号16がアクティブになる。一致信
号制御レジスタ６はCPU1の制御により選択信号を出力
し、上位16ビット／下位16ビットの比較を切換制御す
る。CPU1は、一致信号制御レジスタ６の出力を制御する
とともに、比較レジスタ５のアクセスを行う場合にシフ
タ４によって切り換えられた上位16ビットまたは下位16
ビットに対して書込み／読出し操作を行う。
次に、本実施例の動作について説明する。
システムリセット後、フリーランニングカウンタ９はカ
ウントクロックφが入力する度にカウント動作を行い、
オーバフローすると、オーバフロー信号15をアクティブ
にして出力ラッチ10をセットする。CPU1の制御により一
致信号制御レジスタ６が“0"を出力すると、フリーラン
ニングカウンタ９が更にカウント動作を行って、比較レ
ジスタ５の比較値の上位16ビットとフリーランニングカ
ウンタ９の計数値の上位16ビットが一致したとき、比較
レジスタ５は一致信号16をアクティブにして出力ラッチ
10をリセットする。また、一致信号制御レジスタ６が
“1"を出力すると比較レジスタ５の比較値とフリーラン
ニングカウンタ９の計数値の下位16ビット同士が一致し
たとき、比較レジスタ５は一致信号16をアクティブにす
る。
ウントクロックφが入力する度にカウント動作を行い、
オーバフローすると、オーバフロー信号15をアクティブ
にして出力ラッチ10をセットする。CPU1の制御により一
致信号制御レジスタ６が“0"を出力すると、フリーラン
ニングカウンタ９が更にカウント動作を行って、比較レ
ジスタ５の比較値の上位16ビットとフリーランニングカ
ウンタ９の計数値の上位16ビットが一致したとき、比較
レジスタ５は一致信号16をアクティブにして出力ラッチ
10をリセットする。また、一致信号制御レジスタ６が
“1"を出力すると比較レジスタ５の比較値とフリーラン
ニングカウンタ９の計数値の下位16ビット同士が一致し
たとき、比較レジスタ５は一致信号16をアクティブにす
る。
以下同様の動作を繰り返し、比較レジスタ５に設定され
た比較値に相当するパルス幅のパルスが出力信号17とし
て連続して出力される。
た比較値に相当するパルス幅のパルスが出力信号17とし
て連続して出力される。
このように出力パルスのパルス幅は比較レジスタ５の比
較値によって決るので、出力パルスのパルス幅を変更す
る場合には、比較値を更新する。比較レジスタ５の一致
信号16は、一致信号制御レジスタ６によって制御されて
いて、上位16ビットまたは下位16ビットのみを比較して
いるので出力パルスのパルス幅の更新処理を行う場合に
は、CPU1は比較レジスタ５の現在比較中の上位16ビット
または下位16ビットをアクセスして、比較値の更新を行
う。
較値によって決るので、出力パルスのパルス幅を変更す
る場合には、比較値を更新する。比較レジスタ５の一致
信号16は、一致信号制御レジスタ６によって制御されて
いて、上位16ビットまたは下位16ビットのみを比較して
いるので出力パルスのパルス幅の更新処理を行う場合に
は、CPU1は比較レジスタ５の現在比較中の上位16ビット
または下位16ビットをアクセスして、比較値の更新を行
う。
以上説明したように、本実施例は、比較レジスタ５の上
位16ビットまたは下位16ビットを独立にリード／ライト
が可能で、かつ上位16ビットと下位16ビットの比較動作
を選択することが可能であるため、従来のパルス出力装
置のようにライトラッチを備えなくとも、何等誤動作を
することなくパルス幅データを更新することが可能であ
る。
位16ビットまたは下位16ビットを独立にリード／ライト
が可能で、かつ上位16ビットと下位16ビットの比較動作
を選択することが可能であるため、従来のパルス出力装
置のようにライトラッチを備えなくとも、何等誤動作を
することなくパルス幅データを更新することが可能であ
る。
なお、前記のハードウェアで、比較レジスタ５の上位16
ビットの比較を行うか、下位16ビットの比較を行うかの
選択で出力パルスの精度も切り換えられる。また、下位
16ビットの比較動作を指定した場合には、フリーランニ
ングカウンタ９がオーバフローするまでに４回の一致信
号16が出力されるが、この信号16は、出力ラッチ10のリ
セット信号となっているため出力信号17には、何等影響
を与えない。
ビットの比較を行うか、下位16ビットの比較を行うかの
選択で出力パルスの精度も切り換えられる。また、下位
16ビットの比較動作を指定した場合には、フリーランニ
ングカウンタ９がオーバフローするまでに４回の一致信
号16が出力されるが、この信号16は、出力ラッチ10のリ
セット信号となっているため出力信号17には、何等影響
を与えない。
第３図は本発明のパルス出力装置の第２の実施例のブロ
ック図である。
ック図である。
本実施例は、フリーランニングカウンタ9Aのカウントク
ロックφＡおよびφＢを、CPU1が制御対象を制御するた
めに適した周期に切替える機能を有し、フリーランニン
グカウンタ9AはそのカウントクロックφＡまたはφＢを
計数し、２つの比較レジスタ51および52は、その計数値
をそれぞれの比較値と比較するとともに、CPU1はその計
数値を読み込んで制御情報にすることができるようにし
たものである。
ロックφＡおよびφＢを、CPU1が制御対象を制御するた
めに適した周期に切替える機能を有し、フリーランニン
グカウンタ9AはそのカウントクロックφＡまたはφＢを
計数し、２つの比較レジスタ51および52は、その計数値
をそれぞれの比較値と比較するとともに、CPU1はその計
数値を読み込んで制御情報にすることができるようにし
たものである。
本実施例においてパルス出力装置は、CPU1と，タイマカ
ウンタユニット2Aと,16ビット幅の周辺バス３とによっ
て構成され、タイマカウンタユニット2Aはシフタ４と比
較レジスタ51,52と一致信号制御レジスタ61、62とフリ
ーランニングカウンタ9Aと出力ラッチ10Aとバス3Aとか
らなっている。
ウンタユニット2Aと,16ビット幅の周辺バス３とによっ
て構成され、タイマカウンタユニット2Aはシフタ４と比
較レジスタ51,52と一致信号制御レジスタ61、62とフリ
ーランニングカウンタ9Aと出力ラッチ10Aとバス3Aとか
らなっている。
フリーランニングカウンタ9Aは18ビットのカウンタで、
２つの異なるカウントクロックφＡまたはφＢを入力す
る後にカウント動作を行う。本実施例では、カウントク
ロックφＡの周波数はφＢの４倍で、カウントクロック
周波数の切換えはCPU1の制御で行われる。比較レジスタ
51および52はそれぞれ第１の実施例の比較レジスタ５と
同じ構成を有し、CPU1によってそれぞれ独立に書込まれ
た比較値を保持するとともに、フリーランニングカウン
タ9Aの計数値との比較動作を行い、計数値と比較値とが
一致したときには一致信号161,162を出力する。一致信
号制御レジスタ61および62は、それぞれ第１の実施例の
一致信号制御レジスタ６と同じ構成を有し、それぞれ、
選択信号141および142を出力して比較レジスタ51および
52による一致信号161および162の出力を制御する。出力
ラッチ10は一致信号161がアクティブのときセットさ
れ、一致信号162がアクティブのときリセットされる。
バス3Aはフリーランニングカウンタ9Aの計数値をCPU1に
伝達する。
２つの異なるカウントクロックφＡまたはφＢを入力す
る後にカウント動作を行う。本実施例では、カウントク
ロックφＡの周波数はφＢの４倍で、カウントクロック
周波数の切換えはCPU1の制御で行われる。比較レジスタ
51および52はそれぞれ第１の実施例の比較レジスタ５と
同じ構成を有し、CPU1によってそれぞれ独立に書込まれ
た比較値を保持するとともに、フリーランニングカウン
タ9Aの計数値との比較動作を行い、計数値と比較値とが
一致したときには一致信号161,162を出力する。一致信
号制御レジスタ61および62は、それぞれ第１の実施例の
一致信号制御レジスタ６と同じ構成を有し、それぞれ、
選択信号141および142を出力して比較レジスタ51および
52による一致信号161および162の出力を制御する。出力
ラッチ10は一致信号161がアクティブのときセットさ
れ、一致信号162がアクティブのときリセットされる。
バス3Aはフリーランニングカウンタ9Aの計数値をCPU1に
伝達する。
ここで、フリーランニングカウンタ9Aのカウントクロッ
クをφＢに設定し、比較レジスタ51および52が下位16ビ
ットの比較動作を行うと、出力ラッチ10の出力する出力
信号17は低い周波数のカウント動作を基準とし、比較レ
ジスタ51および52に設定された値の差に相当する幅をも
ったパルス出力となり、インターバル信号として利用可
能である。
クをφＢに設定し、比較レジスタ51および52が下位16ビ
ットの比較動作を行うと、出力ラッチ10の出力する出力
信号17は低い周波数のカウント動作を基準とし、比較レ
ジスタ51および52に設定された値の差に相当する幅をも
ったパルス出力となり、インターバル信号として利用可
能である。
次に、フリーランニングカウンタ9Aのカウント周期を制
御対象の状態にあわせてφＡに変更した場合について説
明する。
御対象の状態にあわせてφＡに変更した場合について説
明する。
フリーランニングカウンタ9AのカウントクロックをφＢ
からφＡに切換えるとフリーランニングカウンタ9Aのカ
ウント周期は短くなり、比較レジスタ51および52に設定
した値に相当する実時間も同様に短くなるので出力信号
17の出力の周期も短くなる。しかし、フリーランニング
カウンタ9Aのカウントクロック切換えと同時に、比較レ
ジスタ51および52に設定した比較値を、CPU1の命令操作
によって、比較レジスタの下位16ビットから上位16ビッ
トに設定し直し、かつ選択信号141および142を“0"に切
換えて上位16ビット同士の比較動作を指定することによ
り、カウントクロックを切換える以前のインターバルを
維持したパルスを出力することが可能である。
からφＡに切換えるとフリーランニングカウンタ9Aのカ
ウント周期は短くなり、比較レジスタ51および52に設定
した値に相当する実時間も同様に短くなるので出力信号
17の出力の周期も短くなる。しかし、フリーランニング
カウンタ9Aのカウントクロック切換えと同時に、比較レ
ジスタ51および52に設定した比較値を、CPU1の命令操作
によって、比較レジスタの下位16ビットから上位16ビッ
トに設定し直し、かつ選択信号141および142を“0"に切
換えて上位16ビット同士の比較動作を指定することによ
り、カウントクロックを切換える以前のインターバルを
維持したパルスを出力することが可能である。
なお、第１および第２の実施例においてはフリーランニ
ングカウンタ９および9A、比較レジスタ5,51および52の
ビット長は18ビット，周辺バス３のビット長は16ビット
としているが、上記以外のビット長でも同様の構成を取
ることができることは言うまでもない。
ングカウンタ９および9A、比較レジスタ5,51および52の
ビット長は18ビット，周辺バス３のビット長は16ビット
としているが、上記以外のビット長でも同様の構成を取
ることができることは言うまでもない。
以上説明したように本発明は、上位ビットおよび下位ビ
ットに対応する比較レジスタに割り付け、上位アドレス
／下位アドレスの比較値を独立に書込み、かつ、比較レ
ジスタおよびカウンタの上位アドレスの内容同士、下位
アドレスの内容同士を独立に比較する機能を備えている
ことにより、以下の効果を有する。
ットに対応する比較レジスタに割り付け、上位アドレス
／下位アドレスの比較値を独立に書込み、かつ、比較レ
ジスタおよびカウンタの上位アドレスの内容同士、下位
アドレスの内容同士を独立に比較する機能を備えている
ことにより、以下の効果を有する。
（１）比較レジスタの一部分のみを、誤動作をしないで
変更することが可能であるため更新値の変化量が小さい
場合に比較レジスタの全ビットを更新する必要が無く、
したがって比較レジスタ更新のソフトウェア処理実行時
間が短縮できる。
変更することが可能であるため更新値の変化量が小さい
場合に比較レジスタの全ビットを更新する必要が無く、
したがって比較レジスタ更新のソフトウェア処理実行時
間が短縮できる。
（２）２つの比較レジスタを用いることにより、タイマ
の入力クロックが変化した場合に、入力クロックが変化
する前のそれぞれの比較値を単に比較レジスタの異なる
アドレス領域へ再設定することにより、出力パルスのイ
ンターバルを一定に保つことが可能であり、上記のカウ
ントクロック変更時のソフトウェア負担を軽減できる。
の入力クロックが変化した場合に、入力クロックが変化
する前のそれぞれの比較値を単に比較レジスタの異なる
アドレス領域へ再設定することにより、出力パルスのイ
ンターバルを一定に保つことが可能であり、上記のカウ
ントクロック変更時のソフトウェア負担を軽減できる。
（３）単一のシフタによって複数の比較レジスタの書込
み値および読出し値をシフトすることが可能であるた
め、必要となる出力パルスの増加によって比較レジスタ
を増設する際に、単に比較レジスタのみを増設するだけ
で制御対象の増加に対応できる。
み値および読出し値をシフトすることが可能であるた
め、必要となる出力パルスの増加によって比較レジスタ
を増設する際に、単に比較レジスタのみを増設するだけ
で制御対象の増加に対応できる。
（４）したがって、最小限のハードウェアで比較レジス
タの更新操作のソフトウェア処理時間を短縮し、任意の
出力パルスを出力できるパルス出力装置を提供すること
ができる。
タの更新操作のソフトウェア処理時間を短縮し、任意の
出力パルスを出力できるパルス出力装置を提供すること
ができる。
第１図および第３図は本発明のパルス出力装置の第１お
よび第２のブロック図、第２図は第１図の装置各部の動
作を示すタイミング図、第４図はパルス出力装置の従来
例のブロック図、第５図は第４図の装置の各部の動作を
示すタイミング図、第６図は第４図の装置のライトラッ
チ11が無い場合の比較レジスタ更新のタイミング図であ
る。 １……CPU、 2,2A……タイマカウンタ、 ３……周辺バス、 ４……シフタ、 5,51,52……比較レジスタ、 6,61,62……一致信号制御レジスタ、 9,9A……フリーランニングカウンタ、 10……出力ラッチ、 14,141,142……選択信号、 15……オーバフロー信号、 16,161,162……一致信号、 φ，φA,φＢ……クロックパルス。
よび第２のブロック図、第２図は第１図の装置各部の動
作を示すタイミング図、第４図はパルス出力装置の従来
例のブロック図、第５図は第４図の装置の各部の動作を
示すタイミング図、第６図は第４図の装置のライトラッ
チ11が無い場合の比較レジスタ更新のタイミング図であ
る。 １……CPU、 2,2A……タイマカウンタ、 ３……周辺バス、 ４……シフタ、 5,51,52……比較レジスタ、 6,61,62……一致信号制御レジスタ、 9,9A……フリーランニングカウンタ、 10……出力ラッチ、 14,141,142……選択信号、 15……オーバフロー信号、 16,161,162……一致信号、 φ，φA,φＢ……クロックパルス。
Claims (2)
- 【請求項１】CPUと、 クロックを計数し、オーバーフローしたときにオーバー
フロー信号をアクティブにするビット長がＮのカウンタ
と、 下位N1ビット（ただし、2N1≧Ｎ＞N1）に第１のアドレ
ス、上位N1ビットに第２のアドレスが割り付けられ、CP
Uによって書込まれたＮビットの比較値を保持し、カウ
ンタ計数値と前記比較値との下位N1ビット同士および上
位N1ビット同士を独立に比較し、前記下位N1ビット同士
および上位N1ビット同士のうち、選択信号によって選択
された一方が一致したとき、一致信号をアクティブにす
る比較レジスタと、 CPUの制御により比較レジスタに選択信号を出力する一
致信号制御レジスタと、 前記オーバーフロー信号がアクティブにされたときセッ
ト／リセットされ、前記一致信号がアクティブにされた
ときリセット／セットされる出力ラッチと、 CPUから比較レジスタの第１のアドレスにN1ビットの書
込みデータが送られた時には前記比較レジスタの下位N1
ビットに、比較レジスタの第２のアドレスにN1ビットの
書込みデータが送られた時には前記比較レジスタの上位
N1ビットに選択的にシフトして出力するシフタと、 CPUをシフタに接続するN1ビット幅のバスを有するパル
ス出力装置。 - 【請求項２】CPUと、 クロックを計数するビット長がＮのカウンタと、 下位N1ビット（ただし、2N1≧Ｎ＞N1）に第１のアドレ
ス、上位N1ビットに第２のアドレスが割り付けられ、CP
Uによって書込まれたＮビットの第１および第２の比較
値をそれぞれ保持し、カウンタ計数値と第１および第２
の比較値の下位N1ビット同士および上位N1ビット同士を
それぞれ独立に比較し、前記下位N1ビット同士および上
位N1ビット同士のうち、選択信号によって選択された一
方が一致したとき、それぞれ第１、第２の一致信号をア
クティブにする第１、第２の比較レジスタと、 CPUの制御により第１、第２の比較レジスタに第１、第
２の選択信号をそれぞれ出力する一致信号制御レジスタ
と、 第１の比較レジスタが第１の一致信号をアクティブにし
たとき、セット／リセットされ、第２の比較レジスタが
第２の一致信号をアクティブにしたとき、リセット／セ
ットされる出力ラッチと、 CPUから第１、第２の比較レジスタのそれぞれ第１のア
ドレスにN1ビットの書込みデータが送られた時にはそれ
ぞれの比較レジスタの下位N1ビットに、第１、第２の比
較レジスタのそれぞれ第２のアドレスにN1ビットの書込
みデータが送られた時にはそれぞれの比較レジスタの上
位N1ビットに選択的にシフトして出力するシフタと、 CPUをシフタに接続するN1ビット幅のバスを有するパル
ス出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248335A JPH07120938B2 (ja) | 1987-09-30 | 1987-09-30 | パルス出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248335A JPH07120938B2 (ja) | 1987-09-30 | 1987-09-30 | パルス出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6490617A JPS6490617A (en) | 1989-04-07 |
| JPH07120938B2 true JPH07120938B2 (ja) | 1995-12-20 |
Family
ID=17176556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248335A Expired - Lifetime JPH07120938B2 (ja) | 1987-09-30 | 1987-09-30 | パルス出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120938B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI236800B (en) * | 2004-06-15 | 2005-07-21 | Tatung Co Ltd | Addressing type frequency counter circuit |
| EP2865323B1 (en) | 2013-10-23 | 2022-02-16 | Canon Kabushiki Kaisha | Retinal movement tracking in optical coherence tomography |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671335A (en) * | 1979-11-15 | 1981-06-13 | Nissan Motor Co Ltd | Pulse output method |
| JPH0792738B2 (ja) * | 1985-06-07 | 1995-10-09 | 松下電器産業株式会社 | 正規化回路 |
-
1987
- 1987-09-30 JP JP62248335A patent/JPH07120938B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6490617A (en) | 1989-04-07 |
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