JPH0690728B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に出力ポ
ータを介して出力される信号のタイムベースエラーの少
ないマイクロプロセッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段とを備えていることに特
徴づけられる。また、その代表的な構成が特公昭58−33
584号公報（以下、文献１と略記する。）に示されてい
る。

発明が解決しようとする課題 しかしながら、文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なり、その結果、事象が発生してからマイクロプロセッ
サから出力信号が送出されるまでの時間のばらつき、す
なわち、タイムベースエラーがかなり大きくなるという
問題を有している。このような問題に対して、従来は割
り込みという手段が用いられてきたが、割り込み要求が
あってもその時点で実行している命令を処理してしまわ
ないと割り込み処理に移行できないため、マイクロプロ
セッサが割り込みを受け付けてから、実際に割り込みサ
ービスルーチンを開始するまでの時間そのものにタイム
ベースエラーが発生してしまうという問題点を有してい
た。

本発明は上記従来の問題点を解決するもので、一連の信
号パターンをタイムベースエラーを少なくして出力する
ことができる出力ポートをもったマイクロプロセッサを
提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のマイクロプロセッサ
は、特定のクロック信号に基づいて巡回カウント動作を
行うフリーランニングカウンタと、少なくとも２種類以
上のディジタルデータを格納する比較データ格納手段
と、この比較データ格納手段のいずれか１つを選択する
比較データ選択手段と、前記フリーランニングカウンタ
のカウントデータと前記比較データ格納手段のデータを
比較し、一致した場合に一致信号を出力する比較手段
と、この比較手段から出力される一致信号に基づいて巡
回カウント動作を行うポインタと、前記比較データ格納
手段と同数のディジタルデータを格納するマスターラッ
チ部と、このマスターラッチ部のいずれか１つを選択す
るマスターラッチ選択手段と、前記マスターラッチ部の
データを前記比較手段から出力される一致信号に基づい
て取り込むスレーブラッチ部からなる出力ポートとを備
えている。

作用 本発明は上記した構成により、出力ポートを介して出力
される信号のタイムベースエラーが少ないマイクロプロ
セッサを得ることができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は、本発明のマイクロプロセッサの構成図を示す
ものである。

第１図において、TMGR100は外部クロック入力端子10に
供給されるクロック信号をもとに命令の実行タイミング
信号を発生するタイミングジェネレータであり、その出
力信号はPC200,ICR900及びFRC1000に供給されている。P
LA300はプログラマブルロジックアレイであり、順次実
行される命令群からなるプログラムが格納されている。
PC200はプログラムカウンタであり、TMGR100の出力信号
に基づいてPLA300に格納された特定の命令を選択する。
FRC1000はフリーランニングカウンタであり、TMGR100の
出力信号をクロック信号として巡回カウント動作を行
う。FRC1000のカウントデータはローカルバス1400を介
してICR900及び出力ポート1100に供給される。ICR900は
インプットキャップチャレジスタ回路であり、外部信号
入力端子20〜27に印加される入力信号のエッジが到来し
たときに、その時点のFRC1000のカウントデータをICR90
0内の特定のレジスタに格納する（同時に複数の入力信
号のエッジが到来したときには、複数のレジスタにFRC1
000のカウントデータが格納される。）とともに、図示
されてはいない入力信号受け付けフラグをセットする機
能を有している。PLA300から送出される命令はコントロ
ールバス1300を介してALU400,アドレスデコーダ600（図
中ではアドレスデコーダＡと示されている。），アドレ
スデコーダ800（図中ではアドレスデコーダＢと示され
ている。）,ICR900及び出力ポート1100に供給される。
また、データバス1200はALU400,ROM500,RAM700,ICR900
及び出力ポート1100に接続されている。ALU400はディジ
タルデータの算術および論理演算を実行する演算器であ
る。ROM500はあらかじめ格納されているディジタルデー
タをデータバス1200に送出する読み出し専用メモリであ
る。RAM700はデータバス1200を介してディジタルデータ
の読み書きを行うランダムアクセスメモリである。出力
ポート1100はプログラムによって変えられる一連の信号
パターンを信号出力端子30〜37から出力する。アドレス
デコーダ600はROM500のアドレスを選択し、アドレスデ
コーダ800はRAM700のアドレスを選択する。

以上のように構成された本実施例のマイクロプロセッサ
について、以下その動作について第１図〜第４図を用い
て説明する。

TMGR100は外部クロック入力端子10に供給されるクロッ
ク信号をもとに命令の実行タイミング信号を発生し、こ
の信号をPC200,ICR900及びFRC1000に供給する。PC200は
TMGR100の出力信号に基づいてPLA300に格納された命令
群の中から特定の命令を選択し、PLA300はPC200によっ
て選択された命令をコマンドバス1300に送出する。ALU4
00はコマンドバス1300から送られてくる命令にしたがっ
て、データバス1200を介して送られてくるディジタルデ
ータの算術および論理演算を実行し、その結果をデータ
バス1200に送出する。アドレスデコーダ600はコマンド
バス1300を介して送られてくる命令に基づいて特定のア
ドレスを選択し、ROM500はアドレスデコーダ600によっ
て選択されたアドレスに対応する格納手段に格納された
ディジタルデータをデータバス1200に送出する。アドレ
スデコーダ800はコマンドバス1300を介して送られてく
る命令に基づいて特定のアドレスを選択し、RAM700はア
ドレスデータ800によって選択されたアドレスに対応す
る格納手段に対し、データバス1200から送られてくるデ
ィジタルデータを格納あるいは既に格納されたディジタ
ルデータをデータバス1200に送出する。

次に、第２図〜第４図を用いて出力ポート1100について
説明する。第２図は第１図の出力ポート1100の内部構造
を示す構成図であり、第３図及び第４図は主要部のタイ
ミングチャートである。

第２図で比較データレジスタ1111〜1114（図中では比較
データレジスタＡ〜Ｄと示されている。）は第１図のFR
C1000のカウントデータと比較するディジタルデータを
格納するレジスタであり、比較データ選択回路1120は比
較データレジスタ1111,1112,1113,1114のいずれか１つ
のレジスタを選択し、選択したレジスタに格納されてい
るディジタルデータを比較回路1130に供給する。比較回
路1130は比較データ選択回路1120から供給されるディジ
タルデータとローカルバス1400を介して第１図のFRC100
0から供給されるカウントデータとを比較し、一致した
場合に一致信号をスレーブラッチ回路1160及びポインタ
回路1170に供給する。また、アドレスデコーダ1110（図
中ではアドレスデコーダＣと示されている。）はコマン
ドバス1300から送られてくる命令にしたがい、データバ
ス1200を介して比較データレジスタ1111,1112,1113,111
4にディジタルデータを格納する際にアドレスを選択す
る。

マスターラッチ1141,1142,1143,1144（図中ではマスタ
ーラッチA,B,C,Dと示されている。）は出力データを格
納するラッチであり、マスターラッチ選択回路1150はマ
スターラッチ1141,1142,1143,1144のいずれか１つのマ
スターラッチを選択し、選択したマスターラッチに格納
されているディジタルデータをスレーブラッチ回路1160
に供給する。また、アドレスデータ1140（図中ではアド
レスデコーダＤと示されている。）はコマンドバス1300
から送られてくる命令にしたがい、データバス1200を介
してマスターラッチ1141,1142,1143,1144にディジタル
データを格納する際にアドレスを選択する。ポインタ回
路1170は比較的回路1130の一致信号に基づいて巡回カウ
ント動作を行い、カウントデータを比較データ選択回路
1120及びマスターラッチ選択回路1150に供給する。ま
た、ポインタ回路1170はコマンドバス1300から送られて
くる初期化命令によってカウントデータを初期化する。

以上のように構成された出力ポート1100について、その
動作について説明する。

比較データレジスタ1111,1112,1113,1114にはプログラ
ムにより任意のディジタルデータが書き込まれる。例え
ば、プログラムにより比較データレジスタ1111に比較デ
ータが書き込まれる場合には、まず、コマンドバス1300
を介して送られてくる命令にしたがって、アドレスデコ
ーダ1110は比較データレジスタ1111を選択し、選択され
た比較データレジスタ1111はデータバス1200を介して送
られてくるディジタルデータを格納する。同様にして比
較データレジスタ1112,1113,1114には任意のディジタル
データが書き込まれる。また、マスターラッチ1141,114
2,1143,1144も同様にプログラムにより任意のディジタ
ルデータが書き込まれる。

比較データ選択回路1120及びマスターラッチ選択回路11
50はポインタ回路1170から供給されるカウントデータに
応じて比較データレジスタ1111〜1114とマスターラッチ
1141〜1144をそれぞれ選択する。

ポインタ回路1170のカウントデータ“0"“1"“2"“3"に
対して、比較データ選択回路1120は、比較データレジス
タ1111,1112,1113,1114を選択し、マスターラッチ選択
回路1150は、マスターラッチ1141,1142,1143,1144をそ
れぞれ選択する。

次に、第３図を用いて一連の出力パターンを出力すると
きの動作について説明する。

第３図において、ａはFRC1000のカウントデータの時間
的変化を示したものであり、ｂはポインタ回路1170の出
力データを示し、ｃは比較データ選択回路1120から比較
回路1130に供給される比較データを示し、ｄはマスター
ラッチ選択回路1150からスレーブラッチ回路1160に供給
される出力データを示し、ｅはスレーブラッチ回路1160
から出力するデータを示し、ｆは比較回路1130から出力
される一致信号を示している。

FRC1000がダウンカウンタであり、比較データレジスタ1
111,1112,1113,1114にはそれぞれ比較データNA,NB,NC,N
D（NA＞NB＞NC＞ND）が格納されており、マスターラッ
チ1141,1142,1143,1144にはそれぞれ出力データDA,DB,D
C,DDが格納されているとする。初期状態ではポインタ回
路1170のカウントデータは“0"であるので、比較データ
選択手段1120は比較データレジスタ1111を選択し、この
レジスタに格納されているディジタルデータNAを比較回
路1130に送出し、マスターラッチ選択回路1150はマスタ
ーラッチ1141を選択し、このラッチに格納されているデ
ィジタルデータDAをスレーブラッチ回路1160に送出して
いる。

比較回路1130は比較データ選択回路1120から供給されて
いるディジタルデータNAとローカルバス1400を介して送
られてくる第１図に示したFRC1000のカウントデータを
比較し、第３図の時刻t1でFRC1000のカウントデータがN
Aに等しくなると、第３図ｆに示される一致信号をスレ
ーブラッチ回路1160及びポインタ回路1170に送出する。
スレーブラッチ回路1160は第３図ｅに示されるように比
較回路1130から送出される一致信号の上がりエッジで前
記マスターラッチ1141に格納されているディジタルデー
タDAをラッチし、また、第３図ｂに示されるようにポイ
ンタ回路1170は一致信号によりカウントデータを“0"か
ら“1"にカウントアップする。ポインタ回路1170のカウ
ントデータが“1"になることによって、第３図c,dに示
すように比較回路1130には比較データ選択回路1120から
比較データNBが供給され、スレーブラッチ回路1160には
マスターラッチ選択回路1150から出力データDBが供給さ
れる。

以後、同様にしてFRC1000のカウントデータと比較デー
タ選択回路1120が選択する比較データとの比較が行わ
れ、時刻t2,t3,t4ではFRC1000のカウントデータと比較
データとが一致するため、比較回路1130から一致信号が
送出される。そして、比較回路1130から一致信号が送出
されるたびにスレーブラッチ回路1160はマスターラッチ
選択回路で選択されたマスターラッチに格納されたディ
ジタルデータをラッチし、ポインタ回路1170はカウント
動作を行う。

したがって、ある時刻でのFRC1000のカウントデータに
対し、任意のカウント後のデータを比較データレジスタ
1111,1112,1113,1114に格納し、比較データレジスタ111
1,1112,1113,1114に対応するマスターラッチ1141,1142,
1143,1144に任意のデータを格納することにより、一連
の出力パターンを有する信号をスレーブラッチ回路1160
から出力することができる。

次に、第４図を用いてスレーブラッチ回路1160から出力
する信号パターンの変更を行う場合の動作について説明
する。

第４図において、ａはFRC1000のカウントデータの時間
的変化、ｂはポインタ回路1170の出力データ、ｃは比較
データ選択回路1120から比較回路1130に供給される比較
データ、ｄはマスターラッチ選択回路1150からスレーブ
ラッチ回路1160に供給される出力データ、ｅはスレーブ
ラッチ回路1160から出力するデータ、ｆは比較回路1130
から出力される一致信号、ｇはコマンドバス1300を介し
て供給されるポインタの初期化信号を示している。

ある信号パターンの出力途中で信号パターンの変更を行
う場合には、マスターラッチ1141〜1144及び比較データ
レジスタ1111〜1114のデータを書き換えた後、ポインタ
回路1170の初期化を行う。第４図では、ポインタ回路11
70のカウントデータが“2"のときに信号パターンの変更
を行った場合の動作を示している。

時刻t3でマスターラッチ1141〜1144のデータをDA′,D
B′,DC′,DD′に、比較データレジスタ1111〜1114のデ
ータをNA′,NB′,NC′,ND′（NA′＞NB′＞NC′＞N
D′）にそれぞれ書き換えが完了し、時刻t4でコマンド
バス1300を介して供給されるポインタ回路初期化信号に
よりポインタ回路1170の初期化が行われる。ポインタ回
路1170の初期化によって、c,dに示されるように比較デ
ータはNA"、マスタラッチ選択回路1150からスレブラッ
チに供給されるデータはDA"に変更される。以後、変更
した比較データ及び出力データに基づいて新たな一連の
出力パターンを有する信号をスレーブラッチ回路1160か
ら出力する。

このように信号パターンの変更を行う場合にポインタ回
路1170の初期化を行うことによって、ポインタ回路1170
のカウント状態に関係なく新たな信号パターンを正しい
順序で出力することができる。なお、ポインタ回路1170
のカウント状態が“2"以外のいかなる状態でも同様に出
力信号のパターンを変更することができる。

このように、マスターラッチ1141,1142,1143,1144から
スレーブラッチ回路1169へのデータの転送が比較データ
レジスタ1111,1112,1113,1114とFRC1000のカウントデー
タを比較する比較回路1130の一致検出信号によって自動
的に行われるように構成することにより、非同期で入力
される外部信号のエッジを検出してから、あらかじめ決
められた時間後に出力ポート1100から任意の信号パター
ンの信号を送出させる場合にはタイムベースエラーを最
小限に押さえることができる。

すなわち、第１図に示した実施例において外部信号入力
端子20〜27のいずれかに印加される入力信号のエッジが
到来すると、その直後にICR900がその時点のタイミング
情報としてFRC1000のカウントデータをICR900内の特定
のレジスタに格納するので、入力信号の正確な到来時点
ではソフトウェアによって確認することが可能であり、
出力ポート1100から一連の信号パターンを有する出力信
号を送出し始める目標時点までの時間差データをデータ
バス1200に送出して比較データレジスタ1111に格納し、
また、引き続き送出する出力信号のそれぞれの時間間隔
に対応した時間差データをデータバス1200を介して比較
データレジスタ1112〜1114に格納し、比較データレジス
タに格納した設定時間ごとに出力したいデータをデータ
バス1200を介してマスターラッチ1141〜1144に格納すれ
ば、出力ポート1100からはタイムベースエラーの少ない
一連の信号パターンを有する出力信号が得られる。

したがって、第１図および第２図に示したマイクロプロ
セッサではタイムベースエラーの少ない一連の信号パタ
ーン出力を容易に得ることができる。

なお、実施例において出力ポートの比較データレジスタ
及びマスターラッチはそれぞれ４本ずつの構成になって
いるが、出力ポートから出力する信号パターンの複雑さ
に応じて２本以上いくつ設けた場合でもまったく同様な
効果が得られる。

発明の効果 以上のように本発明は、特定のクロック信号に基づいて
巡回カウント動作を行うフリーランニングカウンタ（FR
C1000）と、少なくとも２種類以上のディジタルデータ
を格納する比較データ格納手段（比較データレジスタ11
11〜1114）と、前記比較データ格納手段のいずれか１つ
を選択する比較データ選択手段（比較データ選択回路11
20）と、前記フリーランニングカウンタのカウントデー
タと前記比較データ格納手段のデータを比較し、一致し
た場合に一致信号を出力する比較手段（比較回路1130）
と、前記比較手段から出力される一致信号に基づいて巡
回カウント動作を行うポインタ（ポインタ回路1170）
と、前記比較データ格納手段と同数のディジタルデータ
を格納するマスターラッチ部（マスターラッチ1141〜11
44）と、前記マスターラッチ部のいずれか１つを選択す
るマスターラッチ選択手段（マスターラッチ選択回路11
50）と、前記マスターラッチ部のデータを前記比較手段
から出力される一致信号に基づいて取り込むスレーブラ
ッチ部（スレーブラッチ回路1160）からなる出力ポート
（出力ポート1100）を設けることにより、タイムベース
エラーの少ない一連の信号パターンを出力することがで
きるマイクロプロセッサを得ることができ、その実用効
果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成を示すブロック図、第２図は出力ポート部の具体
的な構成例を示すブロック図、第３図及び第４図は第２
図の主要部のタイミングチャートである。 100…タイミングジェネレータ、200…プログラムカウン
タ、300…PLA、400…ALU、500…ROM、700…RAM、900…I
CR、1000…FRC、1100…出力ポート、1111〜1114…比較
データレジスタ、1130…比較回路、1141〜1144…マスタ
ーラッチ、1160…スレーブラッチ、1170…ポインタ回
路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】特定のクロック信号に基づいて巡回カウン
   ト動作を行うフリーランニングカウンタと、 少なくとも２種類以上のディジタルデータを格納する比
   較データ格納手段と、 前記比較データ格納手段のいずれか１つを選択する比較
   データ選択手段と、 前記フリーランニングカウンタのカウントデータと前記
   比較データ格納手段のデータとを比較し、一致した場合
   に一致信号を出力する比較手段と、 前記比較手段から出力される一致信号に基づいて巡回カ
   ウント動作を行うポインタと、 前記比較データ格納手段と同数のディジタルデータを格
   納するマスターラッチ部と、 前記マスターラッチ部のいずれか１つを選択するマスタ
   ーラッチ選択手段と、 前記マスターラッチ部のデータを前記比較手段から出力
   される一致信号に基づいて取り込むスレーブラッチ部か
   らなる出力ポートとを備えたことを特徴とするマイクロ
   プロセッサ。
2. 【請求項２】比較データ選択手段及びマスターラッチ選
   択手段は、ポインタのカウントデータに基づいて選択を
   変更する請求項１記載のマイクロプロセッサ。
3. 【請求項３】ポインタは、マイクロプロセッサの命令に
   よってカウント初期状態に設定される請求項１記載のマ
   イクロプロセッサ。