JPH0769791B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0769791B2 JPH0769791B2 JP63324234A JP32423488A JPH0769791B2 JP H0769791 B2 JPH0769791 B2 JP H0769791B2 JP 63324234 A JP63324234 A JP 63324234A JP 32423488 A JP32423488 A JP 32423488A JP H0769791 B2 JPH0769791 B2 JP H0769791B2
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- signal
- logic level
- instruction
- reset
- data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
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- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Stored Programmes (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、命令ROM内蔵型のマイクロプロセッサに関
し、更に詳述すれば、リセット時に任意の命令アドレス
からプログラムを再実行し得るマイクロプロセッサに関
する。
し、更に詳述すれば、リセット時に任意の命令アドレス
からプログラムを再実行し得るマイクロプロセッサに関
する。
まず、松下電子工業株式会社の「高機能CMOSディジタル
信号処理プロセッサMN1901/MN1909ユーザーズマニュア
ル」からMN1901を一例として従来のマイクロプロセッサ
について図面を参照して説明する。
信号処理プロセッサMN1901/MN1909ユーザーズマニュア
ル」からMN1901を一例として従来のマイクロプロセッサ
について図面を参照して説明する。
第10図は上述のマイクロプロセッサMN1901の構成の要部
を示すブロック図である。
を示すブロック図である。
第10図において、51は並列データの入出力に用いられる
パラレルポート（データレジスタ）である。
パラレルポート（データレジスタ）である。
このパラレルポート51への入出力信号は以下の通りであ
る。P0〜P15は16ビット並列データ入出力信号である。
この16ビット並列データ入出力信号は並列データ入出力
端子57を介して入出力される。▲▼は低論理レベ
ル（GND）である場合にパラレルポート51を通してデー
タ転送が可能であることを示すポート選択信号である。
PR/は高論理レベル（VDD）である場合にパラレルポー
ト51からのデータ出力を示し、低論理レベル（GND）で
ある場合にパラレルポート51へのデータ入力を示すポー
ト読書制御信号である。▲▼は低論理レベル（GN
D）である場合にデータ転送を行うことを示す入出力の
タイミング信号である。
る。P0〜P15は16ビット並列データ入出力信号である。
この16ビット並列データ入出力信号は並列データ入出力
端子57を介して入出力される。▲▼は低論理レベ
ル（GND）である場合にパラレルポート51を通してデー
タ転送が可能であることを示すポート選択信号である。
PR/は高論理レベル（VDD）である場合にパラレルポー
ト51からのデータ出力を示し、低論理レベル（GND）で
ある場合にパラレルポート51へのデータ入力を示すポー
ト読書制御信号である。▲▼は低論理レベル（GN
D）である場合にデータ転送を行うことを示す入出力の
タイミング信号である。
52は命令コードを格納しているインストラクションメモ
リ（命令ROM）であり、このマイクロプロセッサにより
実行されるプログラムを構成する個々の命令が格納され
ている。
リ（命令ROM）であり、このマイクロプロセッサにより
実行されるプログラムを構成する個々の命令が格納され
ている。
53はインストラクションメモリ52に対してアドレスを指
示するインストラクションポインタ（プログラムカウン
タ）であり、このインストラクションポインタ53により
指示されているインストラクションメモリ52のアドレス
位置に格納されている命令がインストラクションメモリ
52から出力される。
示するインストラクションポインタ（プログラムカウン
タ）であり、このインストラクションポインタ53により
指示されているインストラクションメモリ52のアドレス
位置に格納されている命令がインストラクションメモリ
52から出力される。
54はインストラクションレジスタ（命令レジスタ）であ
り、インストラクションメモリ52から出力された命令を
一時的に保持する。
り、インストラクションメモリ52から出力された命令を
一時的に保持する。
55はデコーダであり、インストラクションレジスタ54に
保持されている命令をデコードする。
保持されている命令をデコードする。
56はリセット制御部である。このリセット制御部56に入
力される信号▲▼は低論理レベル（GND）であ
る場合にこのマイクロプロセッサをリセットスタートさ
せるための信号であり、▲▼はそのリセットスタ
ート信号である。
力される信号▲▼は低論理レベル（GND）であ
る場合にこのマイクロプロセッサをリセットスタートさ
せるための信号であり、▲▼はそのリセットスタ
ート信号である。
58及び59は内部バスであり、これらによりパラレルポー
ト51とインストラクションポインタ53とを接続してい
る。
ト51とインストラクションポインタ53とを接続してい
る。
次にこのような構成の従来のマイクロプロセッサの動作
について説明する。
について説明する。
第11図にパラレルポート51への外部からのデータ書込み
時のポート選択信号▲▼と、ポート読書制御信号
PR/Wと、入出力タイミング信号▲▼と、並列デー
タ入出力信号P0〜P15とのタイミングチャートを示す。
時のポート選択信号▲▼と、ポート読書制御信号
PR/Wと、入出力タイミング信号▲▼と、並列デー
タ入出力信号P0〜P15とのタイミングチャートを示す。
最初に第11図（ａ）に示す如く、ポート選択信号▲
▼を低論理レベル（GND）にしてパラレルポート51を
介してデータ転送を可能にし、次に第11図（ｂ）に示す
如く、ポート読書制御信号PR/を低論理レベル（GND）
にしてパラレルポートへのデータ入力が可能な状態に設
定する。
▼を低論理レベル（GND）にしてパラレルポート51を
介してデータ転送を可能にし、次に第11図（ｂ）に示す
如く、ポート読書制御信号PR/を低論理レベル（GND）
にしてパラレルポートへのデータ入力が可能な状態に設
定する。
その後、第11図（ｃ）に示す如く、入出力タイミング信
号▲▼を一旦低論理レベル（GND）にした後、高
論理レベル（VDD）に戻すと、第11図（ｄ）に示す如
く、並列データP0〜P15がパラレルポート51内の図示し
ない入力用データバッファに書込まれる。
号▲▼を一旦低論理レベル（GND）にした後、高
論理レベル（VDD）に戻すと、第11図（ｄ）に示す如
く、並列データP0〜P15がパラレルポート51内の図示し
ない入力用データバッファに書込まれる。
第12図はリセット処理の手順を示すフローチャートであ
る。
る。
第12図において、リセット制御部56へのリセット信号▲
▼を１マシンサイクル以上の期間に亙ってアク
ティブレベルである低論理レベル（GND）にすると、リ
セット制御部56の出力である信号▲▼が低論理レ
ベル（GND）になる。これにより、インストラクション
ポインタ53がリセットされてその内容が第０番地に初期
化される。従って、リセット解除後はインストラクショ
ンメモリ52の第０番地の命令から順にインストラクショ
ンレジスタ54へ読出され、順次実行される。
▼を１マシンサイクル以上の期間に亙ってアク
ティブレベルである低論理レベル（GND）にすると、リ
セット制御部56の出力である信号▲▼が低論理レ
ベル（GND）になる。これにより、インストラクション
ポインタ53がリセットされてその内容が第０番地に初期
化される。従って、リセット解除後はインストラクショ
ンメモリ52の第０番地の命令から順にインストラクショ
ンレジスタ54へ読出され、順次実行される。
第13図はパラレルポート51からデータ入力を行うことに
よるレジスタ間接ジャンプ命令の手順を示すフローチャ
ートである。
よるレジスタ間接ジャンプ命令の手順を示すフローチャ
ートである。
レジスタ間接ジャンプ命令は、パラレルポート51から入
力された並列データP0〜P15が一旦パラレルポート51内
の図示しないバッファメモリに保持され、この並列デー
タP0〜P15がインストラクションポインタ53に与えられ
ることにより、並列データP0〜P15に対応するインスト
ラクションメモリ52のアドレスから新たな命令が読出さ
れて実行されるものである。
力された並列データP0〜P15が一旦パラレルポート51内
の図示しないバッファメモリに保持され、この並列デー
タP0〜P15がインストラクションポインタ53に与えられ
ることにより、並列データP0〜P15に対応するインスト
ラクションメモリ52のアドレスから新たな命令が読出さ
れて実行されるものである。
従来のマイクロプロセッサは以上のように構成されてい
るので、そのリセットに際しては、インストラクション
ポインタが常に同じ値にリセットされ、プログラムが格
納されている命令ROMの固定されたアドレスからしかプ
ログラムを再実行できないという問題点があった。
るので、そのリセットに際しては、インストラクション
ポインタが常に同じ値にリセットされ、プログラムが格
納されている命令ROMの固定されたアドレスからしかプ
ログラムを再実行できないという問題点があった。
本発明は、上述のような問題点を解消するためになされ
たもので、マイクロプロセッサのリセットにより命令RO
Mの任意のアドレスからプログラムの実行が再開可能な
マイクロプロセッサの提供を目的とする。
たもので、マイクロプロセッサのリセットにより命令RO
Mの任意のアドレスからプログラムの実行が再開可能な
マイクロプロセッサの提供を目的とする。
本発明に係るマイクロプロセッサは、所定アドレスから
プログラムが再実行される通常のリセット機能とは別
に、任意のデータをアドレスとして予めデータレジスタ
に設定しておくことにより、レジスタ間接ジャンプ命令
によりそのデータがプログラムカウンタに与えられるよ
うに構成されている。
プログラムが再実行される通常のリセット機能とは別
に、任意のデータをアドレスとして予めデータレジスタ
に設定しておくことにより、レジスタ間接ジャンプ命令
によりそのデータがプログラムカウンタに与えられるよ
うに構成されている。
本発明のマイクロプロセッサでは、リセット端子のリセ
ット信号が解除された時点における制御信号入力端子の
論理レベルがある状態である場合に、データレジスタに
設定されている任意のデータがレジスタ間接ジャンプ命
令により各部回路へデータを転送するデータバスを介し
て転送されてプログラムカウンタに設定され、そのデー
タを命令開始アドレスとしてプログラムが再実行され
る。
ット信号が解除された時点における制御信号入力端子の
論理レベルがある状態である場合に、データレジスタに
設定されている任意のデータがレジスタ間接ジャンプ命
令により各部回路へデータを転送するデータバスを介し
て転送されてプログラムカウンタに設定され、そのデー
タを命令開始アドレスとしてプログラムが再実行され
る。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るマイクロプロセッサの一構成例の
要部を示すブロック図である。
要部を示すブロック図である。
第１図において、１は並列データの入力用に用いられる
データレジスタである。
データレジスタである。
このデータレジスタ１には並列データ入力端子12及び制
御信号入力端子13が備えられている。並列データ入力端
子12へは16ビット並列データ入力信号D0〜D15が入力さ
れる。また制御信号入力端子13へは書込制御信号▲
▼が入力される。この書込制御信号▲▼は、低
論理レベル（GND）である場合にデータレジスタ１への
データ入力を行わせる。
御信号入力端子13が備えられている。並列データ入力端
子12へは16ビット並列データ入力信号D0〜D15が入力さ
れる。また制御信号入力端子13へは書込制御信号▲
▼が入力される。この書込制御信号▲▼は、低
論理レベル（GND）である場合にデータレジスタ１への
データ入力を行わせる。
２は命令コードを格納している命令ROMであり、本発明
のマイクロプロセッサにより実行されるプログラムを構
成する個々の命令がコードの形で格納されている。
のマイクロプロセッサにより実行されるプログラムを構
成する個々の命令がコードの形で格納されている。
３は命令ROM2に対するアドレスを与えるプログラムカウ
ンタであり、このプログラムカウンタ３により指示され
ている命令ROM2のアドレス位置に格納されている命令が
命令ROM2から読出される。
ンタであり、このプログラムカウンタ３により指示され
ている命令ROM2のアドレス位置に格納されている命令が
命令ROM2から読出される。
４は命令レジスタであり、命令ROM2から読出された命令
を一時的に保持する。
を一時的に保持する。
５は命令デコーダであり、命令レジスタ４に保持されて
いる命令をデコードする。
いる命令をデコードする。
８及び９は内部バスであり、これらによりデータレジス
タ１とプログラムカウンタ３とを接続している。
タ１とプログラムカウンタ３とを接続している。
100はリセット処理部であり、リセット端子10及びリセ
ット選択信号入力端子11を備えている。リセット端子10
にはリセット信号▲▼が入力されるが、こ
のリセット信号▲▼は低論理レベル（GN
D）である場合に本発明のマイクロプロセッサをリセッ
トスタートさせる。またリセット選択信号入力端子11に
はリセット選択信号INTが入力されるが、このリセット
選択信号INTは本発明に係るマイクロプロセッサに２種
類のリセット動作、即ち通常の命令ROM2の第０番地から
命令を再実行する第１のリセット処理と、任意の番地か
らリセット処理を再実行し得る第２のリセット処理のい
ずれかを選択させるために入力される。
ット選択信号入力端子11を備えている。リセット端子10
にはリセット信号▲▼が入力されるが、こ
のリセット信号▲▼は低論理レベル（GN
D）である場合に本発明のマイクロプロセッサをリセッ
トスタートさせる。またリセット選択信号入力端子11に
はリセット選択信号INTが入力されるが、このリセット
選択信号INTは本発明に係るマイクロプロセッサに２種
類のリセット動作、即ち通常の命令ROM2の第０番地から
命令を再実行する第１のリセット処理と、任意の番地か
らリセット処理を再実行し得る第２のリセット処理のい
ずれかを選択させるために入力される。
また、リセット処理部100は内部リセット信号IRESET及
びデータレジスタ間接ジャンプセレクト信号RSTJIの二
つの信号を３入力セレクタ200へ、内部リセット信号IRE
SETをプログラムカウンタ３へそれぞれ出力する。IRESE
Tは高論理レベル（VDD）である場合に本発明のマイクロ
プロセッサがリセット状態であることを示す内部リセッ
ト信号であり、このときプログラムカウンタ３を第０番
地にリセットし、また３入力セレクタ200に対しては入
力信号として信号NOPを選択させる。RSTJIは高論理レベ
ル（VDD）である場合に３入力セレクタ200に入力信号と
して信号JIを選択させるためのデータレジスタ間接ジャ
ンプセレクト信号である。
びデータレジスタ間接ジャンプセレクト信号RSTJIの二
つの信号を３入力セレクタ200へ、内部リセット信号IRE
SETをプログラムカウンタ３へそれぞれ出力する。IRESE
Tは高論理レベル（VDD）である場合に本発明のマイクロ
プロセッサがリセット状態であることを示す内部リセッ
ト信号であり、このときプログラムカウンタ３を第０番
地にリセットし、また３入力セレクタ200に対しては入
力信号として信号NOPを選択させる。RSTJIは高論理レベ
ル（VDD）である場合に３入力セレクタ200に入力信号と
して信号JIを選択させるためのデータレジスタ間接ジャ
ンプセレクト信号である。
200は上述の如く３入力セレクタであり、命令ROM2から
与えられる命令コード信号b,データレジスタ間接ジャン
プ命令の命令コード信号JIあるいはプログラムカウンタ
３の更新以外には何も行わないNo Operation命令の命令
コード信号NOPの３入力の内からいずれか一つを選択し
て命令コード信号ｃを命令レジスタ４へ出力する。
与えられる命令コード信号b,データレジスタ間接ジャン
プ命令の命令コード信号JIあるいはプログラムカウンタ
３の更新以外には何も行わないNo Operation命令の命令
コード信号NOPの３入力の内からいずれか一つを選択し
て命令コード信号ｃを命令レジスタ４へ出力する。
なお、ａはデータレジスタ１から内部バス８へのデータ
信号である。
信号である。
次に、上述の如く第１図にその構成を示した本発明のマ
イクロプロセッサの動作について第２図を参照して説明
する。
イクロプロセッサの動作について第２図を参照して説明
する。
第２図に、第２リセット処理が行われる際のデータレジ
スタ書込信号▲▼（ａ）と、並列入力データ信号
D0〜D15（ｂ）と、リセット信号▲▼
（ｃ）と、リセット選択信号INT（ｄ）と、内部リセッ
ト信号IRESET（ｅ）と、データレジスタ間接ジャンプセ
レクト信号RSTJI（ｆ）と、命令レジスタ入力信号ｃ
（ｇ）それぞれのタイミングチャートを示す。
スタ書込信号▲▼（ａ）と、並列入力データ信号
D0〜D15（ｂ）と、リセット信号▲▼
（ｃ）と、リセット選択信号INT（ｄ）と、内部リセッ
ト信号IRESET（ｅ）と、データレジスタ間接ジャンプセ
レクト信号RSTJI（ｆ）と、命令レジスタ入力信号ｃ
（ｇ）それぞれのタイミングチャートを示す。
まず、リセット以前にデータレジスタ書込信号▲
▼を低論理レベル（GND）にすると、データレジスタ１
は並列入力端子12から並列データ入力信号D0〜D15へ取
り込む。
▼を低論理レベル（GND）にすると、データレジスタ１
は並列入力端子12から並列データ入力信号D0〜D15へ取
り込む。
そして、時刻t0においてリセット信号▲▼
が低論理レベル（GND）にされて本発明のマイクロプロ
セッサがリセット状態になると、リセット処理部100は
内部リセット信号IRESETを高論理レベル（VDD）に、デ
ータレジスタ間接ジャンプセレクト信号RSTJIを低論理
レベル（GND）にする。
が低論理レベル（GND）にされて本発明のマイクロプロ
セッサがリセット状態になると、リセット処理部100は
内部リセット信号IRESETを高論理レベル（VDD）に、デ
ータレジスタ間接ジャンプセレクト信号RSTJIを低論理
レベル（GND）にする。
次に、時刻t1においてリセット信号▲▼が
高論理レベル（VDD）になってリセット信号が解除され
た時点で、リセット選択信号INTを高論理レベル（VDD）
に保持しておき、第２リセットの設定をしたとする。
高論理レベル（VDD）になってリセット信号が解除され
た時点で、リセット選択信号INTを高論理レベル（VDD）
に保持しておき、第２リセットの設定をしたとする。
この設定により、リセット処理部100は内部リセット信
号IRESETを低論理レベル（GND）にし、内部リセットを
解除した時刻t2から時刻t4までの期間にわたって３入力
セレクタ200の選択信号RSTJIを高論理レベル（VDD）に
する。
号IRESETを低論理レベル（GND）にし、内部リセットを
解除した時刻t2から時刻t4までの期間にわたって３入力
セレクタ200の選択信号RSTJIを高論理レベル（VDD）に
する。
以上の如く第２リセットが設定された場合には、リセッ
ト処理部100は３入力セレクタ200を制御して、時刻t2ま
でのリセット動作中はNo Operation命令の命令コード信
号NOPを出力し、その御時刻t2からt4の間に、データレ
ジスタ１によるデータレジスタ間接ジャンプ命令の命令
コード信号JIを命令レジスタ４に格納する。そして、命
令デコーダ５は命令レジスタ４に格納された命令をデコ
ードし、リセット以前にデータレジスタ１が取り込んだ
リセットアドレスの値に従ったアドレスからプログラム
が実行されるように制御する。
ト処理部100は３入力セレクタ200を制御して、時刻t2ま
でのリセット動作中はNo Operation命令の命令コード信
号NOPを出力し、その御時刻t2からt4の間に、データレ
ジスタ１によるデータレジスタ間接ジャンプ命令の命令
コード信号JIを命令レジスタ４に格納する。そして、命
令デコーダ５は命令レジスタ４に格納された命令をデコ
ードし、リセット以前にデータレジスタ１が取り込んだ
リセットアドレスの値に従ったアドレスからプログラム
が実行されるように制御する。
第３図は本発明のマイクロプロセッサの構成例の他の実
施例を示すブロック図である。
施例を示すブロック図である。
この実施例では、上述の第１図に示した構成に加えて、
第２リセット処理時にプログラムの実行が再開されるべ
きアドレスを予め複数格納しているレジスタ31が備えら
れている。
第２リセット処理時にプログラムの実行が再開されるべ
きアドレスを予め複数格納しているレジスタ31が備えら
れている。
このレジスタ31は、制御信号入力端子32から制御信号CO
NTi（ｉ＝1,2…）が入力されると、ジャンプ先のアドレ
スを指定するデータJPi（ｉ＝1,2…）を出力する。デー
タレジスタ１では、データレジスタ書込信号▲▼
が低論理レベル（GND）に転じた時点でこのレジスタ31
から出力されている制御信号CONTiを入力する。そし
て、爾後は前述の第１図に示した実施例において並列デ
ータ入力端子12に並列データD0〜D15が入力された場合
と同様に処理される。
NTi（ｉ＝1,2…）が入力されると、ジャンプ先のアドレ
スを指定するデータJPi（ｉ＝1,2…）を出力する。デー
タレジスタ１では、データレジスタ書込信号▲▼
が低論理レベル（GND）に転じた時点でこのレジスタ31
から出力されている制御信号CONTiを入力する。そし
て、爾後は前述の第１図に示した実施例において並列デ
ータ入力端子12に並列データD0〜D15が入力された場合
と同様に処理される。
次に、MOSトランジスタロジックによりリセット処理部1
00を実現した場合の論理回路構成を第４図の回路図に示
す。
00を実現した場合の論理回路構成を第４図の回路図に示
す。
第４図において、101〜115及び116,117はインバータで
ある。しかし、インバータ116,117はインバータ101〜11
5に比してドライブ能力が小さい。
ある。しかし、インバータ116,117はインバータ101〜11
5に比してドライブ能力が小さい。
118はNORゲート、119はNANDゲートである。121〜127及
び132はＮチャネル型MOSトランジスタを用いたトランス
ファゲートで、128,129,130,131はそれぞれ論理ゲート
であり、フリップフロップ140を構成する。
び132はＮチャネル型MOSトランジスタを用いたトランス
ファゲートで、128,129,130,131はそれぞれ論理ゲート
であり、フリップフロップ140を構成する。
フリップフロップ140は、入力信号D,クリア信号R,セッ
ト信号Ｓにより出力信号Ｑを制御する。具体的には、フ
リップフロップ140は、クリア信号Ｒが高論理レベル（V
DD）である場合に出力信号Ｑを低論理レベル（GND）に
し、またクリア信号Ｒが低論理レベル（GND）に遷移す
るとき、セット信号Ｓが低論理レベル（GND）であるな
ら入力信号Ｄの論理レベルを出力信号Ｑに保持し、更に
クリア信号Ｒが低論理レベル（GND）である場合にセッ
ト信号Ｓが高論理レベル（VDD）であるなら出力信号Ｑ
を高論理レベル（VDD）にする。
ト信号Ｓにより出力信号Ｑを制御する。具体的には、フ
リップフロップ140は、クリア信号Ｒが高論理レベル（V
DD）である場合に出力信号Ｑを低論理レベル（GND）に
し、またクリア信号Ｒが低論理レベル（GND）に遷移す
るとき、セット信号Ｓが低論理レベル（GND）であるな
ら入力信号Ｄの論理レベルを出力信号Ｑに保持し、更に
クリア信号Ｒが低論理レベル（GND）である場合にセッ
ト信号Ｓが高論理レベル（VDD）であるなら出力信号Ｑ
を高論理レベル（VDD）にする。
50は低論理レベル（GND）の接地であり、T1,T3は内部同
期信号である。
期信号である。
次に、第４図に示したリセット制御部100の動作につい
て説明する。
て説明する。
第５図に、第２リセット処理が行われる際のリセット信
号▲▼（ａ）と、リセット選択信号▲
▼（ｂ）と、内部リセット信号IRESET（ｃ）と、内部
同期信号T1（ｄ）と、他の内部同期信号T3（ｅ）と、デ
ータレジスタ間接ジャンプセレクト信号RSTJI（ｆ）
と、インバータ111の出力信号ｄ（ｇ）とのタイミング
チャートを示す。
号▲▼（ａ）と、リセット選択信号▲
▼（ｂ）と、内部リセット信号IRESET（ｃ）と、内部
同期信号T1（ｄ）と、他の内部同期信号T3（ｅ）と、デ
ータレジスタ間接ジャンプセレクト信号RSTJI（ｆ）
と、インバータ111の出力信号ｄ（ｇ）とのタイミング
チャートを示す。
時刻t10に低論理レベル（GND）になったリセット信号▲
▼をインバータ101,NORゲート118,インバ
ータ106が順に伝達し、インバータ106は出力信号IRESET
を高論理レベル（VDD）にする。また、リセット信号▲
▼をインバータ101,インバータ112,NANDゲ
ート119,インバータ116,インバータ113が伝達し、イン
バータ113は出力信号RSTJIを低論理レベル（GND）にす
る。更に、信号RSTJIの論理レベルを内部同期信号T1が
高論理レベル（VDD）である場合に、トランスファゲー
ト127,インバータ114,117,115が伝達し、インバータ115
はフリップフロップ140のセット信号Ｓを低論理レベル
（GND）にする。また、リセット信号▲▼
をインバータ101が反転してリセット信号Ｒを高論理レ
ベル（VDD）にするので、フリップフロップ140は出力信
号を低論理レベル（GND）にし、それをインバータ111が
反転し、インバータ111は出力信号ｄを高論理レベル（V
DD）にする。
▼をインバータ101,NORゲート118,インバ
ータ106が順に伝達し、インバータ106は出力信号IRESET
を高論理レベル（VDD）にする。また、リセット信号▲
▼をインバータ101,インバータ112,NANDゲ
ート119,インバータ116,インバータ113が伝達し、イン
バータ113は出力信号RSTJIを低論理レベル（GND）にす
る。更に、信号RSTJIの論理レベルを内部同期信号T1が
高論理レベル（VDD）である場合に、トランスファゲー
ト127,インバータ114,117,115が伝達し、インバータ115
はフリップフロップ140のセット信号Ｓを低論理レベル
（GND）にする。また、リセット信号▲▼
をインバータ101が反転してリセット信号Ｒを高論理レ
ベル（VDD）にするので、フリップフロップ140は出力信
号を低論理レベル（GND）にし、それをインバータ111が
反転し、インバータ111は出力信号ｄを高論理レベル（V
DD）にする。
但し、トランスファゲート132のゲートとインバータ107
の共通の入力信号IRESETが高論理レベル（VDD）である
間は、トランスファゲート125は開かず、トランスファ
ゲート132が開く。この結果、トランスファゲート132は
トランスファゲート126のゲート信号を接地50から得て
低論理レベル（GND）にするためトランスファゲート126
は開かず、信号ｄの論理レベルをトランスファゲート12
5はNANDゲート119に伝えない。
の共通の入力信号IRESETが高論理レベル（VDD）である
間は、トランスファゲート125は開かず、トランスファ
ゲート132が開く。この結果、トランスファゲート132は
トランスファゲート126のゲート信号を接地50から得て
低論理レベル（GND）にするためトランスファゲート126
は開かず、信号ｄの論理レベルをトランスファゲート12
5はNANDゲート119に伝えない。
次に、時刻t11にリセット信号▲▼が高論
理レベル（VDD）になった時点で、リセット処理信号INT
が高論理レベル（VDD）であったとする。この際、フリ
ップフロップ140のセット信号Ｓは低論理レベル（GND）
であり、インバータ101がクリア信号Ｒを低論理レベル
（GND）に遷移させると、フリップフロップ140はインバ
ータ108が低論理レベル（GND）に反転出力した入力信号
Ｄを保持し、出力信号Ｑを低論理レベル（GND）にす
る。これをインバータ111が反転し、インバータ111は信
号ｄを高論理レベル（VDD）に保つ。
理レベル（VDD）になった時点で、リセット処理信号INT
が高論理レベル（VDD）であったとする。この際、フリ
ップフロップ140のセット信号Ｓは低論理レベル（GND）
であり、インバータ101がクリア信号Ｒを低論理レベル
（GND）に遷移させると、フリップフロップ140はインバ
ータ108が低論理レベル（GND）に反転出力した入力信号
Ｄを保持し、出力信号Ｑを低論理レベル（GND）にす
る。これをインバータ111が反転し、インバータ111は信
号ｄを高論理レベル（VDD）に保つ。
次に時刻t12になると、時刻t11で高論理レベル（VDD）
に変化した信号▲▼の論理レベルをインバ
ータ101,トランスファゲート121,インバータ102,トラン
スファゲート122,インバータ103,トランスファゲート12
3,インバータ104,トランスファゲート124,インバータ10
5が順に伝達し、インバータ101,105は共に出力信号を低
論理レベル（GND）にし、この信号をNORゲート118,イン
バータ106が順に伝達して、インバータ106はその出力信
号IRESETを低論理レベル（GND）にする。すると、トラ
ンスファゲート132のゲートとインバータ107の共通の入
力信号IRESETが低論理レベル（GND）であるので、トラ
ンスファゲート132が閉じ、トランスファゲート125が開
いて、トランスファゲート125はトランスファゲート126
のゲート信号に内部同期信号T3を伝える。このため、イ
ンバータ111は出力信号ｄの論理レベルを、内部同期信
号T3が高論理レベル（VDD）である場合に、NANDゲート1
19の一方の入力に伝える。また更に、リセット信号▲
▼をインバータ101,102が伝達し、インバー
タ112が出力信号を高論理レベル（VDD）にするのでNAND
ゲート119の入力信号が共に高論理レベル（VDD）にな
り、NANDゲート119は出力を低論理レベル（GND）にして
その信号をインバータ113が反転して出力信号RSTJIを高
論理レベル（VDD）にする。
に変化した信号▲▼の論理レベルをインバ
ータ101,トランスファゲート121,インバータ102,トラン
スファゲート122,インバータ103,トランスファゲート12
3,インバータ104,トランスファゲート124,インバータ10
5が順に伝達し、インバータ101,105は共に出力信号を低
論理レベル（GND）にし、この信号をNORゲート118,イン
バータ106が順に伝達して、インバータ106はその出力信
号IRESETを低論理レベル（GND）にする。すると、トラ
ンスファゲート132のゲートとインバータ107の共通の入
力信号IRESETが低論理レベル（GND）であるので、トラ
ンスファゲート132が閉じ、トランスファゲート125が開
いて、トランスファゲート125はトランスファゲート126
のゲート信号に内部同期信号T3を伝える。このため、イ
ンバータ111は出力信号ｄの論理レベルを、内部同期信
号T3が高論理レベル（VDD）である場合に、NANDゲート1
19の一方の入力に伝える。また更に、リセット信号▲
▼をインバータ101,102が伝達し、インバー
タ112が出力信号を高論理レベル（VDD）にするのでNAND
ゲート119の入力信号が共に高論理レベル（VDD）にな
り、NANDゲート119は出力を低論理レベル（GND）にして
その信号をインバータ113が反転して出力信号RSTJIを高
論理レベル（VDD）にする。
次に、時刻t13において、内部同期信号T1が高論理レベ
ル（VDD）になると、インバータ113の出力信号RSTJIを
トランスファゲート127,インバータ114,117,115が伝達
し、インバータ115は出力信号Ｓを高論理レベル（VDD）
にするので、フリップフロップ140は出力信号Ｑを高論
理レベル（VDD）にする。これをインバータ111が反転す
るので、インバータ111は出力信号ｄを低論理レベル（G
ND）にする。
ル（VDD）になると、インバータ113の出力信号RSTJIを
トランスファゲート127,インバータ114,117,115が伝達
し、インバータ115は出力信号Ｓを高論理レベル（VDD）
にするので、フリップフロップ140は出力信号Ｑを高論
理レベル（VDD）にする。これをインバータ111が反転す
るので、インバータ111は出力信号ｄを低論理レベル（G
ND）にする。
次に、時刻t14において、内部同期信号T3が高論理レベ
ル（VDD）になると、インバータ111の出力信号ｄはトラ
ンスファゲート125,NANDゲート119,インバータ116,113
を伝達し、インバータ113は出力信号RSTJIを低論理レベ
ル（GND）にする。
ル（VDD）になると、インバータ111の出力信号ｄはトラ
ンスファゲート125,NANDゲート119,インバータ116,113
を伝達し、インバータ113は出力信号RSTJIを低論理レベ
ル（GND）にする。
以上のようにして、時刻t11においてリセット選択信号I
NTを高論理レベル（VDD）に設定して第２リセット処理
を実行する場合、リセット処理部100は、時刻t12からt1
4の間にかけてデータレジスタ１による間接ジャンプ命
令を実行するのに必要な命令JIを命令レジスタ４に格納
すべく３入力セレクタ200を制御する信号RSTJIを高論理
レベル（VDD）にし、信号IRESETを低論理レベル（GND）
にする。
NTを高論理レベル（VDD）に設定して第２リセット処理
を実行する場合、リセット処理部100は、時刻t12からt1
4の間にかけてデータレジスタ１による間接ジャンプ命
令を実行するのに必要な命令JIを命令レジスタ４に格納
すべく３入力セレクタ200を制御する信号RSTJIを高論理
レベル（VDD）にし、信号IRESETを低論理レベル（GND）
にする。
次に、時刻t11においてリセット選択信号INTが低論理レ
ベル（GND）のままの通常のリセット動作、即ち第１リ
セット処理について考える。
ベル（GND）のままの通常のリセット動作、即ち第１リ
セット処理について考える。
この場合は、時刻t11でリセット信号▲▼
が高論理レベル（VDD）になる際にフリップフロップ140
の入力信号Ｄは高論理レベル（VDD）であるので、フリ
ップフロップ140は出力信号Ｑを高論理レベル（VDD）に
し、これをインバータ111が反転して信号ｄを低論理レ
ベルにする。この結果、３入力セレクタ200を制御する
信号RSTJIは高論理レベル（VDD）にならないので第２リ
セット処理は起こらない。
が高論理レベル（VDD）になる際にフリップフロップ140
の入力信号Ｄは高論理レベル（VDD）であるので、フリ
ップフロップ140は出力信号Ｑを高論理レベル（VDD）に
し、これをインバータ111が反転して信号ｄを低論理レ
ベルにする。この結果、３入力セレクタ200を制御する
信号RSTJIは高論理レベル（VDD）にならないので第２リ
セット処理は起こらない。
次にMOSトランジスタロジックにより３入力セレクタ200
を実現した場合の論理回路構成を第６図の回路図に示
す。
を実現した場合の論理回路構成を第６図の回路図に示
す。
第６図において、201はNORゲート、202〜210はＮチャネ
ル型MOSトランジスタを用いたトランスファゲート、211
〜213はインバータ、250は命令コード１ビット分のセレ
クタ部分である。
ル型MOSトランジスタを用いたトランスファゲート、211
〜213はインバータ、250は命令コード１ビット分のセレ
クタ部分である。
次に第６図にその構成を示した３入力セレクタ200の動
作について説明する。
作について説明する。
第７図に、第２リセット処理が行われるときの内部リセ
ット信号IRESET（ａ）と、間接ジャンプ命令セレクト信
号RSTJI（ｂ）と、内部同期信号T3（ｃ）と、命令レジ
スタ入力信号ｃ（ｄ）とのタイミングチャートを示す。
ット信号IRESET（ａ）と、間接ジャンプ命令セレクト信
号RSTJI（ｂ）と、内部同期信号T3（ｃ）と、命令レジ
スタ入力信号ｃ（ｄ）とのタイミングチャートを示す。
時刻t20からt22の内部リセット信号IRESETが高論理レベ
ル（VDD）であり且つ間接ジャンプ命令セレクト信号RST
JIが低論理レベル（GND）である間、トランスファゲー
ト202から204の内の202のみが高論理レベル（VDD）にな
り、残りは低論理レベル（GND）になる。また、NORゲー
ト201は入力信号の一方が高論理レベル（VDD）なので出
力信号を低論理レベル（GND）にする。このため、イン
バータ211〜213の内の211は出力信号を低論理レベル（G
ND）にするが、残りは出力信号を高論理レベル（VDD）
にするのでトランスファゲート208〜210の内の208のみ
が低論理レベル（GND）になり、残りは高論理レベル（V
DD）になる。この結果、トランスファゲート205〜207の
内の205のみが高論理レベル（VDD）になり、残りは低論
理レベル（GND）になるので、３入力セレクタ200は出力
信号ｃとしてNo Operation命令の命令コード信号NOPを
出力する。
ル（VDD）であり且つ間接ジャンプ命令セレクト信号RST
JIが低論理レベル（GND）である間、トランスファゲー
ト202から204の内の202のみが高論理レベル（VDD）にな
り、残りは低論理レベル（GND）になる。また、NORゲー
ト201は入力信号の一方が高論理レベル（VDD）なので出
力信号を低論理レベル（GND）にする。このため、イン
バータ211〜213の内の211は出力信号を低論理レベル（G
ND）にするが、残りは出力信号を高論理レベル（VDD）
にするのでトランスファゲート208〜210の内の208のみ
が低論理レベル（GND）になり、残りは高論理レベル（V
DD）になる。この結果、トランスファゲート205〜207の
内の205のみが高論理レベル（VDD）になり、残りは低論
理レベル（GND）になるので、３入力セレクタ200は出力
信号ｃとしてNo Operation命令の命令コード信号NOPを
出力する。
また、時刻t22からt24に亙る内部リセット信号IRESETが
低論理レベル（GND）であり且つ間接ジャンプセレクト
信号RSTJIが高論理レベル（VDD）である期間は、トラン
スファゲート202〜204の内の203のみが高論理レベル（V
DD）になり、残りは低論理レベル（GND）になる。ま
た、NORゲート201は入力信号の一方が高論理レベル（V
DD）なので出力信号を低論理レベル（GND）にする。す
ると、インバータ211〜213の内の212は出力信号を低論
理レベル（GND）にするが、、残りは出力信号を高論理
レベル（VDD）にするので、トランスファゲート208〜21
0の内の209のみが低論理レベル（GND）になり、残りは
高論理レベル（VDD）になる。
低論理レベル（GND）であり且つ間接ジャンプセレクト
信号RSTJIが高論理レベル（VDD）である期間は、トラン
スファゲート202〜204の内の203のみが高論理レベル（V
DD）になり、残りは低論理レベル（GND）になる。ま
た、NORゲート201は入力信号の一方が高論理レベル（V
DD）なので出力信号を低論理レベル（GND）にする。す
ると、インバータ211〜213の内の212は出力信号を低論
理レベル（GND）にするが、、残りは出力信号を高論理
レベル（VDD）にするので、トランスファゲート208〜21
0の内の209のみが低論理レベル（GND）になり、残りは
高論理レベル（VDD）になる。
この結果、トランスファゲート205〜207の内の206のみ
が高論理レベル（VDD）になり、残りは低論理レベル（G
ND）になるので、３入力セレクタ200は出力信号ｃとし
てデータレジスタ１によるデータレジスタ間接ジャンプ
命令の命令コード信号JIを出力する。
が高論理レベル（VDD）になり、残りは低論理レベル（G
ND）になるので、３入力セレクタ200は出力信号ｃとし
てデータレジスタ１によるデータレジスタ間接ジャンプ
命令の命令コード信号JIを出力する。
更に、時刻t24以降は内部リセット信号IRESETと間接ジ
ャンプセレクト信号RSTJIとが共に低論理レベル（GND）
になるので、トランスファゲート202〜204の内の204の
みが高論理レベル（VDD）になり、残りは低論理レベル
（GND）になる。また、NORゲート201の入力信号の両方
が低論理レベル（GND）なので出力信号を高論理レベル
（VDD）にする。すると、インバータ211〜213の内の213
は出力信号を低論理レベル（GND）にするが、残りは出
力信号を高論理レベル（VDD）にするのでトランスファ
ゲート208〜210の内の210のみが低論理レベル（GND）に
なり、残りは高論理レベル（VDD）になる。この結果、
トランスファゲート205〜207の内の207のみが高論理レ
ベル（VDD）になり、残りは低論理レベル（GND）になる
ので、３入力セレクタ200は出力信号ｃとして命令ROM2
からの出力信号ｂを出力する。
ャンプセレクト信号RSTJIとが共に低論理レベル（GND）
になるので、トランスファゲート202〜204の内の204の
みが高論理レベル（VDD）になり、残りは低論理レベル
（GND）になる。また、NORゲート201の入力信号の両方
が低論理レベル（GND）なので出力信号を高論理レベル
（VDD）にする。すると、インバータ211〜213の内の213
は出力信号を低論理レベル（GND）にするが、残りは出
力信号を高論理レベル（VDD）にするのでトランスファ
ゲート208〜210の内の210のみが低論理レベル（GND）に
なり、残りは高論理レベル（VDD）になる。この結果、
トランスファゲート205〜207の内の207のみが高論理レ
ベル（VDD）になり、残りは低論理レベル（GND）になる
ので、３入力セレクタ200は出力信号ｃとして命令ROM2
からの出力信号ｂを出力する。
次に、MOSトランジスタロジックによりデータレジスタ
１を実現した場合の論理回路構成を第８図の回路図に示
す。
１を実現した場合の論理回路構成を第８図の回路図に示
す。
第８図において、301,302はON抵抗が小さくドライブ能
力が大きいＮチャネル型MOSトランジスタである。305〜
311及び313〜315はインバータであるがインバータ313〜
315はインバータ305〜311に比べてドライブ能力が小さ
い。317〜319はＮチャネル型MOSトランジスタを用いた
トランスファゲートである。350は入力並列信号１ビッ
トに対するデータレジスタの部分を示す。
力が大きいＮチャネル型MOSトランジスタである。305〜
311及び313〜315はインバータであるがインバータ313〜
315はインバータ305〜311に比べてドライブ能力が小さ
い。317〜319はＮチャネル型MOSトランジスタを用いた
トランスファゲートである。350は入力並列信号１ビッ
トに対するデータレジスタの部分を示す。
次に第８図に示した如く構成されたデータレジスタ１の
動作を説明する。
動作を説明する。
第９図に、第２リセット処理が行われる際のデータレジ
スタ書込信号▲▼（ａ）と、並列入力信号D0〜D1
5（ｂ）と、内部同期信号TO（ｃ）と、他の内部周期信
号T1（ｄ）と、更に他の内部周期信号T3（ｅ）と、イン
バータ311の出力信号ｅ（ｆ）と、データレジスタ１の
内容を内部バス８に伝えるための制御信号DRTDB（ｇ）
と、データレジスタ出力信号ａ（ｈ）とのタイミングチ
ャートを示す。
スタ書込信号▲▼（ａ）と、並列入力信号D0〜D1
5（ｂ）と、内部同期信号TO（ｃ）と、他の内部周期信
号T1（ｄ）と、更に他の内部周期信号T3（ｅ）と、イン
バータ311の出力信号ｅ（ｆ）と、データレジスタ１の
内容を内部バス８に伝えるための制御信号DRTDB（ｇ）
と、データレジスタ出力信号ａ（ｈ）とのタイミングチ
ャートを示す。
データレジスタ１の書込信号▲▼Ｒを低論理レベル
（GND）に保持しておくと、インバータ305はトランスフ
ァゲート317のゲート信号を高論理レベル（VDD）にし、
並列データ入力信号D0〜D15の値をインバータ306がトラ
ンスファゲート317を通してインバータ307,313で構成し
たラッチに伝えて保持する。その後、内部同期信号T3,T
0が順に高論理レベル（VDD）になる間にインバータ307
の出力信号は、インバータ308,トランスファゲート318,
インバータ309,314,トランスファゲート319,インバータ
310,315,インバータ311を伝達し、インバータ311は出力
信号ｅをＮチャネル型MOSトランジスタ302のゲートに入
力信号として与える。
（GND）に保持しておくと、インバータ305はトランスフ
ァゲート317のゲート信号を高論理レベル（VDD）にし、
並列データ入力信号D0〜D15の値をインバータ306がトラ
ンスファゲート317を通してインバータ307,313で構成し
たラッチに伝えて保持する。その後、内部同期信号T3,T
0が順に高論理レベル（VDD）になる間にインバータ307
の出力信号は、インバータ308,トランスファゲート318,
インバータ309,314,トランスファゲート319,インバータ
310,315,インバータ311を伝達し、インバータ311は出力
信号ｅをＮチャネル型MOSトランジスタ302のゲートに入
力信号として与える。
その後、データレジスタ間接ジャンプ命令を実行する時
刻t35においてデータレジスタ１の内容を内部バス８に
伝えるための制御信号DRTDBが高論理レベル（VDD）にな
った時点で、Ｎチャネル型MOSトランジスタ302の論理レ
ベルに従って内部バス８に出力信号ａを出力する。そし
て、この信号は内部バス９を通してプログラムカウンタ
３に転送される。
刻t35においてデータレジスタ１の内容を内部バス８に
伝えるための制御信号DRTDBが高論理レベル（VDD）にな
った時点で、Ｎチャネル型MOSトランジスタ302の論理レ
ベルに従って内部バス８に出力信号ａを出力する。そし
て、この信号は内部バス９を通してプログラムカウンタ
３に転送される。
以上のようにして、リセット以前に並列入力端子12から
データレジスタ１に設定されたベクトルアドレスが、デ
ータレジスタ間接ジャンプ命令の実行時に内部バス8,9
を通じてプログラムカウンタ３に設定される。
データレジスタ１に設定されたベクトルアドレスが、デ
ータレジスタ間接ジャンプ命令の実行時に内部バス8,9
を通じてプログラムカウンタ３に設定される。
以上に詳述した如く、本発明によればマイクロプロセッ
サをリセットすることにより、任意の命令アドレスから
プログラムを再実行させることが可能であり、プログラ
ムの命令空間中での配置に制限がなくなり、アドレス設
定に際して柔軟性が増大する。また、プログラムカウン
タの出力を変更してアドレスを変更しないからアドレス
変更時に時間遅れがなくプログラム処理の高速化が図れ
る。更にデータレジスタとプログラムカウンタとを、各
部回路へデータを転送するデータバスを介して接続して
いるから、ハードウエアが増加せず、パターン面積を低
減できる等の優れた効果を奏する。
サをリセットすることにより、任意の命令アドレスから
プログラムを再実行させることが可能であり、プログラ
ムの命令空間中での配置に制限がなくなり、アドレス設
定に際して柔軟性が増大する。また、プログラムカウン
タの出力を変更してアドレスを変更しないからアドレス
変更時に時間遅れがなくプログラム処理の高速化が図れ
る。更にデータレジスタとプログラムカウンタとを、各
部回路へデータを転送するデータバスを介して接続して
いるから、ハードウエアが増加せず、パターン面積を低
減できる等の優れた効果を奏する。
第１図は本発明のマイクロプロセッサの一実施例を示す
回路図、第２図はその動作説明のためのタイミングチャ
ート、第３図は本発明の他の実施例の構成を示すブロッ
ク図、第４図は本発明のマイクロプロセッサのリセット
処理部をMOSトランジスタにより実現した場合の回路
図、第５図はその動作説明のためのタイミングチャー
ト、第６図は同じく３入力セレクタをMOSトランジスタ
により実現した場合の回路図、第７図はその動作説明の
ためのタイミングチャート、第８図は同じくデータレジ
スタをMOSトランジスタにより実現した場合の回路図、
第９図はその動作説明のためのタイミングチャート、第
10図は従来のマイクロプロセッサの構成を示すブロック
図、第11図はそのパラレルポートへの外部からのデータ
書込み動作の説明のためのタイミングチャート、第12図
は従来例のリセット処理の手順を示すフローチャート、
第13図は従来例のパラレルポートによる間接ジャンプ命
令の手順を示すフローチャートである。 １……データレジスタ、２……命令ROM ３……プログラムカウンタ、４……命令レジスタ ５……命令デコーダ、10……リセット端子 11……リセット選択信号入力端子、12……並列データ入
力端子 13……制御信号入力端子、100……リセット処理部 なお、図中同一符号は同一または相当部分を示す。
回路図、第２図はその動作説明のためのタイミングチャ
ート、第３図は本発明の他の実施例の構成を示すブロッ
ク図、第４図は本発明のマイクロプロセッサのリセット
処理部をMOSトランジスタにより実現した場合の回路
図、第５図はその動作説明のためのタイミングチャー
ト、第６図は同じく３入力セレクタをMOSトランジスタ
により実現した場合の回路図、第７図はその動作説明の
ためのタイミングチャート、第８図は同じくデータレジ
スタをMOSトランジスタにより実現した場合の回路図、
第９図はその動作説明のためのタイミングチャート、第
10図は従来のマイクロプロセッサの構成を示すブロック
図、第11図はそのパラレルポートへの外部からのデータ
書込み動作の説明のためのタイミングチャート、第12図
は従来例のリセット処理の手順を示すフローチャート、
第13図は従来例のパラレルポートによる間接ジャンプ命
令の手順を示すフローチャートである。 １……データレジスタ、２……命令ROM ３……プログラムカウンタ、４……命令レジスタ ５……命令デコーダ、10……リセット端子 11……リセット選択信号入力端子、12……並列データ入
力端子 13……制御信号入力端子、100……リセット処理部 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−65356（ＪＰ，Ａ) 特開 昭59−218569（ＪＰ，Ａ) 特開 昭57−71049（ＪＰ，Ａ)
Claims (1)
- 【請求項１】任意のデータを保持するデータレジスタ
と、実行すべきプログラムを構成する命令の大半が格納
された命令ROMと、リセット信号が与えられた場合に前
記命令ROMの所定のアドレスを保持すると共に実行され
るべき命令の前記命令ROMにおけるアドレス位置を指定
するプログラムカウンタと、実行されるべき命令を保持
する命令レジスタとを備え、データレジスタ及びプログ
ラムカウンタを、各部回路へデータを転送するためのデ
ータバスを介して接続しており、プログラムカウンタの
出力を命令ROMに直接に入力するようにしていて、前記
データレジスタに保持されている任意のデータを前記プ
ログラムカウンタに転送することにより次に実行すべき
命令のアドレスとするレジスタ間接ジャンプ命令を有す
るマイクロプロセッサにおいて、 第１または第２の論理レベルの制御信号が入力される制
御信号入力端子と、 前記リセット信号が解除された時点における前記制御信
号入力端子のレベルが第１の論理レベルであるか第２の
論理レベルであるかに応じて、リセットされた前記プロ
グラムカウンタが示す前記所定のアドレスを命令開始ア
ドレスとする第１のリセット機能と、前記命令ROMに格
納せずに予め定めている前記レジスタ間接ジャンプ命令
を実行して前記データレジスタに保持されている任意の
データを命令開始アドレスとする第２のリセット機能と
のいずれかを選択する手段と を備えたことを特徴とするマイクロプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324234A JPH0769791B2 (ja) | 1988-12-21 | 1988-12-21 | マイクロプロセッサ |
| US07/966,123 US5361371A (en) | 1988-12-21 | 1992-10-22 | Microprocessor with reset execution from an arbitrary address |
| US08/245,985 US5551045A (en) | 1988-12-21 | 1994-05-18 | Microprocessor with reset execution from an arbitrary address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324234A JPH0769791B2 (ja) | 1988-12-21 | 1988-12-21 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168320A JPH02168320A (ja) | 1990-06-28 |
| JPH0769791B2 true JPH0769791B2 (ja) | 1995-07-31 |
Family
ID=18163535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324234A Expired - Lifetime JPH0769791B2 (ja) | 1988-12-21 | 1988-12-21 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5361371A (ja) |
| JP (1) | JPH0769791B2 (ja) |
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- 1988-12-21 JP JP63324234A patent/JPH0769791B2/ja not_active Expired - Lifetime
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- 1992-10-22 US US07/966,123 patent/US5361371A/en not_active Expired - Fee Related
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1994
- 1994-05-18 US US08/245,985 patent/US5551045A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| US5551045A (en) | 1996-08-27 |
| JPH02168320A (ja) | 1990-06-28 |
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