JPH02168320A

JPH02168320A - マイクロプロセッサ

Info

Publication number: JPH02168320A
Application number: JP63324234A
Authority: JP
Inventors: Koji Kawamoto; 浩司川本; Yukihiko Shimazu; 之彦島津; Tomoaki Fujiyama; 藤山　等章
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-12-21
Filing date: 1988-12-21
Publication date: 1990-06-28
Anticipated expiration: 2010-07-31
Also published as: US5551045A; JPH0769791B2; US5361371A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、命令ＲＯＭ内蔵型のマイクロプロセッサに関
し、更に詳述すれば、リセット時に任意の命令アドレス
からプログラムを再実行し得るマイクロプロセッサに関
する。

〔従来の技術〕

まず、松下電子工業株式会社のｒ高機能ＣＭＯＳディジ
タル信号処理プロセッサＭＮ１９０１／ＭＮ１９０９ユ
ーザーズマニュアル」からＭＮ１９０１を一例として従
来のマイクロプロセッサについて図面を参照して説明す
る。

第１Ｏ図は上述のマイクロプロセッサＭＮ１９０１の構
成の要部を示すブロック図である。

第１θ図において、５１は並列データの入出力に用いら
れるパラレルボートである。。

このパラレルポー）５１への入出力信号は以下の通りで
ある。ＰＯ〜ｌ’１５は１６ビント並列データ入出力信
号である。この１６ビツト並列データ入出力信号は並列
データ入出力端子５７を介して入出力される。吊は低論
理レベル（ＧＮＤ）である場合にパラレルボート５１を
通してデータ転送が可能であることを示すボート選択信
号である。　ｐＲ／狛よ高論理レベル（Ｖ□）である場
合にパラレルボー）５１からのデータ出力を示し、低論
理レベル（ＧＮＤ）である場合にパラレルボート５１へ
のデータ人力を示すボート読書制御信号である０ｍは低
論理レベル（ＧＮＤ）である場合にデータ転送を行うこ
とを示す入出力のタイミング信号である。

５２は命令コードを格納しているインストラフシランメ
モリ　（命令Ｒ（ＩＭ）であり、このマイクロプロセッ
サにより実行されるプログラムを構成する個々の命令が
格納されている。

５３はインストラフシランメモリ５２に対してアドレス
を指示するインストラフシランポインタ　（プログラム
カウンタ）であり、このインストラフシランポインタ５
３により指示されているインストラフシランメモリ５２
のアドレスに格納されている命令がインストラクション
メモリ５２から出力される。

５４はインストラクションレジスタであり、インストラ
フシランメモリ５２から出力された命令を一時的に保持
する。

５５はデコーダであり、インストラフシランレジスタ５
４に保持されている命令をデコードする。

５６はリセット制御部である。このリセット制御部５６
に入力される信号部は低論理レベル（ＧＮＤ）である場
合にこのマイクロプロセッサをリセットスタートさせる
ための信号であり、汁はそのリセットスタート信号であ
る。

５８及び５９は内部バスであり、主としてパラレルボー
ト５１とインストラフシランポインタ５３とを接続して
いる。

次にこのような構成の従来のマイクロプロセッサの動作
について説明する。

第１１図にパラレルボート５１への外部からのデータ書
込み時のポート選択信号量と、ポート読書制御信号ＰＲ
へと、入出力タイミング信号ｍと、並列データ入出力信
号ＰＯ〜Ｐ１５とのタイミングチャートを示す。

最初に第１１図（ａｌに示す如く、ボート選択信号Ｍを
低論理レベル（ＧＮＤ）にしてパラレルボート５１を介
してのデータ転送を可能にし、次に第１１図−）に示す
如く、ポート読書制御信号ＰＲ／Ｍを低論理レベル（Ｇ
ＮＤ）にしてパラレルボートへのデータ入力が可能な状
態に設定する。

その後、第１１図（Ｃ）に示す如く、人出力タイミング
信号部を一旦低論理レベル（ＧＮＤ）にした後、高論理
レベル（ν３．）に戻すと、第１１図＋ｄｉに示す如く
、並列データＰＯ〜Ｐ１５がパラレルポート５１内の図
示しない入力用データバッファに書込まれる。

第１２図はリセット処理の手順を示すフローチャートで
ある。

第１２図において、リセット制御部５６へのリセット信
号部を１マシンサイクル以上の期間に亙ってアクティブ
レベルである低論理レベル（ＧＮＤ）にすると、リセッ
ト制御部５６の出力である信号断が低論理レベル（ＧＮ
Ｄ）になる、これにより、インストラフシランポインタ
５３がリセットされてその内容が第０番地に初期化され
る。従って、リセット解除後はインストラクションメモ
リ５２の第０番地の命令から順にインストラフシランレ
ジスタ５４へ読出され、順次実行される。

第１３図はパラレルボート５１からデータ入力を行うこ
とによるレジスタ間接ジャンプ命令の手順を示すフロー
チャートである。

レジスタ間接ジャンプ命令は、パラレルボート５１から
入力された並列データＰＯ〜Ｐ１５が一旦パラレルポー
ト５１内の図示しないバッツァメモリに保持され、この
並列データＰＯ〜Ｐ１５がインストラフシランポインタ
５３に与えられることにより、並列データＰＯ〜Ｐ１５
に対応するインストラクションメモリ５２のアドレスか
ら新たな命令が読出されて実行されるものである。

〔発明が解決しようとする！ｌｌ！題〕従来のマイクロ
プロセッサは以上のように構成されているので、そのリ
セットに際しては、インストラクションポインタが常に
同じ値にリセットされ、プログラムが格納されている命
令ＲＯＭの固定されたアドレスからしかプログラムを再
実行できないという問題点があった。

本発明は、上述のような問題点を解消するためになされ
たもので、マイクロプロセッサのリセットにより命令Ｒ
ＯＭの任意のアドレスからプログラムの実行が再開可能
なマイクロプロセッサの提供を目的とする。

〔課題を解決するための手段〕

本発明に係るマイクロプロセッサは、所定アドレスから
プログラムが再実行される通常のリセット機能とは別に
、任意のデータをアドレスとして予めデータレジスタに
設定しておくことにより、レジスタ間接ジャンプ命令に
よりそのデータがプログラムカウンタに与えられるよう
に構成されている。

〔作用〕

本発明のマイクロプロセッサでは、リセット端子のリセ
ット信号が解除された時点における制御信号入力端子の
論理レベルがある状態である場合に、データレジスタに
設定されている任意のデータがレジスタ間接ジャンプ命
令により転送されてプログラムカウンタに設定され、そ
のデータを命令開始アドレスとしてプログラムが再実行
される。

〔発明の実施例）以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るマイクロプロセッサの一構成例の
要部を示すブロック図である。

第１図において、１は並列データの入力用に用いられる
データレジスタである。

このデータレジスタ１には並列データ入力端子１２及び
制御信号入力端子１３が備えられている。並列データ入
力端子１２へは１６ビツト並列データ入力信号ＰＧ−Ｐ
Ｉ３が入力される。また制御信号入力端子１３へは書込
制御信号ｍが入力される。この書込制御信号ｍは、低論
理レベル（にＮＯ）である場合にデータレジスタｌへの
データ入力を行わせる。

２は命令コードを格納している命令ＲＯＭであり、本発
明のマイクロプロセッサにより実行されるプログラムを
構成する個々の命令がコードの形で格納されている。

３は命令ＲＯＭ２に対するアドレスを与えるプログラム
カウンタであり、このプログラムカウンタ３により指示
されている命令ＲＯｊ１２のアドレスに格納されている
命令が命令ＲＯＭ２から読出される。

４は命令レジスタであり、命令ＲＯＭ２から読出された
命令を一時的に保持する。

５は命令デコーダであり、命令レジスタ４に保持されて
いる命令をデコードする。

８及び９は内部バスであり、主としてデータレジスタｌ
とプログラムカウンタ３とを接続している。

１００はリセット処理部であり、リセット端子ｌＯ及び
リセット選択信号入力端子１１を備えている。

リセット端子ｌＯにはリセット信号［■■が人力される
が、このリセット信号ｍは低論理レベル（ＧＮＤ）であ
る場合に本発明のマイクロプロセッサをリセットスター
トさせる。またリセット選択信号入力端子１１にはリセ
ット選択信号ＩＮＴが入力されるが、このリセット選択
信号ＩＮＴは本発明に係るマイクロプロセッサに２種類
のリセット動作、即ち通常の命令ＲＯＭ２の第０番地か
ら命令を再実行する第１のリセット処理と、任意の番地
からリセット処理を再実行し得る第２のリセット処理の
いずれかを選択させるために入力される。

また、リセット処理部１０Ｇは内部リセット信号ＩＲＩ
！ＳＩＩ？及びデータレジスタ間接ジャンプセレクト信
号Ｒ５ＴＪＩの二つの信号を３人力セレクタ２００へ出
力する。　ＩＲＩＥｓＥＴは高論理レベル（Ｖａｎ）で
ある場合に本発明のマイクロプロセッサがリセット状態
であることを示す内部リセット信号であり、また３人力
セレクタ２００に対しては入力信号として信号ＮＯＰを
選択させる。　Ｒ５ＴＪＩは高論理レベル（ν。、）で
ある場合に３人力セレクタ２００に入力信号として信号
Ｊｌを選択させるためのデータレジスタ間接ジャンプセ
レクト信号である。

２０Ｇは上述の如く３人力セレクタであり、命令ＲＯＭ
２から与えられる命令コード信号す、データレジスタ間
接ジャンプ命令の命令コード信号Ｊｌあるいはプログラ
ムカウンタ３の更新以外には何も行わないＮｏ　０ｐｅ
ｒａｔｉｏｎ命令の命令コード信号ＮＯＰの３人力の内
からいずれか一つを選択して命令コード信号Ｃを命令レ
ジスタ４へ出力する。

なお、ａはデータレジスタ１から内部バス８へのデータ
信号である。

次に、上述の如く第１図にその構成を示した本発明のマ
イクロプロセッサの動作について第２図を参照して説明
する。

第２図に、第２リセツト処理が行われる際のデータレジ
スタ書込１８号ＦｒＷｔｌ　（ａ　）と、並列入力デー
タ信号ＤＯ〜０１５（ｂ）と、リセット信号１ｎ２’ｌ
！”ｆｉｔ　（Ｃ）と、リセット選択信号ＩＮＴ　（ｄ
）と、内部リセット信号ＩＲＩ！５ＥＴｌｅｌと、デー
タレジスタ間接ジャンプセレクト信号Ｒ５ＴＪＩ（ｆ）
と、命令レジスタ入力信号ｃ（ｇｌそれぞれのタイミン
グチャートを示す。

まず、リセット以前にデータレジスタ書込信号ｍを低論
理レベル（ＧＮＤ）にすると、データレジスタｌは並列
入力端子１２から並列データ入力信号Ｄθ〜０１５を取
り込む。

そして、時刻ｔｏにおいてリセット信号［が低論理レベ
ル（ＧＮＤ）にされて本発明のマイクロプロセッサがリ
セット状態になると、リセット処理部１００は内部リセ
ット信号ＩＲＥＳＥＴを高論理レベル（Ｖｓｅ）に、デ
ータレジスタ間接ジャンプセレクト信号Ｒ３ＴＪ　Ｉを
低論理レベル（ＧＮＤ）にする。

次に、時刻ｔ１においてリセット信号［ｆｆＴが高論理
レベル（ＶＳ。）になってリセット信号が解除された時
点で、リセット選択信号ＩＮＴを高論理レベル（Ｖｉｅ
）に保持しておき、第２リセツトの設定をしたとする。

この設定により、リセット処理部１００は内部リセット
信号ＩＲＥＳＥＴを低論理レベル（ＧＮ［ｌ）にし、内
部リセットを解除した時刻ｔ２から時刻ｔ４までの期間
に亙って３人力セレクタ２００の選択信号Ｒ３ＴＪ　１
を高論理レベル（ＶＯＩｌ）にする。

以上の如く第２リセツトが設定された場合には、リセッ
ト処理部１００は３人力セレクタ２００を制御して、時
刻ｔ２までのリセット動作中はＮｏ　０ｐｅｒａｔｉｏ
ｎ命令の命令コード信号ＮＯＰを出力し、その後時刻ｔ
２からＬ４の間に、データレジスタｌによるデータレジ
スタ間接ジャンプ命令の命令コード信号旧を命令レジス
タ４に格納する。そして、命令デコーダ５は命令レジス
タ４に格納された命令をデコードし、リセット以前にデ
ータレジスタｌが取り込んだリセットアドレスの値に従
ったアドレスからプログラムが実行されるように制御す
る。

第３図は本発明のマイクロプロセッサの構成例の他の実
施例を示すブロック図である。

この実施例では、上述の第１図に示した構成に加えて、
第２リセット処理時にプログラムの実行が再開されるべ
きアドレスを予め複数格納しているレジスタ３１が備え
られている。

このレジスタ３１は、制御信号入力端子３２がら制御（
ｉ号ｃＯＮＴｉ（ｉ−１，２・・・）が入力されると、
ジャンプ先のアドレスを指定するデータＪＰｉ（＋・１
，２・・・）を出力する。データレジスタ１では、デー
タレジスタ書込信号ＮＷＲが低論理レベル（ＧＮＤ）に
転じた時点でこのレジスタ３１から電力されている制御
信号Ｃ０ＮＴ　ｉを入力する。そして、爾後は前述の第
１図に示した実施例において並列データ入力端子１２に
並列データＰＯ〜Ｐ１５が入力さ些た場合と同様に処理
される。

次に、８０５Ｆランジスタロシツクによりリセット処理
部１０Ｇを実現した場合の論理回路構成を第４図の回路
図に示す。

第４図において、１０１−１１５及び１１６．１１７は
インバ〒りである。しかし、インバータ１１６．１１７
はインバータｌｏｔ　Ｎ１１５に比してドライブ能力が
小さい。

１１ＢはＮＯＲゲート、１１９はＮＡＮ［ｌゲートであ
る。

１１２〜１２７及び１３２はＮｆ中ネル型Ｍｏｓトラン
ジスタを用いたトランスファゲートで、１２８，１２９
゜１３０、１３１はそれぞれ論理ゲートであり、フリッ
プフロップ１４０を構成する。

フリップフロップ１４Ｇは、入力信号０．クリア信号Ｒ
，セット信号Ｓにより出力信号Ｑを制御する。

具体的には、フリップフロップ・１４０は、クリア信号
Ｒが高論理レベル（Ｖｓ。）である場合に出力信号Ｑを
低論理レベル（ＧＮＤ）にし、またクリア信号Ｒが低論
理レベル（ＧＮＤ）に遷移すると、セット信号Ｓが低論
理レベル（ＧＮＤ）であるなら入力信号りの論理レベル
を出力信号Ｑに保持し、更にクリア信号Ｒが低論理レベ
ル（ＧＮＤ）である場合にセット信号Ｓが高論理レベル
（Ｖｏｗ）であるなら出力信号Ｑを高論理レベル（Ｖｅ
。）にする。

５０は低論理レベル（ＧＮＤ）の接地であり、Ｔ１．　
Ｔ３は内部同期信号である。

次に、第４図に示したリセット制御部１００の動作につ
いて説明する。

第５図に、第２リセツト処理が行われる際のりセフ　）
　ｆＩｔ　号１ｎｆｆ！ＪＴＹ　（ａｌ　ト、’）　（
！　ｙ　）　選ＩＲｆｊＩ号１１７　（ｂ）と、内部リ
セット信号ＩＲＥＳＩ！Ｔｌ（＋１と、内部同期信号Ｔ
　１　（ｄ）と、他の内部同期信号Ｔ３（８１と、デー
タレジスタ間接ジャンプセレクト信号Ｒ３ＴＪＩ（ｆ）
と、インバータ１１１の出力信号ｄ１ｇｌとのタイミン
グチャートを示す。

時刻ｔｌｏに低論理レベル（ＧＮＤ）になったリセット
信号ｍをインバータ１０１．　ＮＯＲゲー）　１１Ｂ、
インバータ１０６が順に伝達し、インバータ１０６は出
力信号ＩＲＩ！Ｓｔ！Ｔを高論理レベル（ＶＳ。）にす
る、また、リセットｆ言号ｍをインバータ！Ｏ１，イン
バータ１１２、ＮＡＮＤゲート１１９．インバータ１１
６．インバータ１１３が伝達し、インバータ１１３は出
力信号Ｒ３ＴＪＩを低論理レベル（ＧＮＤ）にする、更
に、信号Ｒ３ＴＪＩの論理レベルを内部同期信号ＴＩが
高論理レベル（Ｖｅ。）である場合に、トランスファゲ
ート１２７．インバータ１１４．１１７．１１５が伝達
し、インバータ１１５はフリップフロップ１４０のセッ
ト信号Ｓを低論理レベル（ＧＮＤ）にする、また、リセ
ット信号ｍをインバータｌｏｔが反転してリセット信号
Ｒを高論理レベル（Ｖｌ）にするので、フリップフロッ
プ１４０は出力信号を低論理レベル（ＧＮＤ）にし、そ
れをインバータ１１１が反転し、インバータ１１１は出
力信号ｄを高論理レベル（ｖｍ。）にする。

但し、トランスファゲート１３２のゲートとインバータ
１０７の共通の入力信号ＩＲＥＳＥＴが高論理レベル（
ｖｏ）である間は、トランスファゲート１２５は開かず
、トランスフ１ゲート１３２が開く、この結果、トラン
スファゲート１３２はトランスファゲート１２６のゲー
ト信号を接地５０から得て低論理レベル（ＧＮＤ）にす
るためトランスファゲート１２６は開かず、信号ｄの論
理レベルをトランスファゲート１２５はＮＡＮＤゲート
１１９に伝えない。

次に、時刻１１１にリセット信号！ｆｆ１Ｔｌ’Ｙが高
論理レベル（ｖａｇ）になった時点で、リセット処理信
号ＩＮＴが高論理レベル（Ｖｅ。）であったとする、こ
の際、フリップフロップ１４Ｇのセット信号Ｓは低論理
レベル（ＧＮＤ）であり、インバータ１０１がクリア信
号Ｒを低論理レベル（ＧＮＤ）に遷移させると、フリッ
プフロップ１４Ｇはインバータ１０８が低論理レベル（
ＧＮＤ）に反転出力した入力信号りを保持し、出力信号
Ｑを低論理レベル（ＧＮＤ）にする、これをインバータ
１１１が反転し、インバータ１１１は信号ｄを高論理レ
ベル（ＶＳＩ）に保つ。

次に時刻ｔ１２になると、時刻ｔｌｌで高論理レベル（
ν１．）に変化した信号ｍの論理レベルをインバータ１
０１．　トランスファゲート１２１．インバータ１０２
、　）ランスファゲート１２２．インバータ１０３．　
）ランスファゲート１２３．インバータ１０４．　）ラ
ンスフアゲ−）１２４．インバータ１０５が順に伝達し
、インバータ１０１．１０５は共に出力信号を低論理レ
ベル（にＧＮＤ）にし、この信号をＮＯＲゲー）　１１
８．インバータ１０（ｉが順に伝達して、インバータ１
０６はその出力信号ＩＲＥＳＥＴを低論理レベル（ＧＮ
Ｄ）にする、すると、トランスファゲート１３２のゲー
トとインバータ１０７の共通の入力信号ＩＲＥＳＥＴが
低論理レベル（ＧＮ［＋）であるので、トランスファゲ
ート１３２が閉じ、トランスファゲート１２５が開いて
、トランスファゲート１２５はトランスファゲート１２
６のゲート信号に内部同期信号Ｔ３を伝える。このため
、インバータ１１１は出力信号ｄの論理レベルを、内部
同期信号Ｔ３が高論理レベル（ｖｅ。）である場合に、
ＮＡＮＯゲー）　１１９の一方の入力に伝える。また更
に、リセット信号ｍをインバータ１０１．１１２が伝達
し、インバータ１１２が出力信号を高論理レベル（Ｖ１
１６）にするのでＮＡＮＤゲート１１９の入力信号が共
に高論理レベル（Ｖｍ。）になり、ＮＡＮＤゲート１１
９は出力を低論理レベル（ＧＮＤ）にしてその信号をイ
ンバータ１３１が反転して出力信号Ｒ５ＴＪ　１を高論
理レベル（Ｖ、）にする。

次に、時刻ｔ１３において、内部同期信号ＴＩが高論理
レベル（Ｖｅ＋＋）になると、インバータ！１３の出力
信号ＲＳＴＪ　Ｉをトランスファゲート１２７．インバ
ータ１１４，１１７．１１５が伝達し、インバータ１１
５は出力信号Ｓを高論理レベル（ｖｏ）にするので、フ
リップフロップ１４０は出力信号Ｑを高論理レベル（Ｖ
ｓｍ）にする、これをインバータ１１１が反転するので
、インバータ１１１は出力信号ｄを低論理レベル（ＧＮ
Ｄ）にする。

次に、時刻ｔ１４において、内部同期信号Ｔ３が高論理
レベル（ｖｏ）になると、インバータ１１１の出力信号
ｄはトランスフアゲ−）　１２５．　ＮＡＮＯゲート１
１９゜インバータ１１６．１１３を伝達し、インバータ
１１３は出力信号Ｒ３ＴＪ　１を低論理レベル（ＧＮＤ
）にする。

以上のようにして、時刻ｔｌｌにおいてリセット選択信
号ＩＮＴを高論理レベル（Ｖ、）に設定して第２リセツ
ト処理を実行する場合、リセット処理部１００は、時刻
ｔ１２からｔ１４の間にかけてデータレジスタ１による
間接ジャンプ命令を実行するのに必要な命令Ｊｌを命令
レジスタ４に格納すべく３人力セレクタ２０Ｇを制御す
る信号Ｒ３ＴＪ　Ｉを高論理レヘル（Ｖｅｅ）　ニし、
信号１１２ＥＳＥＴを低論理Ｌ／　ヘル（ＧＮＤ）にす
る。

次に、時刻ｔｌｌにおいてリセット選択信号ＩＮＴが低
論理レベル（ＧＮＤ）のままの通常のリセット信号、即
ち第１リセツト処理について考える。

この場合は、時刻ｔｌｌでリセット信号ｒが高論理レベ
ル（ν１．）になる際にフリップフロップ１４Ｇの入力
信号りは高論理レベル（Ｖｏｓ）であるので、フリップ
フロップ１４０は出力信号Ｑを高論理レベル（Ｖ・、）
にし、これをインバータ１１１が反転して信号ｄを低論
理レベルにする。この結果、３入力セレクタ２００を制
御する信号Ｒ５ＴＪ　Ｉは高論理レベル（ｖｅ。）にな
らないので第２リセツト処理は起こらない。

次にＭＯＳ　）ランジスタロシックにより３入力セレク
タ２００を実現した場合の論理回路構成を第５図の回路
図に示す。

第６図において、２０１はＮＯＲゲート、２０２〜２１
０はＮチャネル型ＭＯＳトランジスタを用いたトランス
ファゲート、２１１〜２１３はインバータ、２５０は命
令コード１ビツト分のセレクク部分である。

次に第６図にその構成を示した３入力セレクタ２００の
動作について説明する。

第７図に、第２リセツト処理が行われるときの内部リセ
ット信号ＩＲＥＳＩ！Ｔ（ａｌと、間接ジャンプ命令セ
レクト信号Ｒ３ＴＪ　１　（ｂ）と、内部同期信号Ｔ３
（（＋）と、命令レジスタ入力信号ｃ　ｌｄ）とのタイ
ミングチャートを示す。

時刻ｔ２Ｇからｔ２２の内部リセット信号ＩＲＩ！ＳＥ
Ｔが高論理レベル（Ｖｓ。）であり且つ間接ジャンプ命
令セレクト信号Ｒ５ＴＪＩが低論理レベル（ＧＮ［ｌ）
である間、トランスファゲート２０２から２０４の内の
２０２のみが高論理レベル（Ｖｅｅ）になり、残りは低
論理レベル（ＧＮＤ）になる、また、ＮＯＲゲート２０
１は入力信号の一方が高論理レベル（Ｖｏ。）なので出
力信号を低論理レベル（ＧＮＤ）にする、このため、イ
ンバータ２１１〜２１３の内の２１１は出力信号を低論
理レベル（ＧＮＤ）にするが、残りは出力信号を高論理
レベル（Ｖ、）にするのでトランスファゲート２０８〜
２１０の内の２０８のみが低論理レベル（ＧＮＤ）にな
り、残りは高論理レベル（Ｖａ。）になる、この結果、
トランスファゲート２０５〜２０７の内の２０５のみが
高論理レベル（Ｖ□）になり、残りは低論理レベル（に
ＮＤ）になるので、３入力セレクタ２００は出力信号Ｃ
としてＮｏ　０ｐｅｒａｔｉｏｎ命令の命令コード信号
ＮＯＰを出力する。

また、時刻ｔ２２からｔ２４に亙る内部リセット信号Ｉ
ＲＩ！ＳＥＴが低論理レベル（ＧＮＤ）であり且つ間接
ジャンプセレクト信号Ｒ３ＴＪ　Ｉが高論理レベル（Ｖ
＋Ｏ）である期間は、トランスファゲート２０２〜２０
４の内の２０３のみが高論理レベル（Ｖｅｅ）になり、
残りは低論理レベル（ＧＮＤ）になる、また、ＮＯＲゲ
ートト２０１は入力信号の一方が高論理レベル（Ｖ、）
なので出力信号を低論理レベル（ＧＮＤ）にする、する
と、インバータ２１１〜２１３の内の２１２は出力信号
を低論理レベル（ＧＮＤ）にするが、残りは出力信号を
高論理レベル（Ｖ□）にするので、トランスファゲート
２０８〜２１０の内の２０９のみが低論理レベル（ＧＮ
Ｄ）になり、残りは高論理レベル（Ｖ＋Ｏ）になる。

この結果、トランスファゲート２０５〜２０７の内の２
０６のみが高論理レベル（ｖＤｍ）になり、残りは低論
理レベル（ＧＮＤ）になるので、３人力セレクタ２００
は出力信号Ｃとしてデータレジスタｌによるデータレジ
スタ間接ジャンプ命令の命令コード信号Ｊｌを出力する
。

更に、時刻ｔ２４以降は内部リセット信号ＩＲＥＳＥＴ
と間接ジャンプセレクト信号Ｒ３ＴＪＩ　とが共に低論
理レベル（ＧＮＤ）になるので、トランスファゲート２
０２〜２０４の内の２０４のみが高論理レベル（ＶａＤ
）になり、残りは低論理レベル（ＧＮＤ）になる、また
、ＮＯＲゲート２０１の入力信号の両方が低論理レベル
（ＧＮＤ）なので出力信号を高論理レベル（ＶＯｏ）に
する、すると、インバータ２１１〜２１３の内の２１３
は出力信号を低論理レベル（ＧＮＤ）にするが、残りは
出力信号を高論理レベル（ＶＯＷ）にするのでトランス
ファゲート２０８〜２１０の内の２１０のみが低論理レ
ベル（ＧＮＤ）になり、残りは高論理レベル（ＶｏＩｌ
）になる、この結果、トランスファゲート２０５〜２０
７の内の２０７のみが高論理レベル（ｖｏ）になり、残
りは低論理レベル（ＧＮＤ）になるので、３人力セレク
タ２００は出力信号Ｃとして命令ＲＯＭ２からの出力信
号すを出力する。

次に、ＭＯＳ　）ランジスタロシックによりデータレジ
スタ１を実現した場合の論理回路構成を第７図の回路図
に示す。

第８図において、３０１．３０２はＯＮ抵抗が小さくド
ライブ能力が大きいＮチャネル型ＭＯ３）ランジスタで
ある。３０５〜３１１及び３１３〜３１５はインバータ
であるがインバータ３１３〜３１５はインバータ３０５
〜３１１に比べてドライブ能力が小さい、３１７〜３１
９はＮチャネル型ＭＯ３）ランジスタを用いたトランス
ファゲートである。３５０は入力並列信号１ピントに対
するデータレジスタの部分を示す。

次に第８図に示した如く構成されたデータレジスタ１の
動作を説明する。

第９図に、第２リセツト処理が行われる際のデータレジ
スタ書込信号Ｆａｎ　（ａ　）と、並列入力信号００〜
０１５（ｂ）と、内部同期信号ＴＯＴＣＩと、他の内部
同期信号Ｔ　１　（ｄｌと、更に他の内部同期信号Ｔ３
ＴＯ＋と、インバータ３１１の出力信号ｅ　（ｆ）と、
データレジスタ１の内容を内部バス８に伝えるための制
御信号０ＲＴＤＢ（幻と、データレジスタ出力信号ａ　
（ｈｌとのタイミングチャートを示す。

データレジスタｌの書込信号１１”ＲＲを低論理レベル
（ＧＮＤ）に保持しておくと、インバータ３０５はトラ
ンスファゲート３１７のゲート信号を高論理レベル（Ｖ
ｏｗ）にし、並列データ入力信号００〜０１５の値をイ
ンバータ３０６がトランスファゲート３１７を通してイ
ンバータ３０７．３１３で構成したラッチに伝えて保持
する。その後、内部同期信号Ｔ３．↑０が順に高論理レ
ベル（Ｖ＋＋ｅ）になる間にインバータ３０７の出力信
１号は、インバータ３０８．　）ランスファゲート３１
８、インバータ３ｏ９，３１４．トランスファゲート３
１９゜インバータ３１０，３１５．インバータ３１１を
伝達し、インバータ３１１は出力信号ｅをＮチャネル型
Ｍｏｓトランジスタ３０２のゲートに入力信号として与
える。

その後、データレジスタ間接ジャンプ命令を実行する時
刻１３５においてデータレジスタｌの内容を内部バス８
に伝えるための制御信号ＤＲＴＤＢが高論理レベル（Ｖ
ｅｍ）になった時点で、Ｎヂャネル型ＭＯ３）ランジス
タ３０２の論理レベルに従って内部バス８に出力信号ａ
を出力する。そして、この信号は内部バス９を通してプ
ログラムカウンタ３に転送される。

以上のようにして、リセット以前に並列入力端子１２か
らデータレジスタｌに設定されたベクトルアドレスが、
データレジスタ間接ジャンプ命令の実行時に内部バス８
．９を通じてプログラムカウンタ３に設定される。

（発明の効果〕以上に詳述した如く、本発明によればマイクロプロセッ
サをリセットすることにより、任意の命令アドレスから
プログラムを再実行させることが可能であり、プログラ
ムの命令空間中での配置に制限がな（なり、アドレス設
定に際して柔軟性が増大する。

【図面の簡単な説明】

第１図は本発明のマイクロプロセッサの一実施例を示す
回路図、第２図はその動作説明のためのタイミングチャ
ート、第３図は本発明の他の実施例の構成を示すブロッ
ク図、第４図は本発明のマイクロプロセッサのリセット
処理部をＭＯＳ　）ランジスタにより実現した場合の回
路図、第５図はその動作説明のためのタイミングチャー
ト、第６図は同じ（３人力セレクタをＭＯＳ　）ランジ
スタにより実現した場合の回路図、第７図はその動作説
明のためのタイミングチャート、第８図は同じくデータ
レジスタをＭＯＳ　　）ランジスクにより実現した場合
の回路図、第９図はその動作説明のためのタイミングチ
ャート、第１０図は従来のマイクロプロセッサの構成を
示すブロック図、第１１図はそのパラレルポートへの外
部からのデータ書込み動作の説明のためのタイミングチ
ャート、第１２図は従来例のリセット処理の手順を示す
フローチャート、第１３図は従来例のパラレルポートに
よる間接ジャンプ命令の手順を示すフローチャートであ
る。１・・・データレジスタ　　２・・・命令ＲＯＭ３・・
・プログラムカウンタ　　４・・・命令レジスタ５・・
・命令デコーダ　　ｌＯ・・・リセット端子１１・・・
制御信号入力端子　１２・・・並列データ入力端子１３
・・・制御信号入力端子　　１００−・・リセット処理
部なお、図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）任意のデータを保持するデータレジスタと、実行
すべきプログラムを構成する命令が格納された命令ＲＯ
Ｍと、該命令ＲＯＭのアドレスを指定することにより命
令を実行させるプログラムカウンタと、リセット信号が
与えられた場合に前記命令ＲＯＭの所定のアドレスを保
持する命令レジスタとを備え、前記データレジスタに保
持されている任意のデータを前記プログラムカウンタに
転送することにより次に実行すべき命令のアドレスとす
るレジスタ間接ジャンプ命令を有するマイクロプロセッ
サにおいて、第１または第２の論理レベルの制御信号が入力される制御信号入力端子と、前記リセット信号が解除された時点における前記制御信号入力端子のレベルが第１のレベルである
か第２の論理レベルであるかに応じて、前記命令レジス
タをリセットして前記プログラムカウンタへ転送するこ
とにより前記所定のアドレスを命令開始アドレスとする
第１のリセット機能と、前記レジスタ間接ジャンプ命令
を実行して前記プログラムカウンタに保持されている任
意のデータを命令開始アドレスとする第２のリセット機
能とのいずれかを選択する手段とを備えたことを特徴とするマイクロプロセッサ。