JPH0764957A - タイマ装置 - Google Patents

タイマ装置

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JPH0764957A
JPH0764957A JP5207782A JP20778293A JPH0764957A JP H0764957 A JPH0764957 A JP H0764957A JP 5207782 A JP5207782 A JP 5207782A JP 20778293 A JP20778293 A JP 20778293A JP H0764957 A JPH0764957 A JP H0764957A
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JP
Japan
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signal
timer
register
timers
cpu
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JP5207782A
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English (en)
Inventor
Masato Koura
正人 小浦
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US08/289,449 priority patent/US5535379A/en
Priority to DE4429764A priority patent/DE4429764C2/de
Publication of JPH0764957A publication Critical patent/JPH0764957A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microcomputers (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】 マイクロコンピュータに内蔵の複数のタイマ
1-1, 1-2, 1-3 それぞれのレジスタ３に同一のデータを
保持させる必要がある場合に、同時に複数のタイマ1-1,
1-2, 1-3 それぞれのレジスタ３に同一のデータを書き
込める。 【構成】 各タイマ1-1, 1-2, 1-3 のレジスタ３にデー
タを書き込ませるためにCPU 50が発生するライト信号５
といずれかを指定するためにタイマシングルライト信号
11とが共に発生された場合にCPU 50から出力されている
データDATAをレジスタ３に書き込ませる制御信号を発生
する制御回路80が各タイマ1-1, 1-2, 1-3 に付随して備
えられ、更にライト信号５と、複数のタイマ1-1, 1-2,
1-3 の全てを指定するために発生されるタイマグルーピ
ング信号14とが共に発生された場合に各制御回路に制御
信号を発生させる選択回路70を備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータの
タイマ装置に関し、特に、ワンチップマイクロコンピュ
ータに内蔵されていてそれの時間的な事象を制御するた
めに用いられるタイマ及びそれに付随する回路とで構成
されるタイマ装置に関する。
【０００２】
【従来の技術】図10のブロック図を参照して、ワンチッ
プマイクロコンピュータに内蔵されている個々のタイマ
の従来の基本的な構成の概略について説明する。図10に
おいて、参照符号１はタイマを示している。このタイマ
１はワンチップマイクロコンピュータに内蔵されてい
て、その周辺回路の一つとしてワンチップマイクロコン
ピュータの時間的な事象を制御するために使用される。
【０００３】タイマ１は、主要にはカウンタ２とレジス
タ３とで構成されている。カウンタ２は、このタイマ１
が内蔵されているワンチップマイクロコンピュータ内で
発生されるクロック信号CLK をカウントソースとしてカ
ウントを実行する。レジスタ３にはこのタイマ１が内蔵
されているワンチップマイクロコンピュータのCPU(図12
参照）からバスを通じてデータDATAが与えられており、
同じくCPUからレジスタライト信号Ｗが与えられた時点
で、レジスタ３はCPU からバスへ出力されているデータ
DATAを取り込んで保持する。
【０００４】タイマ１は、上述のようにしてレジスタ３
が保持しているデータに従ってカウンタ２にクロック信
号CLK のカウントを行わせることにより、種々のカウン
ト動作を行う。たとえば、カウンタ２にCPU からロード
信号LOADが与えられるとレジスタ３が保持しているデー
タが初期値としてカウンタ２に設定される。カウンタ２
はそのようにして設定された初期値からクロック信号CL
K をカウントソースとしてその時点以降ダウンカウント
を開始し、カウント値が”０”になるとアンダフロー信
号UFを出力する。そして、このアンダフロー信号UFがカ
ウンタ２から出力されることにより、たとえばCPU が所
定の割込み処理を実行したり、あるいは図示されていな
い周辺回路に種々の処理を行わせる。
【０００５】また、タイマ１には参照符号EXINにて示さ
れている外部入力信号も与えられている。タイマ１はこ
のタイマ１が内蔵されているワンチップマイクロコンピ
ュータの外部から与えられる外部入力信号EXINによって
もその動作が制御される。たとえば、カウンタ２のカウ
ントソースを通常のワンチップマイクロコンピュータ内
部のクロック信号CLK に代えてクロックである外部入力
信号EXINに切り換えることにより、ワンチップマイクロ
コンピュータに通常とは異なる動作を行わせることも可
能になる。
【０００６】次に、タイマ１のレジスタ３をアクセスし
てデータを書き込ませるための従来の回路構成につい
て、図11の回路図を参照して説明する。なお、レジスタ
３のアクセスには、レジスタ３にデータを書き込んで保
持させるデータライトと、レジスタ３が保持しているデ
ータを読み出すデータリードとの二種類があるが、本発
明ではデータライトを対象としているので、データリー
ドに関しては省略する。
【０００７】図11において、参照符号８は２入力の AND
ゲートを示しており、その一方の入力端子にはライト信
号５が、他方の入力端子には第ｉタイマレジスタアドレ
スデコード信号７がそれぞれ入力されている。従って、
ANDゲート８は両入力信号５及び８が共に”１”である
場合に信号”１”を出力するが、この ANDゲート８の出
力信号が第ｉタイマレジスタライト信号９としてタイマ
１のレジスタ３に与えられるが、この第ｉタイマレジス
タライト信号９は上述の図10に示されているレジスタラ
イト信号Ｗである。
【０００８】ところで通常、ワンチップマイクロコンピ
ュータ内には前述の如きタイマ１が複数備えられてい
る。いまたとえばｎ個のタイマ１それぞれを特定する番
号をｉ（ｉ＝１，２…ｎ）とすると、第ｉタイマレジス
タアドレスデコード信号７はそれぞれのタイマ１（第ｉ
タイマ1-i)を特定する信号であり、ライト信号５はいず
れかのタイマ１のレジスタ３にデータを書き込ませるた
めの信号である。
【０００９】従って、ライト信号５がアクティブ（”
１”）である場合に第ｉタイマレジスタアドレスデコー
ド信号７がアクティブ（”１”）になった ANDゲート８
からのみアクティブ（”１”）の第ｉレジスタライト信
号９が出力されるので、第ｉタイマ1-i のレジスタ３に
のみデータが書き込まれる。
【００１０】以上のような図11に示されている回路と図
10に示されているタイマ１とで個々のタイマ装置が構成
されており、一般的なワンチップマイクロコンピュータ
にはそのようなタイマ装置が通常は複数内蔵されてい
る。
【００１１】図12はそのような従来のワンチップマイク
ロコンピュータに複数、たとえば第１〜第３の３個のタ
イマ1-1, 1-2, 1-3 が内蔵されている場合の一構成例を
示すブロック図である。図12において、参照符号50はワ
ンチップマイクロコンピュータのCPU を、51はアドレス
デコーダを、52はCPU 50からアドレスデコーダ51へアド
レス信号ADD を送るための両者を接続するアドレスバス
をそれぞれ示している。各タイマ1-1, 1-2, 1-3 にはそ
れぞれ図11の参照符号８に相当する ANDゲート8-1, 8-
2, 8-3 の出力が接続されている。
【００１２】各 ANDゲート8-1, 8-2, 8-3 の一方の入力
にはアドレスデコーダ51からの第ｉタイマレジスタアド
レスデコード信号7-1, 7-2, 7-3 がそれぞれ接続され、
他方にはCPU 50からのライト信号５が共通に接続されて
いる。また、各タイマ1-1, 1-2, 1-3 のレジスタ３はデ
ータバス53を介してCPU 50と接続されている。
【００１３】このような構成において、タイマ1-1, 1-
2, 1-3 の内の一つを指定してそのレジスタ３にデータ
を書き込むための動作は以下のようになる。CPU 50から
はタイマ1-1, 1-2, 1-3 のいずれかを指定するアドレス
信号ADD がアドレスバス52へ出力される。たとえばこの
図12に示されている例では、２ビットのアドレス信号AD
D がCPU 50からアドレスバス52へ出力されてアドレスデ
コーダ51に入力される。アドレスデコーダ51はCPU 50か
ら与えられたアドレス信号ADD をデコードして第ｉタイ
マレジスタアドレスデコード信号7-1, 7-2, 7-3 のいず
れか一つのみを”１”にする。
【００１４】また同時にCPU 50はライト信号５を”１”
にすると共に、レジスタ３に書き込まれるべきデータDA
TAをデータバス53へ出力する。これにより、一方の入力
に”１”の第ｉタイマレジスタアドレスデコード信号7-
1(または7-2, 7-3) が与えられた ANDゲート8-1(または
8-2, 8-3) の出力である第ｉタイマレジスタライト信号
9-1(または9-2, 9-3) のみが”１”になる。従って、”
１”になった第ｉタイマレジスタライト信号9-1(または
9-2, 9-3) が入力されている第１タイマ1-1(または第２
タイマ1-2, 第３タイマ1-3)のレジスタ３にデータバス
53からデータDATAが入力されて書き込まれる。
【００１５】
【発明が解決しようとする課題】このようなタイマを内
蔵する従来のワンチップマイクロコンピュータにおいて
は、内蔵している複数のタイマそれぞれのレジスタにCP
U がデータを書き込む場合は、データが書き込まれるべ
きタイマをアドレスデコード信号により逐一個々に指定
してその指定されたタイマのレジスタにのみデータを書
き込む。従って、複数のタイマのレジスタに同一のデー
タを書き込む必要がある場合には、CPU が全てのタイマ
を順次的に指定しつつそれぞれのレジスタに同一のデー
タを書き込む処理を反復する必要がある。ところが、マ
イクロコンピュータが実行するプログラムに時間的な余
裕が無い場合には、タイマにデータを書き込む処理がプ
ログラムの実行速度に追いつかないという事態が生じ
る。
【００１６】上述のような事態の具体例としては、たと
えばワンチップマイクロコンピュータの割込み発生時に
行われる割込み処理が挙げられる。割込み発生に伴って
複数のタイマのレジスタにデータを書き込むような処理
は、ワンチップマイクロコンピュータのメインルーチン
の処理とは別の割込み処理により実行されるが、メイン
ルーチンに時間的な余裕がなければ割込み処理に時間的
制約が課せられるため、複数のタイマのレジスタに順次
データを書き込むことが時間的な面から不可能になる虞
がある。
【００１７】たとえば上述の図12に示されている構成で
は、個々のタイマのレジスタに、あるいは３個のタイマ
の内の２個のタイマのレジスタにCPU がデータを書き込
む時間的な余裕が有ったとしても、３個のタイマの全て
のレジスタにCPU がデータを書き込む余裕が無い場合も
あり得る。
【００１８】また複数のタイマを外部入力信号で同様に
制御する必要がある場合、複数のタイマに対して外部入
力信号を同様に入力させる制御が必要になるが、この場
合にも時間的な面から制御が困難になる虞がある。
【００１９】本発明は以上のような事情に鑑みてなされ
たものであり、マイクロコンピュータに内蔵されている
複数のタイマそれぞれのレジスタに同一のデータを保持
させる必要がある場合に、同時に複数のタイマそれぞれ
のレジスタに同一のデータを書き込むことが可能なタイ
マ装置の提供を主たる目的とする。
【００２０】また、そのような各タイマそれぞれに外部
入力クロックが入力可能な場合に、一つのタイマへの外
部入力クロックを全てのタイマに入力し得るタイマ装置
の提供をも目的とする。
【００２１】
【課題を解決するための手段】本発明に係るタイマ装置
は、各タイマのレジスタにデータを書き込むことを指示
するためにCPU により発生される第１の信号と、複数の
タイマの内のいずれかを指定するためにCPU により発生
される第２の信号とを入力し、第１の信号及び第２の信
号が共に発生された場合にCPU から出力されているデー
タをレジスタに書き込ませる制御信号を発生する制御回
路が各タイマに付随して備えられており、更に、第１の
信号と、複数のタイマの全てを指定するために発生され
る第３の信号とを入力し、第１の信号及び第３の信号が
共に発生された場合に各制御回路に制御信号を発生させ
る選択回路を備えている。
【００２２】また本発明に係るタイマ装置は、複数のタ
イマの内の一つに入力される外部クロックを選択する選
択手段と、この選択手段が選択した外部クロックを複数
のタイマの全てに外部クロックとして入力する制御手段
とを備えている。
【００２３】
【作用】本発明に係るタイマ装置では、それぞれのタイ
マに付随して備えられていて第１の信号と第２の信号と
を入力する制御回路が、第１の信号及び第２の信号が共
に発生された場合にデータをレジスタに書き込ませる制
御信号を発生することによりいずれかのタイマのレジス
タにCPU からのデータを書き込ませ、第１の信号と第３
の信号とを入力する制御回路が、第１の信号及び第３の
信号が共に発生された場合に各制御回路に制御信号を発
生させることにより全てのタイマのレジスタにCPU から
の同一のデータを書き込ませる。
【００２４】また本発明に係るタイマ装置では、選択手
段により複数のタイマの内の一つに入力される外部クロ
ックが選択され、選択された外部クロックが制御手段に
より複数のタイマの全てに入力される。
【００２５】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係るタイマ装置の第１の
実施例の構成、即ちタイマ及びそれに付随する回路、具
体的にはタイマのレジスタをアクセスしてレジスタにデ
ータを書き込むための回路構成を示す回路図である。
【００２６】なお、この図１に示されている第１の実施
例においては、前述の従来例の説明で参照した図10, 図
11及び図12と同一の参照符号は同一又は相当部分を示し
ている。図１において、参照符号１はタイマを示してい
る。このタイマ１はワンチップマイクロコンピュータに
内蔵されていて、その周辺回路の一つとしてワンチップ
マイクロコンピュータの時間的な事象を制御するために
使用される。
【００２７】タイマ１は、主要にはカウンタ２とレジス
タ３とで構成されている。カウンタ２は、このタイマ１
が内蔵されているワンチップマイクロコンピュータ内で
発生されるクロック信号CLK をカウントソースとしてカ
ウントを実行する。レジスタ３にはこのタイマ１が内蔵
されているワンチップマイクロコンピュータのCPU(図２
参照）からバスを通じてデータDATAが与えられており、
同じくCPUからレジスタライト信号Ｗが与えられた時点
で、レジスタ３はCPU からバスへ出力されているデータ
DATAを取り込んで保持する。
【００２８】タイマ１は、上述のようにしてレジスタ３
が保持しているデータに従ってカウンタ２にクロック信
号CLK のカウントを行わせることにより、種々のカウン
ト動作を行う。たとえば、カウンタ２にCPU からロード
信号LOADが与えられるとレジスタ３が保持しているデー
タが初期値としてカウンタ２に設定される。カウンタ２
はそのようにして設定された初期値からクロック信号CL
K をクロックソースとしてその時点以降ダウンカウント
を開始し、カウント値が”０”になるとアンダフロー信
号UFを出力する。そして、このアンダフロー信号UFがカ
ウンタ２から出力されることにより、たとえばCPU が所
定の割込み処理を実行したり、あるいは図示されていな
い周辺回路に種々の処理を実行させる。
【００２９】また、タイマ１には参照符号EXINにて示さ
れている外部入力信号も与えられている。タイマ１はこ
のタイマ１が内蔵されているワンチップマイクロコンピ
ュータの外部から与えられる外部入力信号EXINによって
もその動作が制御される。たとえば、カウンタ２のカウ
ントソースを通常のワンチップマイクロコンピュータ内
部のクロック信号CLK に代えてクロックである外部入力
信号EXINに切り換えることにより、ワンチップマイクロ
コンピュータに通常とは異なる動作を行わせることも可
能になる。
【００３０】以上のようなタイマ１の構成そのものは前
述の図10に示されている従来のタイマ１と同様である。
【００３１】次に、本発明のタイマ装置の第１の実施例
のタイマ１のレジスタ３をアクセスしてデータを書き込
ませるための回路構成について説明する。
【００３２】図１において、参照符号81は２入力の AND
ゲートを示しており、その一方の入力端子にはライト信
号５が、他方の入力端子には第ｉタイマレジスタアドレ
スデコード信号７がそれぞれ入力されている。従って、
ANDゲート81は両入力信号５及び８が共に”１”である
場合に信号”１”を出力するが、この ANDゲート81の出
力信号は２入力の ANDゲート82の一方の入力端子に与え
られている。
【００３３】ANDゲート82の他方の入力端子には、Ｈレ
ベルアクティブのタイマグルーピング信号14がインバー
タ15を介して与えられている。従って、 ANDゲート82は
両入力信号が共に”１”である場合に信号”１”を出力
するので、 ANDゲート81の出力信号が”１”であり且つ
タイマグルーピング信号14がノンアクティブ（”０”）
である場合に信号”１”を出力することになる。この A
NDゲート82の出力信号は第ｉタイマシングルライト信号
11として２入力のORゲート13の一方の入力端子に与えら
れている。
【００３４】参照符号83は２入力の ANDゲートであり、
その一方の入力端子には上述のタイマグルーピング信号
14が直接与えられており、他方の入力端子にはライト信
号５が与えられている。従って、 ANDゲート83は両入力
信号が共に”１”である場合に信号”１”を出力するの
で、タイマグルーピング信号14がアクティブ（”１”）
であり且つライト信号５がアクティブである場合に信
号”１”を出力することになる。この ANDゲート83の出
力信号は第ｉタイマグルーピングライト信号12として上
述のORゲート13の他方の入力端子に与えられている。
【００３５】ORゲート13には上述のように ANDゲート82
の出力信号である第ｉタイマシングルライト信号11と A
NDゲート83の出力信号である第ｉタイマグルーピングラ
イト信号12とが入力されており、これらの両入力の内の
いずれか一方が”１”であればORゲート13の出力信号
が”１”になる。このORゲート13の出力信号は第ｉタイ
マレジスタライト信号９として第ｉタイマ1-i に与えら
れている。この第ｉタイマレジスタライト信号９がライ
ト信号Ｗである。
【００３６】ところで、第ｉタイマシングルライト信号
11は従来例と同様に、個々のタイマのレジスタ３に個別
にデータを書き込むためのライト信号である。この第ｉ
タイマシングルライト信号11は、ライト信号５が”１”
であり、第ｉタイマレジスタアドレスデコード信号７
が”１”であり、タイマグルーピング信号14が”０”で
ある場合に ANDゲート82から”１”の出力信号として出
力され、ORゲート13を経由して第ｉタイマ1-i に入力さ
れる。
【００３７】また、第ｉタイマグルーピングライト信号
12は従来例とは異なり、複数のタイマのレジスタ３に同
時にデータを書き込むためのライト信号である。この第
ｉタイマグルーピングライト信号12はライト信号５が”
１”であり、タイマグルーピング信号14が”１”ある場
合に ANDゲート83から”１”の出力信号として出力さ
れ、ORゲート13を経由して第ｉタイマ1-i に入力され
る。
【００３８】なお、以上のような図１に示されている構
成例は、説明の簡略化のために１個のタイマ１について
説明したが、一般的なワンチップマイクロコンピュータ
にはタイマ１が通常は複数内蔵されている。従って、複
数のタイマ１に対しては図１に参照符号80にて示されて
いる範囲（以下、制御回路という) 、即ち ANDゲート8
1, 82及びORゲート13にて構成されている回路が個々の
タイマ１に付随し、他の参照符号70にて示されている範
囲（以下、選択回路という）、即ち ANDゲート83及びイ
ンバータ15にて構成される回路は複数のタイマ１，１…
に対して各１個が備えられる。
【００３９】図２はそのような一般的なワンチップマイ
クロコンピュータに複数のタイマが内蔵されている場
合、たとえば図１に示されているタイマ１と同一構成の
第１〜第３の３個のタイマ1-1, 1-2, 1-3 が内蔵されて
いる場合の本発明のタイマ装置の一構成例を示すブロッ
ク図である。
【００４０】図２において、参照符号50はワンチップマ
イクロコンピュータのCPU を、51はアドレスデコーダ
を、52はCPU 50からアドレスデコーダ51へアドレス信号
ADD を送るためのアドレスバスをそれぞれ示している。
なお、本発明のタイマ装置を内蔵したワンチップマイク
ロコンピュータでは、一例として８ビット構成のタイマ
グルーピングレジスタ16が備えられており、その内の特
定の１ビット（以下、タイマグルーピングビットとい
う）17が個々のタイマを指定するか、あるいは全てのタ
イマを指定するかの選択に使用される。
【００４１】具体的には、タイマグルーピングレジスタ
16のタイマグルーピングビット17に”０”が設定されて
いる場合にはシングルライトモードとして個々のタイマ
が指定され、”１”が設定されている場合にはグルーピ
ングライトモードとして全てのタイマが同時に指定され
るものとする。各タイマ1-1, 1-2, 1-3 にはそれぞれ図
１の参照符号80に相当する制御回路80-1, 80-2, 80-3の
出力信号9-1, 9-2, 9-3 が接続されている。
【００４２】各制御回路80-1, 80-2, 80-3の３入力の内
の第１の入力にはアドレスデコーダ51からの第ｉタイマ
レジスタアドレスデコード信号7-1, 7-2, 7-3 がそれぞ
れ接続され、第２の入力にはタイマグルーピングレジス
タ16のタイマグルーピングビット17に設定されている値
がタイマグルーピング信号14として出力された後に選択
回路70のインバータ15により反転されて共通に接続さ
れ、第３の入力にはCPU50からのライト信号５が共通に
接続され、第４の入力には選択回路70の ANDゲート83の
出力である第ｉタイマグルーピングライト信号12が共通
に接続されている。
【００４３】なお、選択回路70の ANDゲート83には、前
述の図１に示されているように、CPU 50から出力されて
いるライト信号５及びタイマグルーピングレジスタ16か
ら出力されているタイマグルーピング信号14が入力され
ている。また、各タイマ1-1, 1-2, 1-3 のレジスタ３は
データバス53を介してCPU 50と接続されている。
【００４４】このような構成において、タイマグルーピ
ングレジスタ16のタイマグルーピングビット17に”０”
が設定されたシングルライトモードで動作する場合、即
ちタイマ1-1, 1-2, 1-3 の内の一つを指定してそのレジ
スタ３にデータを書き込む場合の動作は以下のようにな
る。
【００４５】この場合、タイマグルーピングレジスタ16
のタイマグルーピングビット17に設定されている値”
０”がタイマグルーピング信号14として出力されてイン
バータ15により反転出力される。このインバータ15の出
力”１”が各制御回路80-1, 80-2, 80-3の ANDゲート82
に入力されている。CPU 50からはタイマ1-1, 1-2, 1-3
のいずれかを指定するアドレス信号ADD がアドレスバス
52へ出力される。たとえばこの図２に示されている例で
は、２ビットのアドレス信号ADD がCPU 50からアドレス
バス52へ出力されてアドレスデコーダ51に入力される。
アドレスデコーダ51はCPU 50から与えられたアドレス信
号ADD をデコードして第ｉタイマレジスタアドレスデコ
ード信号7-1, 7-2, 7-3 のいずれか一つのみを”１”に
する。
【００４６】また同時にCPU 50はライト信号５を”１”
にすると共に、レジスタ３に書き込まれるべきデータDA
TAをデータバス53へ出力する。これにより、”１”の第
ｉタイマレジスタアドレスデコード信号7-1(または7-2,
7-3) が入力された制御回路80-1 (制御回路80-2, 80-
3) では、 ANDゲート81の出力が”１”になるので、 AN
Dゲート82の両入力は共に”１”になり、その出力であ
る第ｉタイマシングルライト信号11が”１”になる。従
って、ORゲート13の出力である第ｉタイマレジスタライ
ト信号9-1(または9-2, 9-3) 、即ちライト信号Ｗが”
１”になるので、そのタイマ1-1(または1-2, 1-3) のレ
ジスタ３にデータバス53からデータDATAが入力されて書
き込まれる。
【００４７】一方、タイマグルーピングレジスタ16のタ
イマグルーピングビット17に”１”が設定されたグルー
ピングライトモードで動作する場合、即ちタイマ1-1, 1
-2,1-3 の全てを同時に指定してそれぞれのレジスタ３
にデータを同時に書き込む場合の動作は以下のようにな
る。
【００４８】この場合、タイマグルーピングレジスタ16
のタイマグルーピングビット17に設定されている値”
１”がタイマグルーピング信号14として出力されてイン
バータ15及び ANDゲート83に入力されている。CPU 50は
ライト信号５を”１”にすると共に、レジスタ３に書き
込まれるべきデータDATAをデータバス53へ出力する。
【００４９】これにより、 ANDゲート83の出力である第
ｉタイマグルーピングライト信号12が”１”になって各
制御回路80-1, 80-2, 80-3に入力されるので、各制御回
路80-1, 80-2, 80-3のORゲート13の出力である第ｉタイ
マレジスタライト信号9-1, 9-2, 9-3(ライト信号Ｗ)
が”１”になる。従って、全タイマ1-1, 1-2, 1-3 のレ
ジスタ３にデータバス53からデータDATAが入力されて書
き込まれる。
【００５０】この際、各制御回路80-1, 80-2, 80-3の A
NDゲート82にはインバータ15の出力として”０”が入力
されるのでその出力である第ｉタイマシングルライト信
号11はいずれも”０”になる。従って、CPU 50がたとえ
どのようなアドレス信号ＡＤＤをアドレスデコーダ５１
へ出力していても、それとは関係なく各制御回路80-1,
80-2, 80-3のORゲート13の出力である第ｉタイマレジス
タライト信号9-1, 9-2, 9-3 の全てが”１”になる。
【００５１】なお、上記第１の実施例ではタイマグルー
ピングレジスタ16のタイマグルーピングビット17の値を
タイマグルーピング信号14としてタイマグルーピングレ
ジスタ16から直接出力するようにしているが、このタイ
マグルーピングビット17の値をCPU 50が読み取ってタイ
マグルーピング信号14を別途出力するようにしてもよ
い。その場合には、タイマグルーピングビット17の値
が”０”である場合にタイマグルーピング信号14の値
が”１”になるようにすることも可能である。
【００５２】図３は本発明のタイマ装置の第２の実施例
の構成を示す回路図であり、上述の図１及び図２に示さ
れている第１の実施例の参照符号と同一の参照符号は同
一又は相当部分を示している。なお、この図３に示され
ている第２の構成例では前述の図１の場合と同様に、１
個のタイマ１についての構成のみが示されている。
【００５３】本第２の実施例においては、制御回路80の
ANDゲート81には第ｉタイマレジスタアドレスデコード
信号７及びライト信号５が入力されており、その出力は
第ｉタイマシングルライト信号11としてＰチャネルトラ
ンジスタとＮチャネルトランジスタとで構成された第１
のトランスファーゲート181 に与えられている。また、
AND ゲート83にはタイマグルーピング信号14及びライト
信号５が入力されており、その出力は第ｉタイマグルー
ピングライト信号12としてＰチャネルトランジスタとＮ
チャネルトランジスタとで構成された第２のトランスフ
ァーゲート182 に与えられている。
【００５４】両トランスファーゲート181, 182の出力は
接続されて第ｉタイマレジスタライト信号９としてそれ
ぞれのタイマ１のレジスタ３に与えられる。ここで、両
トランスファーゲート181, 182の制御のための信号とし
ては、タイマグルーピング信号14がそのまま第１のトラ
ンスファーゲート181 のＰチャネルトランジスタのゲー
トに接続されると共に第２のトランスファーゲート182
のＮチャネルトランジスタのゲートにも接続されてい
る。また、タイマグルーピング信号14をインバータ15で
反転した信号が第１のトランスファーゲート181 のＮチ
ャネルトランジスタのゲートに接続されると共に第２の
トランスファーゲート182 のＰチャネルトランジスタの
ゲートにも接続されている。
【００５５】従って、グルーピングライトモード時には
タイマグルーピング信号14が”１”に、インバータ15の
出力が”０”になるので、 ANDゲート83の出力である第
ｉタイマグルーピングライト信号12が第ｉタイマレジス
タライト信号９として出力される。また、シングルライ
トモード時にはタイマグルーピング信号14が”０”に、
インバータ15の出力が”１”にそれぞれなるので、 AND
ゲート81の出力である第ｉタイマシングルライト信号11
が第ｉタイマレジスタライト信号９として出力される。
【００５６】なお、この図３に示されている第２の実施
例は、参照符号80にて示されている制御回路を個々のタ
イマ１に接続することにより、図２に示されている構成
と同様の複数のタイマ１を内蔵したワンチップマイクロ
コンピュータに適用可能であることは言うまでもない。
【００５７】ところで、上述の図３に示されているよう
な第２の実施例の構成を採る理由は以下の如くである。
図２に示されているような第１の実施例の構成では、OR
ゲート13の出力を第ｉタイマレジスタライト信号９とし
て各タイマ１のレジスタ３に与えるようにしている。こ
のため、グルーピングライトモード時には ANDゲート83
の出力で各制御回路80-1, 80-2, 80-3のORゲート13を１
個の ANDゲート83で同時にドライブすしなければなら
ず、この ANDゲート83のドライブ能力を比較的大きくす
る必要が生じる。このため、 ANDゲート83の動作に伴っ
てワンチップマイクロコンピュータ内で電位変動等を生
じてノイズ発生を招来する虞がある。
【００５８】しかし、図３に示されているように、第ｉ
タイマシングルライト信号11により第ｉタイマレジスタ
ライト信号９が出力される場合と、第ｉタイマグルーピ
ングライト信号12により第ｉタイマレジスタライト信号
９が出力される場合とでそれぞれ異なるトランスファー
ゲート181, 182からの出力を接続することにより、 AND
ゲート83の駆動能力を小さく抑えることが可能になる。
【００５９】ところで、図２に示されている構成をタイ
マグルーピングライト信号12の配線状態に注目して簡略
化した配線図を図４に示す。この図４では、タイマグル
ーピングライト信号12は複数のタイマ１に対して順次的
に入力されるように配線されている。しかし、たとえば
図５に示すように、タイマグルーピングライト信号12が
複数のタイマ1-1, 1-2, 1-3 に対してほぼ等距離で入力
されるように配線した場合には、それぞれのタイマ1-1,
1-2, 1-3 のレジスタ３がほぼ同時に ANDゲート83によ
りアクセスされることになる。このような場合には、 A
NDゲート83には比較的大きなドライブ能力が要求される
ため、ワンチップマイクロコンピュータ内での電位変動
を生じ易く、ノイズの発生, 誤動作の誘因となる。
【００６０】このため、本発明のタイマ装置では、図４
に簡略化した配線図を示す如く、複数のタイマ1-1, 1-
2, 1-3 の各レジスタ３に対してタイマグルーピングラ
イト信号12が順次的に入力されるように配線を工夫して
ある。
【００６１】次に、本発明の第３の実施例について説明
する。図６は本発明のタイマ装置の第３の実施例の構成
を示すブロック図であり、前述の図２と同一の参照符号
は同一又は相当部分を示している。
【００６２】この図６に示されている第３の実施例で
は、CPU 50から出力されるアドレスADD の内の各タイマ
1-1, 1-2, 1-3 に割り当てられていないアドレスでグル
ーピングライトモードを指定するように構成されてい
る。具体的には、アドレスデコーダ51からは第ｉタイマ
レジスタアドレスデコード信号7-1, 7-2, 7-3 の他にグ
ルーピングライトモード信号7-0 が出力されていて２入
力の ANDゲート84の一方の入力に与えられている。この
ANDゲート84の他方の入力にはタイマグルーピングレジ
スタ16のタイマグルーピングビット17が接続されてお
り、両入力が共に”１”である場合に ANDゲート84の出
力が”１”になり、これがタイマグルーピング信号14と
してインバータ15及び ANDゲート83へ出力される。
【００６３】このような構成を採ることにより、ソフト
ウェア的に、換言すればCPU 50が実行するプログラム中
でグルーピングライトモードとシングルライトモードと
を設定することが可能になる。
【００６４】次に、本発明の第４の実施例について説明
する。図７は本発明のタイマ装置の第４の実施例の構成
を示すブロック図であり、前述の図２, 図６等と同一の
参照符号は同一又は相当部分を示している。
【００６５】この図７に示されている第４の実施例で
は、CPU 50から出力されるアドレスADD の内のタイマ1-
3 に割り当てられているアドレスでグルーピングライト
モードを指定するように構成されている。具体的には、
アドレスデコーダ51からは第ｉタイマレジスタアドレス
デコード信号7-1, 7-2, 7-3 が出力されているが、その
内のたとえば第３タイマ1-3 を指定するアドレスをグル
ーピングライトモードを指定するアドレスとする。
【００６６】そして、アドレスデコーダ51から出力され
ている第３タイマレジスタアドレスデコード信号7-3 が
２入力の ANDゲート84の一方の入力に与えられている。
このANDゲート84の他方の入力にはタイマグルーピング
レジスタ16のタイマグルーピングビット17が接続されて
おり、両入力が共に”１”である場合に ANDゲート84の
出力が”１”になり、これがタイマグルーピング信号14
としてインバータ15及び ANDゲート83へ出力される。
【００６７】従って、CPU 50が第３タイマ1-3 を指定す
るアドレスを出力すると、第３タイマレジスタアドレス
デコード信号7-3 が”１”になるので、 ANDゲート84の
出力であるタイマグルーピング信号14も”１”になって
グルーピングライトモードになる。
【００６８】このような構成を採ることにより、ソフト
ウェア的に、換言すればCPU 50が実行するプログラム中
でグルーピングライトモードとシングルライトモードと
を設定することが可能になることは上述の第３の実施例
と同様である。但し、この第４の実施例では複数のタイ
マの内の１個、上述のレジスタでは第３のタイマ1-3を
指定するシングルライトモードは実行出来ない。その代
わり、複数のタイマ1-1, 1-2, 1-3 に予め割り付けられ
ているアドレスの一つを使用するので、アドレスの割付
けに余裕が無い場合等に有効である。
【００６９】ところで、各タイマ1-1, 1-2, 1-3 のレジ
スタ３としては、一般的には図８に示されているよう
に、タイマモードレジスタ31とリロードレジスタ32とが
備えられている。タイマモードレジスタ31は、タイマ１
の機能を設定するためのレジスタであり、CPU 50からデ
ータバス53を介して書き込まれるデータDATAに応じた機
能を実現する。
【００７０】また、リロードレジスタ32はカウンタ２の
カウント周期を設定するためのレジスタであり、CPU 50
からデータバス53を介して書き込まれるデータDATAに応
じた値を保持する。そして、カウンタ２にロード信号LO
ADが与えられるとリロードレジスタ32に保持されている
値がカウンタ２にロードされ、カウンタ２はこの値を初
期値として、またクロック信号CLK をカウントソースと
してたとえばダウンカウントを開始する。このようにし
てカウンタ２のカウント動作が開始した後、カウンタ２
がアンダフローしてアンダフロー信号UFを出力した場合
に、たとえばその時点でカウンタ２のカウント動作を打
ち切るか、あるいはリロードレジスタ32に保持されてい
る値を再度カウンタ２にロードしてカウント動作を継続
するか等の機能が上述のタイマモードレジスタ31に記憶
されているデータにより決定される。
【００７１】このような図８に示されているようなタイ
マモードレジスタ31及びリロードレジスタ32を備えたタ
イマ１に本発明を適用する場合には、図８にはタイマモ
ードレジスタ31及びリロードレジスタ32の双方に本発明
を適用可能な構成を示してあるが、いずれか一方にのみ
適用可能な構成としてもよいことは言うまでもない。
【００７２】次に、本発明の第５の実施例について説明
する。第５の実施例は外部入力信号EXINの選択動作に関
する実施例であり、図９のブロック図にその構成例を示
す。
【００７３】図９において、参照符号22は外部入力信号
グルーピングレジスタであり、その特定の１ビット（以
下、外部入力信号グルーピングビットという）23に”
１”のデータが設定されると、複数のタイマ1-1, 1-2,
1-3 の内の一つのタイマの外部入力信号EXINで他の全て
のタイマの制御を行うことが可能になる。
【００７４】各タイマ1-1, 1-2, 1-3 にはそれぞれ信号
40-1, 40-2, 40-3を出力とする制御手段としてのスイッ
チ手段25-1, 25-2, 25-3が備えられている。各スイッチ
手段25-1, 25-2, 25-3は上述の外部入力信号グルーピン
グビット23の値の信号である外部入力信号グルーピング
信号230 により制御される。また、各スイッチ手段25-
1, 25-2, 25-3はそれぞれ対応する選択手段としてのス
イッチ手段26-1, 26-2, 26-3と接続されている。各スイ
ッチ手段25-1, 25-2,25-3には、各スイッチ手段26-1, 2
6-2, 26-3からの出力とそれぞれ外部入力EXIN1, EXIN2,
EXIN3 の信号4-1, 4-2, 4-3 とが入力されている。そ
して、各スイッチ手段25-1, 25-2, 25-3は外部入力信号
グルーピング信号230 が”１”である場合にはスイッチ
手段26-1, 26-2, 26-3の出力、即ち外部入力EXIN1, EXI
N2, EXIN3 を選択してそれぞれの出力である40-1, 40-
2, 40-3と接続するように、また外部入力信号グルーピ
ング信号230 が”０”である場合には外部入力EXIN1, E
XIN2, EXIN3 をそれぞれの出力である40-1, 40-2, 40-3
と接続するように制御される。
【００７５】なお、各スイッチ手段26-1, 26-2, 26-3は
それぞれ外部入力EXIN1, EXIN2, EXIN3 信号4-1, 4-2,
4-3 が接続されるか否かの制御のみを外部入力信号選択
レジスタ24の各ビットの値により制御される。外部入力
信号選択レジスタ24は、各スイッチ手段26-1, 26-2, 26
-3、換言すれば各タイマ1-1, 1-2, 1-3 に対応するビッ
トの値のいずれかが”１”である場合にはそのタイマ1-
1(または1-2, 1-3) への外部入力信号4-1(または4-2, 4
-3) が他の全てのタイマ1-2, 1-3 (または1-1, 1-3、あ
るいは1-1, 1-2) への外部入力信号EXIN1(またはEXIN2,
EXIN3) になるように制御する。
【００７６】従って、外部入力信号グルーピングレジス
タ22の外部入力信号グルーピングビット23に”１”が設
定されている場合に外部入力信号選択レジスタ24のいず
れかに”１”が設定されていれば、”１”が設定されて
いるタイマ1-1, 1-2, 1-3 に対応するいずれかの外部入
力EXIN1, EXIN2, EXIN3 の信号4-1, 4-2, 4-3 が全ての
タイマ1-1, 1-2, 1-3 に信号40-1, 40-2, 40-3として入
力される。
【００７７】なお、外部入力信号選択レジスタ24は前述
のタイマグルーピングレジスタ16と兼用することは勿論
可能である。
【００７８】
【発明の効果】以上に詳述したように本発明のタイマ装
置によれば、マイクロコンピュータに内蔵されている複
数のタイマそれぞれのレジスタに同一のデータを保持さ
せる必要がある場合に、同時に複数のタイマそれぞれの
レジスタに同一のデータを書き込むことが可能になるた
め処理時間が短縮される。
【００７９】また、タイマシングルライト信号（第２の
信号）とタイマグルーピングライト信号（第３の信号）
のそれぞれからレジスタへの書き込み信号を発生して接
続しているので、それぞれの信号をその負荷に見合った
サイズのトランジスタで発生させることが可能になる。
【００８０】また、タイマグルーピングライト信号（第
３の信号）が複数のタイマに順次的に入力されるように
配線を考慮しているため、コンピュータ内の電位変動を
極力抑えることが出来る。
【００８１】また、タイマグルーピングライト信号（第
３の信号）を各タイマを指定するアドレスとは異なるア
ドレスとして発生させることが可能なため、プログラム
作成時にタイマグルーピングライト信号（第３の信号）
とタイマシングルライト信号（第２の信号）とをプログ
ラム作成時に区別して使用することが可能になる。
【００８２】更に、タイマグルーピングライト信号（第
３の信号）を各タイマを指定するアドレスの内の一つの
タイマのアドレスとして発生させることも可能なため、
専用のレジスタ無しで本発明を実現することが可能にな
る。
【００８３】更に、各タイマのレジスタとしては、少な
くともタイマの機能を設定するためのタイマモードレジ
スタと、カウンタのカウント周期を設定するためのリロ
ードレジスタとが備えられており、いずれか一方または
両者にCPU からデータが書き込まれるように構成されて
いるため、複数のタイマに同一の機能を設定すること
も、また複数のタイマに同一のカウント初期値を設定す
ることも可能になる。
【００８４】また更に、各タイマそれぞれに外部入力ク
ロックが入力可能な場合には、一つのタイマへの外部入
力クロックを全てのタイマに入力することが可能にな
る。
【図面の簡単な説明】
【図１】本発明に係るタイマ装置の第１の実施例の構成
を示す回路図である。
【図２】ワンチップマイクロコンピュータに複数のタイ
マが内蔵されている場合の本発明のタイマ装置の一構成
例を示すブロック図である。
【図３】本発明のタイマ装置の第２の実施例の構成を示
す回路図である。
【図４】本発明のタイマ装置の配線状態に注目して簡略
化した配線図である。
【図５】従来のタイマ装置の配線状態に注目して簡略化
した配線図である。
【図６】本発明のタイマ装置の第３の実施例の構成を示
すブロック図である。
【図７】本発明のタイマ装置の第４の実施例の構成を示
すブロック図である。
【図８】タイマのレジスタの構成を示すブロック図であ
る。
【図９】本発明のタイマ装置の第５の実施例の構成例を
示すブロック図である。
【図１０】ワンチップマイクロコンピュータに内蔵され
ている個々のタイマの従来の基本的な構成を示すブロッ
ク図である。
【図１１】タイマのレジスタをアクセスしてデータを書
き込ませるための従来の回路構成を示す回路図である。
【図１２】従来のワンチップマイクロコンピュータに複
数のタイマが内蔵されている場合の一構成例を示すブロ
ック図である。
【符号の説明】
１ タイマ ２ カウンタ ３ レジスタ ５ ライト信号 (第１の信号) ７ タイマレジスタアドレスデコード信号 ９ タイマレジスタライト信号 11 タイマシングルライト信号 (第２の信号) 12 タイマグルーピングライト信号 14 タイマグルーピング信号 (第３の信号) 16 タイマグルーピングレジスタ 22 外部入力信号グルーピングレジスタ 24 外部入力信号選択レジスタ 25 スイッチ手段 26 スイッチ手段 31 タイマモードレジスタ 32 リロードレジスタ 50 CPU 51 アドレスデコーダ 70 選択回路 80 制御回路 181 トランスファーゲート 182 トランスファーゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】なお、以上のような図１に示されている構
成例は、説明の簡略化のために１個のタイマ１について
説明したが、一般的なワンチップマイクロコンピュータ
にはタイマ１が通常は複数内蔵されている。従って、複
数のタイマ１に対しては図１に参照符号80にて示されて
いる範囲（以下、制御回路という) 、即ち ANDゲート8
1, 82及びORゲート13にて構成されている回路が個々の
タイマ１に付随し、他の参照符号70にて示されている範
囲（以下、選択回路という）、即ち ANDゲート83及びイ
ンバータ15にて構成される回路はタイマ１に対して１個
が備えられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】ところで、上述の図３に示されているよう
な第２の実施例の構成を採る理由は以下の如くである。
図２に示されているような第１の実施例の構成では、OR
ゲート13の出力を第ｉタイマレジスタライト信号９とし
て各タイマ１のレジスタ３に与えるようにしている。こ
のため、選択回路70を個々のタイマ１に対して１個ずつ
備えた場合においても、制御回路80のORゲート13をそれ
ぞれのタイマ１に対して１個ずつ備える必要がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】しかし、図３に示されているように、第ｉ
タイマシングルライト信号11により第ｉタイマレジスタ
ライト信号９が出力される場合と、第ｉタイマグルーピ
ングライト信号12により第ｉタイマレジスタライト信号
９が出力される場合とでそれぞれ異なるトランスファー
ゲート181, 182からの出力を接続することにより、制御
回路80のトランスファーゲート182 は複数のタイマ１に
対して１個だけでもよいため、トランジスタ数を削減す
ることが可能になると共に、回路面積を小さくすること
が可能になる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】また、タイマシングルライト信号（第２の
信号）とタイマグルーピングライト信号（第３の信号）
をトランスファーゲートで接続しているため、回路に必
要なトランジスタ数が削減されると共に、回路面積をも
小さくすることが可能になる。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 CPU を有すると共に内部クロックを発生
    するマイクロコンピュータに、それぞれが前記CPU から
    与えられるデータを保持するレジスタと、前記レジスタ
    が保持するデータに従って前記クロックをカウントする
    カウンタとを備えたタイマが複数内蔵されたタイマ装置
    において、 前記レジスタにデータを書き込むことを指示するために
    前記CPU により発生される第１の信号と、前記複数のタ
    イマの内のいずれかを指定するために前記CPUにより発
    生される第２の信号とを入力し、前記第１の信号及び前
    記第２の信号が共に発生された場合に前記CPU から出力
    されているデータを前記レジスタに書き込ませる制御信
    号を発生する制御回路を前記各タイマに備え、 更に、前記第１の信号と、前記複数のタイマの全てを指
    定するために発生される第３の信号とを入力し、前記第
    １の信号及び前記第３の信号が共に発生された場合に前
    記各制御回路に前記制御信号を発生させる選択回路を備
    えたことを特徴とするタイマ装置。
  2. 【請求項２】 マイクロコンピュータは任意の値を設定
    可能なレジスタを有し、 前記レジスタの特定のビットに所定値が設定された場合
    に第３の信号が発生されるべくなしてあることを特徴と
    する請求項１に記載のタイマ装置。
  3. 【請求項３】 第２の信号の発生に対応して制御信号を
    発生するゲートと、第３の信号の発生に対応して前記制
    御信号を発生するゲートとが分離されていることを特徴
    とする請求項１に記載のタイマ装置。
  4. 【請求項４】 第３の信号が発生されている場合に発生
    される制御信号が複数のタイマに順次的に入力されるよ
    うに配線されていることを特徴とする請求項３に記載の
    タイマ装置。
  5. 【請求項５】 マイクロコンピュータはCPU から発生さ
    れた信号を第２の信号にデコードするデコーダを有し、 前記デコーダは、デコード結果が複数のタイマに予め割
    り当てられているアドレス以外のアドレスである場合に
    第３の信号を発生すべくなしてあることを特徴とする請
    求項１に記載のタイマ装置。
  6. 【請求項６】 マイクロコンピュータはCPU から発生さ
    れた信号を第２の信号にデコードするデコーダを有し、 前記デコーダは、デコード結果が複数のタイマに予め割
    り当てられているアドレスの内の一つのアドレスである
    場合に第３の信号を発生すべくなしてあることを特徴と
    する請求項１に記載のタイマ装置。
  7. 【請求項７】 レジスタは、少なくともタイマの機能を
    設定するためのタイマモードレジスタと、カウンタのカ
    ウント周期を設定するためのリロードレジスタとが備え
    られており、いずれか一方、または両者にCPU からデー
    タが書き込まれるべくなしてあることを特徴とする請求
    項１に記載のタイマ装置。
  8. 【請求項８】 それぞれが外部クロックをカウントする
    タイマを複数備え、マイクロコンピュータに内蔵された
    タイマ装置において、 前記複数のタイマの内の一つに入力される外部クロック
    を選択する選択手段と、 該選択手段が選択した外部クロックを前記複数のタイマ
    の全てに外部クロックとして入力する制御手段とを備え
    たことを特徴とするタイマ装置。
  9. 【請求項９】 マイクロコンピュータは任意の値を設定
    可能な第１のレジスタを有し、 前記第１のレジスタの特定のビットに所定の値が設定さ
    れた場合に選択手段が選択した外部クロックを制御手段
    が複数のタイマの全てに外部クロックとして入力すべく
    なしてあることを特徴とする請求項８に記載のタイマ装
    置。
  10. 【請求項１０】 マイクロコンピュータは任意の値を設
    定可能な第２のレジスタを有し、 前記第２レジスタの特定のビットに所定の値が設定され
    た場合に、選択手段が複数のタイマの内の一つに入力さ
    れる外部クロックを選択すべくなしてあることを特徴と
    する請求項８に記載のタイマ装置。
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