JPH06342043A - 半導体集積回路装置及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【目的】 複数の機能ブロックを有する半導体集積回路
装置の外部端子を減らすことを目的とする。 【構成】 半導体集積回路装置のテスト回路が、半導体
集積回路の通常作動時に同時には全てがアクティブとな
らない複数の外部端子７、８が入力に接続された論理積
ゲートａ１と、論理積ゲートａ１の出力がカウント許可
入力ＥＮに、外部端子を成すクロック端子２がカウント
入力ＣＫに夫々接続されたカウンタ４と、カウンタ４の
出力をデコードして各機能ブロック毎のテストモードの
作動信号を生成するデコーダ回路５とを備える。論理積
ゲートａ１の入力を全てアクティブにしてカウンタ４を
アクティブとした上で、クロック端子２から任意の機能
ブロックに対応するパルス数のクロック信号を与えて、
所望の機能ブロックをテストモードとしてテストを行
う。カウンタに代えてシフトレジスタを採用することも
出来る。半導体集積回路の作動に必要な外部端子以外の
端子を必要としないので、半導体集積回路の端子数を減
らし、そのチップサイズを縮小可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置及
びそのテスト方法に関し、特に、この半導体集積回路装
置及びそのテスト方法は、テストのための特別な外部端
子を必要とすることなく、半導体集積回路装置の複数の
機能ブロックをブロック毎にテストモードとすることを
可能とする。

【０００２】

【従来の技術】従来、複数の機能ブロックを含む機能回
路から成る半導体集積回路装置を、その機能ブロック毎
にテストする種々の手法が提案されている。図３はその
一例を示すもので、同図の回路では、テスト用に設けた
入力端子１１、１２、１３からテストすべき機能ブロッ
クを指定するテスト信号を入力し、半導体集積回路装置
に設けたデコーダ５１でこのテスト信号をデコードす
る。デコーダ５１の出力により８本のテストモード設定
用信号６を作り出し、この各テストモード設定信号６を
２ⁿ−１の各機能ブロックの夫々のテストモード選択端
子に入力する。この場合、入力端子１〜３に与える信号
により７通りのテストモードの設定が可能になる。

【０００３】一般には、外部から与えるｎ本の信号をデ
コードすることにより、（２ⁿ−１）通りのテストモー
ド信号と、全ての機能ブロックが通常モードとなる１つ
の信号とをデコーダ回路で作り出す。これにより、例え
ば、２ⁿ−１個の機能ブロックに対して個々にテストモ
ードの設定が可能になる。

【０００４】図３に示したテスト回路では、２ⁿ−１通
りのテストモードを設定するために、ｎ個のテスト端子
を入力端子として新たに必要とするので、テストする機
能ブロック数が増えると、それに伴いテスト用の入力端
子数が増加するという欠点があった。

【０００５】特開平１−１２６５７２号公報は、上記欠
点を克服するための提案を行う。図４は、同公報に提案
された回路を示す。同図において、ｎビットのカウンタ
４は、半導体集積回路の機能回路のクロック端子２及び
リセット端子３並びにテスト用の入力端子１から夫々テ
ストのための信号が入力される。この場合、カウンタ４
は、リセット端子３に入力されるリセット信号により初
期化され、クロック端子２に入力されるクロックパルス
を、入力端子１から入力される信号がアクティブである
ときにカウントアップする。

【０００６】カウンタ４のｎビットのカウント信号をデ
コーダ５１でデコードする。これにより、２ⁿ本のテス
ト設定用信号６を作り出し、図３の場合と同様に機能ブ
ロック毎にテストモードを設定する。この手法によれ
ば、クロック端子２及びリセット端子３は、半導体集積
回路の作動のための入力端子と共用できるので、テスト
モードを設定するために追加する端子は、機能ブロック
の個数の如何に拘らず、唯１つで足りる。

【０００７】

【発明が解決しようとする課題】近年、半導体集積回路
装置では、機能素子の微細化が進んだことから、その物
理的サイズは、入出力端子の数によって決まるといって
も過言ではない。前記公報記載の回路では、テストモー
ド設定のために必要な端子は唯１つと少ない数で足りる
が、それでも、機能ブロック毎にテストモードを設定す
るために、半導体集積回路の通常作動時には使用されな
い入力端子が１つ必要である。従って、チップサイズ縮
小のために通常作動時に必要な端子以外には端子を追加
したくないとする要請に完全には応えることが出来な
い。

【０００８】本発明は、上記に鑑み、通常作動時に必要
な端子以外には、外部端子を必要とすることなく、各機
能ブロック毎に又はその組合せ毎にテストモードを設定
することが出来る半導体集積回路装置及びそのテスト方
法を提供することを目的とする。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体集積回路装置は、選択的に通常モー
ド又はテストモードで夫々作動可能な複数の機能ブロッ
クと、該各機能ブロックの全てが通常モードで作動する
際に夫々信号が入力又は出力される複数の外部端子とを
備える半導体集積回路装置において、前記各機能ブロッ
クの全てが通常モードで作動する際に同時にはアクティ
ブとならない前記外部端子の少なくとも２つが入力に接
続され、該入力が全てアクティブとなったときにアクテ
ィブ信号を出力するゲート回路と、前記外部端子の他の
１つが入力に接続され、前記アクティブ信号に応答して
アクティブとなる順序回路と、前記順序回路の出力をデ
コードして前記各機能ブロック毎にテストモードを選択
する信号を生成するデコーダ回路とを備えることを特徴
とする。

【００１０】また、本発明の半導体集積回路装置のテス
ト方法は、選択的に通常モード又はテストモードで夫々
作動可能な複数の機能ブロックを有する半導体集積回路
装置のテスト方法において、前記半導体集積回路装置内
にテスト回路を配設し、前記各機能回路の全てが通常モ
ードで作動する際に信号が入力又は出力される外部端子
の内、全てが同時にはアクティブとならない少なくとも
２つの前記外部端子からアクティブ信号を夫々入力し、
前記外部端子の他の１つから所定数のパルスを含むパル
ス信号を入力し、前記各アクティブ信号が同時にアクテ
ィブであるときに、前記テスト回路内で前記パルス信号
のパルス数をカウントし、前記カウント値に対応する少
なくとも１つの機能ブロックをテストモードとして作動
させることを特徴とする。

【００１１】

【作用】全ての機能ブロックが通常モードで作動する際
に同時にはアクティブとならない外部端子の少なくとも
２つからアクティブ信号を夫々入力し、その全てがアク
ティブであるときに他の外部端子から機能ブロックを指
定する信号を入力し、この入力信号をデコーダによりデ
コードすることで、外部端子から入力される機能ブロッ
クの指定に従って、半導体集積回路内で各機能ブロック
毎に通常モード又はテストモードが選択されるので、各
機能ブロックのモードの選択のために、半導体集積回路
の通常作動時に必要な外部端子以外の端子を必要としな
い。

【００１２】

【実施例】本発明について更に図面を参照して説明す
る。図１は、本発明の一実施例のテスト方法で使用され
る、本発明の一実施例の半導体集積回路装置のテスト回
路を示す。同図において、このテスト回路は、半導体集
積回路の通常作動時に夫々信号が入力又は出力される外
部端子（以下、通常端子と呼ぶ）から、テストのための
入力を夫々受ける負論理入力の論理積ゲートａ１及びカ
ウンタ４と、カウンタ４の出力をデコードするデコーダ
５とから構成される。

【００１３】ｎビットのカウンタ４は、そのリセット入
力Ｒが通常端子を成すリセット端子３に接続され、また
そのカウント入力ＣＫが通常端子を成すクロック端子２
に接続される。論理積ゲートａ１は、通常端子を夫々構
成する、外部読出し端子であるＸＲＤ（ＲＤのトップバ
ー付、以下同様）端子７及び外部書込み端子であるＸＷ
Ｒ端子８がその負論理入力に夫々接続される。論理積ゲ
ートａ１の出力は、カウンタ４のカウント許可入力ＵＰ
に接続される。カウンタ４のｎビットの出力はデコーダ
５の入力に接続され、デコーダ５の各出力ラインは対応
する図示しない機能ブロックに夫々接続されている。

【００１４】上記構成により、論理積ゲートａ１は、Ｘ
ＲＤ端子７及びＸＷＲ端子８が共にアクティブ状態であ
るロウレベルのときにのみその出力を成すカウント許可
入力ＵＰを論理１とする。カウンタ４は、カウント許可
入力ＵＰが論理１のときにのみ、クロック入力ＣＫに入
力されるクロックパルスをカウントする。

【００１５】カウンタ４のｎビットの出力信号は、デコ
ーダ５によりデコードされ、２ⁿ本の出力ラインから各
機能ブロック毎のテストモード設定信号６として出力さ
れる。２ⁿ−１個の各機能ブロックは、このテストモー
ド設定信号６が夫々のテストデータセレクト制御信号と
して入力され、この信号がアクティブのときに夫々テス
トモードで作動する。

【００１６】上記作用において、カウンタ４のカウント
許可入力ＵＰには、通常作動時には常にインアクティブ
になる信号を入力する必要がある。この実施例では、半
導体集積回路がリードサイクルであることを示すＸＲＤ
信号（アクティブ状態はロウレベル）と、ライトサイク
ルであることを示すＸＷＲ信号（アクティブ状態はロウ
レベル）とを負論理入力の論理積ゲートａ１に入力し、
その出力をカウンタ４のカウント許可入力ＵＰに入力し
ている。

【００１７】半導体集積回路装置では、一般的にリード
サイクルとライトサイクルとが通常作動時に同時に実行
されることはないため、通常作動時にはカウンタ４は常
にインアクティブの状態にある。従って、通常作動時
に、カウンタ４に不必要なカウントが発生することはな
く、各機能ブロックがテストモードになるおそれもな
い。

【００１８】所定の機能ブロックのテストを実施すると
きには、まず、リセット端子３にリセット入力を与えて
カウンタ４をリセットする。次いで、外部からＸＲＤ端
子７及びＸＷＲ端子８を同時にロウレベルに設定してカ
ウンタ４をアクティブにすると共に、クロック端子２か
ら所定の機能ブロックに対応するパルス数のクロック信
号を与える。これにより、デコーダ５から所定の機能ブ
ロックに対応するテストモード設定信号６がテストデー
タセレクト制御信号として出力される。

【００１９】テストデータセレクト制御信号がアクティ
ブとなった機能ブロックは、例えば、各機能ブロックの
入力端及び出力端をテスト時の設定に切換える。このよ
うにして、どの機能ブロックをテストモードに選択する
かは、入力するクロック信号のパルス数により任意に設
定する。各機能ブロックを順次指定することにより、全
ての機能ブロックを順次テストモードで作動させること
が出来る。

【００２０】図２は、本発明の第二の実施例の半導体集
積回路装置のテスト回路の構成を示す。同図において、
このテスト回路は、先の実施例のカウンタ４に代えてシ
フトレジスタ４２を採用する。また、使用する通常端子
が先の実施例と異なる。

【００２１】テストモード選定のために使用される通常
端子は、クロック端子２及びリセット端子３の他に、半
導体集積回路に対して外部からバスホールド要求が承認
されたことを示すＸＢＵＳＡＫ信号、割込み要求が承認
されたことを示すＸＩＮＴＡＫ信号、及び、命令の実行
がウエイト状態であることを示すＸＷＡＩＴ信号が夫々
入力又は出力される３つの外部端子、即ちＸＢＵＳＡＫ
端子７２、ＸＩＮＴＡＫ端子８２、及びＸＷＡＩＴ端子
９２である。これら３つの通常端子は全て、アクティブ
状態でロウレベルとなる端子である。

【００２２】ｎビットのシフトレジスタ４２は、データ
入力Ｄが電源Ｖddに、クロック入力ＣＫがクロック端子
２に、リセット入力Ｒがリセット端子３に夫々接続され
ると共に、ラッチ許可入力ＥＮが負論理入力の論理積ゲ
ートａ２の出力に接続されている。負論理入力の論理積
ゲートａ２は、ＸＢＵＳＡＫ信号、ＸＩＮＴＡＫ信号、
及びＸＷＡＩＴ信号をその入力として受け、これら各信
号が全てアクティブであるときにのみ論理１をシフトレ
ジスタ４２のラッチ許可入力ＥＮに入力する。シフトレ
ジスタ４２のｎビットの出力は、デコーダ５２に接続さ
れている。

【００２３】テスト実施に際し、まず、シフトレジスタ
４２を、リセット端子３から入力されるリセット信号で
リセットする。次いで、外部からＸＢＵＳＡＫ端子７
２、ＸＩＮＴＡＫ端子８２、及びＸＷＡＩＴ端子９２を
全てアクティブとすることにより、論理積ゲートａ２の
出力を論理１とする。また、クロック端子２から所定の
機能ブロックに対応するパルス数のクロックパルスを入
力する。これにより、シフトレジスタ４２は、アクティ
ブとなって、クロック端子２から入力されるクロックパ
ルスの立上がりエッジにより、Ｖdd電位にクランプされ
たデータを順次ラッチする。

【００２４】シフトレジスタ４２のｎビットの出力は、
デコーダ５２でデコードされて、デコーダ５２からｎ本
のテストモード設定用信号として出力される。この出力
は夫々、テストデータセレクト制御信号として各機能ブ
ロックに入力される。これにより、入力されるクロック
の立上がりエッジ数に対応する機能ブロックがテストモ
ードに選択され、テストモードに選択された機能ブロッ
クは、その入力端及び出力端をテスト時の設定に切り換
える。

【００２５】シフトレジスタ４２のラッチ許可入力ＥＮ
は、半導体集積回路装置の通常作動時で常にインアクテ
ィブ状態、即ちラッチ禁止状態とする必要がある。上記
実施例では、前記のごとく負論理入力の論理積ゲートａ
２の出力がシフトレジスタ４２のラッチ許可入力ＥＮに
接続されている。半導体集積回路では、通常作動時おい
てウエイト状態のときにバスホールドサイクルと割込み
サイクルとが同時に発生することがないので、ラッチ許
可入力ＥＮにアクティブ信号が入力されることはなく、
シフトレジスタ４２は通常作動時には常にインアクティ
ブである。従って、通常作動時にシフトレジスタ４２が
作動することはなく、各機能ブロックがテストモードに
なるおそれもない。

【００２６】上記のように、各機能ブロックをテストモ
ードにするための信号は、いずれも通常端子を利用して
入力されるので、半導体集積回路に対し特別にテストモ
ード設定のための外部端子を設ける必要がない。また、
通常作動時に各機能ブロックがテストモードに選択され
るおそれもない。従って、半導体集積回路装置の通常作
動時における機能を損うことなく、また、外部端子数を
増やすことを要せずに、複数の機能ブロックを個々にテ
ストモードに選択できるので、半導体集積回路のチップ
サイズの縮小が可能である。

【００２７】上記各実施例においては、各機能ブロック
が夫々単独にテストモードに選択される例を挙げたが、
例えば複数の機能ブロックをまとめて指定してテストモ
ードに選択することもできる。

【００２８】なお、上記各実施例の構成は単に例示であ
り、本発明の半導体集積回路装置の構成が上記実施例の
構成にのみ限定されることを意図するものではない。

【００２９】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置及びそのテスト方法によると、通常作動時の
半導体集積回路装置の機能を損うことなく、通常端子を
テストモード選択のための外部端子として使用できるの
で、複数の機能ブロックから成る半導体集積回路装置の
外部端子を減らすことができ、チップサイズの縮小を可
能にする効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体集積回路装置のテス
ト回路の構成を示す回路図。

【図２】本発明の第二の実施例の半導体集積回路装置の
テスト回路の構成を示す回路図。

【図３】従来の半導体集積回路装置のテスト回路の構成
を示す回路図。

【図４】従来の他の半導体集積回路装置のテスト回路の
構成を示す回路図。

【符号の説明】 １ 外部端子 ２ クロック端子 ３ リセット端子 ４ カウンタ ５ デコーダ ６ テストモード設定用信号 ７ ＸＲＤ端子 ８ ＸＷＲ端子 ４２ シフトレジスタ ７２ ＸＢＵＳＡＫ端子 ８２ ＸＩＮＴＡＫ端子 ９２ ＸＷＡＩＴ端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 選択的に通常モード又はテストモードで
   夫々作動可能な複数の機能ブロックと、該各機能ブロッ
   クの全てが通常モードで作動する際に夫々信号が入力又
   は出力される複数の外部端子とを備える半導体集積回路
   装置において、 前記各機能ブロックの全てが通常モードで作動する際に
   同時にはアクティブとならない前記外部端子の少なくと
   も２つが入力に接続され、該入力が全てアクティブとな
   ったときにアクティブ信号を出力するゲート回路と、 前記外部端子の他の１つが入力に接続され、前記アクテ
   ィブ信号に応答してアクティブとなる順序回路と、 前記順序回路の出力をデコードして前記各機能ブロック
   毎にテストモードを選択する信号を生成するデコーダ回
   路とを備えることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記順序回路が、前記機能ブロックの個
   数に対応するビット数のカウント値を出力可能なカウン
   タとして構成されることを特徴とする請求項１に記載の
   半導体集積回路装置。
3. 【請求項３】 前記順序回路が、前記機能ブロックの個
   数に対応するビット数のシフトレジスタから構成される
   ことを特徴とする請求項１に記載の半導体集積回路装
   置。
4. 【請求項４】 選択的に通常モード又はテストモードで
   夫々作動可能な複数の機能ブロックを有する半導体集積
   回路装置のテスト方法において、 前記半導体集積回路装置内にテスト回路を配設し、 前記各機能回路の全てが通常モードで作動する際に信号
   が入力又は出力される外部端子の内、全てが同時にはア
   クティブとならない少なくとも２つの前記外部端子から
   アクティブ信号を夫々入力し、 前記外部端子の他の１つから所定数のパルスを含むパル
   ス信号を入力し、 前記各アクティブ信号が同時にアクティブであるとき
   に、前記テスト回路内で前記パルス信号のパルス数をカ
   ウントし、 前記カウント値に対応する少なくとも１つの機能ブロッ
   クをテストモードとして作動させることを特徴とするテ
   スト方法。
5. 【請求項５】 前記所定数が前記機能ブロックの個数に
   対応することを特徴とする請求項４に記載のテスト方
   法。