JP4214610B2 - テスト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のテスト回路に関するものである。
【０００２】
【従来の技術】
近年のLSIは、従来のセットをLSIチップ内に集積化するシステムLSI化が急速に進んでいる。そのシステムLSI化により、LSIテスト項目も多くの項目にわたっている。テスト項目は、ディジタル・アナログの多岐にわたっており、そのすべてを行わなければならない。
【０００３】
このような多数のテスト項目を持つLSIのテスト回路は、複数のテストモード設定用入力ピンから信号を入力し、それをデコードして各テストモードを選択する必要がある。特に、多機能化が進むシステムLSIでは、テスト項目も増大しテストモード設定用入力ピン数も多くしなければならない。
【０００４】
従来のテスト選択回路の例を図５に示す。図５において、１はテスト項目数に見合った数のテストモード設定用入力ピン、２はテストモード設定用入力ピンに接続されたデコーダ、３はテストモード出力である。
【０００５】
以上のように構成されたテスト回路の動作について、以下その動作を説明する。まず、テストモード設定用入力ピン１に必要とするテストモード設定信号を入力する。入力された信号はデコーダ２によりテスト入力に対応したテストモード出力端子３に出力を出力し、その結果、LSIテストモードを選択することができる。
【０００６】
【発明が解決しようとする課題】
従来のテスト回路は、テスト項目数に見合った数のテストモード設定用入力ピンから信号を入力し、テストモード設定用入力ピンに接続されたデコーダでテスト項目の選択を実現してきた。
【０００７】
しかしながら、従来のテスト回路は、テスト項目の増加に伴いテストモード設定用入力ピン数も増加してしまう。また、このテスト入力ピンはLSIの通常動作には不要である。このことは、LSIのピン数の増加に繋がり、LSI製造コストが増加する問題がある。
【０００８】
本発明は、上記従来の問題を解決するもので、テストモード数に関わらずテストモード設定用入力ピンを１ピンにさせることができ、かつ簡単な制御によりその他の用途に使用するピンに切り換えることができ、テストモード専用ピンを不要とするテスト回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この目的を達成するために、本発明のテスト回路は、テストモードを設定するために所定の期間使用でき前記所定の期間以外は別の用途に切り替わる入力ピンを持つセレクタと、前記所定の期間の間に前記入力ピンから入力された第１の信号をシフト動作により第２の信号として保持し出力するシフトレジスタと、前記シフトレジスタが出力する前記第２の信号をデコードしテストモードを出力するデコーダと、リセット信号により入力されたクロック数をカウントして、所定のクロック数までを前記所定の期間とし前記セレクタと前記シフトレジスタを制御する制御回路とを備え、前記制御回路は前記所定の期間以外は前記セレクタを前記別の用途に切り替わるよう制御する制御信号を出力するよう構成されている。
【００１０】
前記構成によって、テストモード数に関わらず、テストモード設定用入力ピンを１ピンにすることができ、更に簡単な制御によりテストモード設定用入力ピンを別の用途のピンに切り換えることができ、テストモード専用ピンを不要とすることができる。
【００１１】
【発明の実施の形態】
以下、本発明の第一の実施形態について、図面を参照しながら説明する。
【００１２】
図１は、本発明の第一の実施形態におけるテスト回路を示すものである。図１において、４はテストモード設定用入力ピン、５はクロックパルス入力、６はリセットまたは制御入力、７はシフトレジスタ、８はデコーダ、９は制御回路、１０はテストモードとその他の機能を選択するセレクタ、１１はテストモード出力、１２は制御回路９の出力、１３はセレクタ１０からの出力、１４はテストとは別のその他の用途に使用する回路への接続信号である。
【００１３】
図１のテスト回路において、テストモード設定用入力ピン４はセレクタ１０に接続され、さらにセレクタ１０によりセレクタの出力１３としてシフトレジスタ７にまたはその他の用途に使用する回路への接続信号１４に選択的に接続される。クロックパルス入力５はシフトレジスタ７と制御回路９に接続される。リセットまたは制御入力６はシフトレジスタ７と制御回路９に接続される。制御回路９の出力１２は、シフトレジスタ７のイネーブル端子とセレクタ１０とデコーダ８に接続される。シフトレジスタ７の出力はテストモード設定信号としてデコーダ８に入力され、デコーダ８からの出力はテストモード出力１１になる構成である。クロックパルス入力５はLSI内部の他の回路に用いられているクロック信号と共有することも可能である。
【００１４】
以上のように構成された本実施の形態のテスト回路について、以下、その動作を図１および図２により説明する。図２は本実施形態におけるテスト回路の動作を示すタイミング図である。説明の簡単化のために本実施の形態では、テストモードを８通りとし、従ってデコーダに入力される入力ラインを３ビットのライン、それに対応してシフトレジスタ数を３、出力をＱ０，Ｑ１，Ｑ３としている。
【００１５】
まず、図１のリセットまたは制御入力６がＨｉｇｈレベル（以下、Ｈレベルと呼ぶ）となり、シフトレジスタ７と制御回路９がリセットされる。セレクタ１０に制御回路９の出力１２（制御回路９のイネーブル出力と同じ）が入力され、テストモード設定用入力ピン４はシフトレジスタ７に接続される。次に、クロックパルス入力５に同期してテストモード設定用入力ピン４からセレクタの出力１３としてテストモード設定入力がシフトレジスタのＤｉｎ端子に入力される。その状態は、前記クロックパルス入力５に同期して前記シフトレジスタ７に記憶される。さらに、制御回路９において設定されたクロックパルス数（３クロック）だけ図２のテストモード設定期間１５となり、その間はクロックパルスに同期してテストモード信号の入力とシフト動作が繰り返される。前記クロックパルス入力５が設定したクロックパルス数になると、制御回路９の出力１２がＬｏｗレベル（以下、Ｌレベルと呼ぶ）に変化し、セレクタ１０を切り替え、テストモード設定用入力ピン４がその他の用途に使用する回路（内部のＩＯ回路）へ接続され、接続信号１４が入力される。その際に、シフトレジスタ７の各シフトレジスタ出力Ｑ０、Ｑ１，Ｑ２の状態が保持され、デコーダ８にテストモード設定信号として入力され、デコーダ８はシフトレジスタ７の出力をデコードしテストモード出力１１を出力する。以降は設定されたテストモードでテストが行われる。通常動作の設定にはテストモード出力１１をすべてＬレベルにすればよい。
【００１６】
図３は本実施の形態における制御回路９の実施例である。リセット入力６がＨレベルになると、カウンタ３１がクロックパルス入力５に同期してカウントを開始し、コンパレータ３２のＡ入力とクロックのカウント数として設定されたＢ入力が等しくなったときに、コンパレータの出力３３が Ｈレベルになる。これにより、カウンタ３１のイネーブル入力が Ｌレベルになるので、カウンタ３１は動作を停止する。同時に、制御回路９の出力１２も Ｌレベルになる。
【００１７】
以上のように本実施の形態によれば、テストモード設定用入力ピン４をテストモード出力１１の設定と、その他の用途に使用する回路への接続信号１４とに兼用でき、テストモード専用ピンを不要とすることができる。また、制御回路９にクロックのカウント数を設定することにより簡単にテストモード設定用入力ピンをそれ以外の用途のピンに切り換えることができる。クロックパルス入力５をＬＳＩ内部の他の回路に用いられているクロック信号と共有すれば、特に専用のクロック信号を必要とせずに、テストモード設定用入力ピンをそれ以外の用途のピンに切り換えることができる。
【００１８】
なお、説明の簡単化のために本実施の形態では、テストモードを８通りとしたが、シフトレジスタ数及び設定するクロックパルス数をｍ（ｍは自然数）とすれば、２m通りのテストモードを設定できる。
【００１９】
図４は本発明の第二の実施形態を示す。第一の実施の形態と異なる構成の部分を以下に説明する。１６は複数の内部I/O回路（２k個：ｋは自然数）を選択して外部ピンに接続するためのセレクタであり、１７はセレクタ１６を選択するためのｋビットのセレクタ選択信号である。１８は複数の内部I/O回路への接続信号である。
【００２０】
テストモードの設定と同じ要領で、セレクタ選択信号１７を設定することにより、内部I/O回路への接続信号１８の内の任意の１信号を外部ピン４と接続することができる。すなわち、デコーダ８においてシフトレジスタで設定されたｍビットの出力Ｑ１〜Ｑｍのうちｋビットをセレクタ選択信号１７として用い、残りのｍ−ｋビットでテストモードを設定する。
【００２１】
第二の実施形態によれば、第一の実施の形態の効果に加え,同時に外部に接続する必要のない複数の信号がある場合に、これらの内の任意の１信号を、専用の切替え信号入力を設けることなしに、外部ピンと接続することができる。
【００２２】
なお、セレクタ信号をｋビットの信号としたが、デコーダ８により変換された２ｋ個の内部I/O回路に対応する信号としてもよい。
【００２３】
なお、セレクタ１０とセレクタ１６は異なるセレクタとしたがひとつのセレクタとしても、同様の機能を持つことができる。
【００２４】
【発明の効果】
以上のように、本発明は、クロック入力回数で制御されるセレクタによって、テストモード設定入力と、その他の用途に使用する回路への接続信号を切り替えることによって、テストモード数に関わらずテストモード設定用入力ピンを不要にすることができ、かつ通常動作時はその他の用途に使用するピンと兼用することができ、さらに制御回路にクロックのカウント数を設定することにより簡単にテストモード設定用入力ピンをそれ以外の用途のピンに切り換えることができ、また、同時に外部に接続する必要のない複数の信号がある場合に、これらの内の任意の１信号を、専用の切替え信号入力を設けることなしに、外部ピンと接続することができ、LSIピン数を削減することができる効果をもたらす。
【図面の簡単な説明】
【図１】本発明の実施形態におけるテスト回路の図
【図２】本発明の実施形態におけるテスト回路の動作を示すタイミング図
【図３】本発明の実施形態における制御回路の図
【図４】複数のI/O信号の切替え機能を備えたテスト回路の図
【図５】従来のテスト回路の図
【符号の説明】
１ テストモード設定用入力ピン
２ テストモード設定用デコーダ
３ テストモード出力
４ テストモード設定用入力ピン
５ クロックパルス入力
６ リセットまたは制御入力
７ シフトレジスタ
８ デコーダ
９ 制御回路
１０ テストモードとその他の機能を選択するセレクタ
１１ テストモード出力
１２ 制御回路９の出力
１３ セレクタ１０からの出力
１４ その他の用途に使用する回路への接続信号
１５ テストモード設定期間
１６ セレクタ
１７ セレクタ１６の選択信号
１８ 複数の内部I/O回路への接続信号
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のテスト回路に関するものである。
【０００２】
【従来の技術】
近年のLSIは、従来のセットをLSIチップ内に集積化するシステムLSI化が急速に進んでいる。そのシステムLSI化により、LSIテスト項目も多くの項目にわたっている。テスト項目は、ディジタル・アナログの多岐にわたっており、そのすべてを行わなければならない。
【０００３】
このような多数のテスト項目を持つLSIのテスト回路は、複数のテストモード設定用入力ピンから信号を入力し、それをデコードして各テストモードを選択する必要がある。特に、多機能化が進むシステムLSIでは、テスト項目も増大しテストモード設定用入力ピン数も多くしなければならない。
【０００４】
従来のテスト選択回路の例を図５に示す。図５において、１はテスト項目数に見合った数のテストモード設定用入力ピン、２はテストモード設定用入力ピンに接続されたデコーダ、３はテストモード出力である。
【０００５】
以上のように構成されたテスト回路の動作について、以下その動作を説明する。まず、テストモード設定用入力ピン１に必要とするテストモード設定信号を入力する。入力された信号はデコーダ２によりテスト入力に対応したテストモード出力端子３に出力を出力し、その結果、LSIテストモードを選択することができる。
【０００６】
【発明が解決しようとする課題】
従来のテスト回路は、テスト項目数に見合った数のテストモード設定用入力ピンから信号を入力し、テストモード設定用入力ピンに接続されたデコーダでテスト項目の選択を実現してきた。
【０００７】
しかしながら、従来のテスト回路は、テスト項目の増加に伴いテストモード設定用入力ピン数も増加してしまう。また、このテスト入力ピンはLSIの通常動作には不要である。このことは、LSIのピン数の増加に繋がり、LSI製造コストが増加する問題がある。
【０００８】
本発明は、上記従来の問題を解決するもので、テストモード数に関わらずテストモード設定用入力ピンを１ピンにさせることができ、かつ簡単な制御によりその他の用途に使用するピンに切り換えることができ、テストモード専用ピンを不要とするテスト回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この目的を達成するために、本発明のテスト回路は、テストモードを設定するために所定の期間使用でき前記所定の期間以外は別の用途に切り替わる入力ピンを持つセレクタと、前記所定の期間の間に前記入力ピンから入力された第１の信号をシフト動作により第２の信号として保持し出力するシフトレジスタと、前記シフトレジスタが出力する前記第２の信号をデコードしテストモードを出力するデコーダと、リセット信号により入力されたクロック数をカウントして、所定のクロック数までを前記所定の期間とし前記セレクタと前記シフトレジスタを制御する制御回路とを備え、前記制御回路は前記所定の期間以外は前記セレクタを前記別の用途に切り替わるよう制御する制御信号を出力するよう構成されている。
【００１０】
前記構成によって、テストモード数に関わらず、テストモード設定用入力ピンを１ピンにすることができ、更に簡単な制御によりテストモード設定用入力ピンを別の用途のピンに切り換えることができ、テストモード専用ピンを不要とすることができる。
【００１１】
【発明の実施の形態】
以下、本発明の第一の実施形態について、図面を参照しながら説明する。
【００１２】
図１は、本発明の第一の実施形態におけるテスト回路を示すものである。図１において、４はテストモード設定用入力ピン、５はクロックパルス入力、６はリセットまたは制御入力、７はシフトレジスタ、８はデコーダ、９は制御回路、１０はテストモードとその他の機能を選択するセレクタ、１１はテストモード出力、１２は制御回路９の出力、１３はセレクタ１０からの出力、１４はテストとは別のその他の用途に使用する回路への接続信号である。
【００１３】
図１のテスト回路において、テストモード設定用入力ピン４はセレクタ１０に接続され、さらにセレクタ１０によりセレクタの出力１３としてシフトレジスタ７にまたはその他の用途に使用する回路への接続信号１４に選択的に接続される。クロックパルス入力５はシフトレジスタ７と制御回路９に接続される。リセットまたは制御入力６はシフトレジスタ７と制御回路９に接続される。制御回路９の出力１２は、シフトレジスタ７のイネーブル端子とセレクタ１０とデコーダ８に接続される。シフトレジスタ７の出力はテストモード設定信号としてデコーダ８に入力され、デコーダ８からの出力はテストモード出力１１になる構成である。クロックパルス入力５はLSI内部の他の回路に用いられているクロック信号と共有することも可能である。
【００１４】
以上のように構成された本実施の形態のテスト回路について、以下、その動作を図１および図２により説明する。図２は本実施形態におけるテスト回路の動作を示すタイミング図である。説明の簡単化のために本実施の形態では、テストモードを８通りとし、従ってデコーダに入力される入力ラインを３ビットのライン、それに対応してシフトレジスタ数を３、出力をＱ０，Ｑ１，Ｑ３としている。
【００１５】
まず、図１のリセットまたは制御入力６がＨｉｇｈレベル（以下、Ｈレベルと呼ぶ）となり、シフトレジスタ７と制御回路９がリセットされる。セレクタ１０に制御回路９の出力１２（制御回路９のイネーブル出力と同じ）が入力され、テストモード設定用入力ピン４はシフトレジスタ７に接続される。次に、クロックパルス入力５に同期してテストモード設定用入力ピン４からセレクタの出力１３としてテストモード設定入力がシフトレジスタのＤｉｎ端子に入力される。その状態は、前記クロックパルス入力５に同期して前記シフトレジスタ７に記憶される。さらに、制御回路９において設定されたクロックパルス数（３クロック）だけ図２のテストモード設定期間１５となり、その間はクロックパルスに同期してテストモード信号の入力とシフト動作が繰り返される。前記クロックパルス入力５が設定したクロックパルス数になると、制御回路９の出力１２がＬｏｗレベル（以下、Ｌレベルと呼ぶ）に変化し、セレクタ１０を切り替え、テストモード設定用入力ピン４がその他の用途に使用する回路（内部のＩＯ回路）へ接続され、接続信号１４が入力される。その際に、シフトレジスタ７の各シフトレジスタ出力Ｑ０、Ｑ１，Ｑ２の状態が保持され、デコーダ８にテストモード設定信号として入力され、デコーダ８はシフトレジスタ７の出力をデコードしテストモード出力１１を出力する。以降は設定されたテストモードでテストが行われる。通常動作の設定にはテストモード出力１１をすべてＬレベルにすればよい。
【００１６】
図３は本実施の形態における制御回路９の実施例である。リセット入力６がＨレベルになると、カウンタ３１がクロックパルス入力５に同期してカウントを開始し、コンパレータ３２のＡ入力とクロックのカウント数として設定されたＢ入力が等しくなったときに、コンパレータの出力３３が Ｈレベルになる。これにより、カウンタ３１のイネーブル入力が Ｌレベルになるので、カウンタ３１は動作を停止する。同時に、制御回路９の出力１２も Ｌレベルになる。
【００１７】
以上のように本実施の形態によれば、テストモード設定用入力ピン４をテストモード出力１１の設定と、その他の用途に使用する回路への接続信号１４とに兼用でき、テストモード専用ピンを不要とすることができる。また、制御回路９にクロックのカウント数を設定することにより簡単にテストモード設定用入力ピンをそれ以外の用途のピンに切り換えることができる。クロックパルス入力５をＬＳＩ内部の他の回路に用いられているクロック信号と共有すれば、特に専用のクロック信号を必要とせずに、テストモード設定用入力ピンをそれ以外の用途のピンに切り換えることができる。
【００１８】
なお、説明の簡単化のために本実施の形態では、テストモードを８通りとしたが、シフトレジスタ数及び設定するクロックパルス数をｍ（ｍは自然数）とすれば、２m通りのテストモードを設定できる。
【００１９】
図４は本発明の第二の実施形態を示す。第一の実施の形態と異なる構成の部分を以下に説明する。１６は複数の内部I/O回路（２k個：ｋは自然数）を選択して外部ピンに接続するためのセレクタであり、１７はセレクタ１６を選択するためのｋビットのセレクタ選択信号である。１８は複数の内部I/O回路への接続信号である。
【００２０】
テストモードの設定と同じ要領で、セレクタ選択信号１７を設定することにより、内部I/O回路への接続信号１８の内の任意の１信号を外部ピン４と接続することができる。すなわち、デコーダ８においてシフトレジスタで設定されたｍビットの出力Ｑ１〜Ｑｍのうちｋビットをセレクタ選択信号１７として用い、残りのｍ−ｋビットでテストモードを設定する。
【００２１】
第二の実施形態によれば、第一の実施の形態の効果に加え,同時に外部に接続する必要のない複数の信号がある場合に、これらの内の任意の１信号を、専用の切替え信号入力を設けることなしに、外部ピンと接続することができる。
【００２２】
なお、セレクタ信号をｋビットの信号としたが、デコーダ８により変換された２ｋ個の内部I/O回路に対応する信号としてもよい。
【００２３】
なお、セレクタ１０とセレクタ１６は異なるセレクタとしたがひとつのセレクタとしても、同様の機能を持つことができる。
【００２４】
【発明の効果】
以上のように、本発明は、クロック入力回数で制御されるセレクタによって、テストモード設定入力と、その他の用途に使用する回路への接続信号を切り替えることによって、テストモード数に関わらずテストモード設定用入力ピンを不要にすることができ、かつ通常動作時はその他の用途に使用するピンと兼用することができ、さらに制御回路にクロックのカウント数を設定することにより簡単にテストモード設定用入力ピンをそれ以外の用途のピンに切り換えることができ、また、同時に外部に接続する必要のない複数の信号がある場合に、これらの内の任意の１信号を、専用の切替え信号入力を設けることなしに、外部ピンと接続することができ、LSIピン数を削減することができる効果をもたらす。
【図面の簡単な説明】
【図１】本発明の実施形態におけるテスト回路の図
【図２】本発明の実施形態におけるテスト回路の動作を示すタイミング図
【図３】本発明の実施形態における制御回路の図
【図４】複数のI/O信号の切替え機能を備えたテスト回路の図
【図５】従来のテスト回路の図
【符号の説明】
１ テストモード設定用入力ピン
２ テストモード設定用デコーダ
３ テストモード出力
４ テストモード設定用入力ピン
５ クロックパルス入力
６ リセットまたは制御入力
７ シフトレジスタ
８ デコーダ
９ 制御回路
１０ テストモードとその他の機能を選択するセレクタ
１１ テストモード出力
１２ 制御回路９の出力
１３ セレクタ１０からの出力
１４ その他の用途に使用する回路への接続信号
１５ テストモード設定期間
１６ セレクタ
１７ セレクタ１６の選択信号
１８ 複数の内部I/O回路への接続信号
Claims (2)
- テストモードを設定するために所定の期間使用でき前記所定の期間以外は別の用途に切り替わる入力ピンを持つ第１のセレクタと、前記所定の期間の間に前記入力ピンから入力された第１の信号をシフト動作により第２の信号として保持し出力するシフトレジスタと、前記シフトレジスタが出力する前記第２の信号をデコードしテストモードを出力するデコーダと、リセット信号により入力されたクロック数をカウントして、所定のクロック数までを前記所定の期間とし前記第１のセレクタと前記シフトレジスタを制御する制御回路とを備え、前記制御回路は前記所定の期間以外は前記セレクタを前記別の用途に切り替わるよう制御する制御信号を出力することを特徴とするテスト回路。
- 請求項１記載のテスト回路において、前記別の用途が複数の用途からなる時、前記第２の信号の一部を複数の用途を設定する信号として前記デコーダでデコードし第３の信号として出力し、前記第３の信号により前記所定の期間以外は前記複数の用途の内ひとつを選択する第２のセレクタを備えたことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075999A JP4214610B2 (ja) | 1999-04-19 | 1999-04-19 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075999A JP4214610B2 (ja) | 1999-04-19 | 1999-04-19 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000304831A JP2000304831A (ja) | 2000-11-02 |
| JP4214610B2 true JP4214610B2 (ja) | 2009-01-28 |
Family
ID=14543855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075999A Expired - Fee Related JP4214610B2 (ja) | 1999-04-19 | 1999-04-19 | テスト回路 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11550685B2 (en) | 2019-11-05 | 2023-01-10 | Samsung Electronics Co., Ltd. | Mode controller and integrated circuit chip including the same |
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| US7574638B2 (en) * | 2005-02-03 | 2009-08-11 | Samsung Electronics Co., Ltd. | Semiconductor device tested using minimum pins and methods of testing the same |
| JP4908056B2 (ja) | 2006-05-15 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置のテスト実行方法 |
| KR100862994B1 (ko) * | 2006-12-07 | 2008-10-13 | 주식회사 하이닉스반도체 | 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및테스트 모드 구동 방법 |
| JP5442522B2 (ja) * | 2010-04-12 | 2014-03-12 | 株式会社メガチップス | 半導体集積回路のテスト回路 |
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1999
- 1999-04-19 JP JP11075999A patent/JP4214610B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11550685B2 (en) | 2019-11-05 | 2023-01-10 | Samsung Electronics Co., Ltd. | Mode controller and integrated circuit chip including the same |
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| JP2000304831A (ja) | 2000-11-02 |
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