KR100862994B1 - 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및테스트 모드 구동 방법 - Google Patents

테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및테스트 모드 구동 방법 Download PDF

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Abstract

본 발명은 패키지된 반도체 메모리 장치로서, 외부로부터 제 1 신호를 입력받는 입력 핀; 상기 입력 핀에 연결된 패드; 및 상기 패드에 연결되고, 상기 제 1 신호에 응답하여 복수개의 테스트 모드 신호를 출력함으로써, 반도체 메모리 장치의 테스트 모드를 구동하는 테스트 모드 구동 회로;를 포함한다.
제어 신호, 테스트 모드 신호, 모드 펄스 신호

Description

테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및 테스트 모드 구동 방법{Semiconductor Memory Apparatus Having Test Mode Driving Circuit and Test Mode Driving Method}
도 1은 본 발명에 따른 테스트 모드 구동 회로를 포함한 반도체 메모리 장치를 나타내는 블록도,
도 2는 도 1에 도시된 테스트 모드 구동 회로의 내부 블록도,
도 3은 도 2에 도시된 신호 입력부의 내부 회로도,
도 4는 도 2에 도시된 테스트 모드 신호 생성부의 내부 회로도,
도 5는 도 4에 도시된 래치부의 내부 회로도,
도 6은 도 5에 도시된 카운팅부의 내부 회로도,
도 7은 도 5에 도시된 신호 출력부의 내부 회로도,
도 8은 도 2에 도시된 클리어 신호 생성부의 내부 회로도, 및
도 9는 도 2에 도시된 테스트 모드 구동 회로의 동작을 나타내는 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 입력 핀 20 : 패드
100 : 테스트 모드 구동 회로 110 : 신호 입력부
120 : 테스트 모드 신호 생성부 130 : 클리어 신호 생성부
본 발명은 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및 테스트 모드 구동 방법에 관한 것으로, 보다 구체적으로는, 다양한 테스트 모드를 적용하여 내부 회로를 테스트 할 수 있는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및 테스트 모드 구동 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 웨이퍼(wafer) 상태에서 제품을 불량 분석하고 설계자의 의도대로 동작하는지 등을 테스트 하기 위한 목적으로 다양한 테스트 모드(test mode)로 테스트 동작을 수행한다.
그러나, 웨이퍼 상에서의 반도체 메모리 장치는 로우 스피드의 동작 주파수를 사용하고, 패키지(package)된 반도체 메모리 장치는 하이 스피드의 동작 주파수를 사용하므로, 반도체 메모리 장치가 웨이퍼 상에서 다양한 테스트 모드에서 정상적인 동작을 하더라도 패키지(package)된 이후에는 불량을 유발할 가능성이 있다.
종래의 반도체 메모리 장치는 패키지(package) 공정이 완료된 이후에는 반도체 메모리 장치에 내장된 테스트 모드를 구동할 수 없다. 따라서 패키지 된 반도체 메모리 장치를 실제 시스템에 장착한 이후에 불량이 발생하는 경우에 내장된 테스트 모드를 사용하지 못하게 되어 다양한 테스트 모드에 따른 불량 형태를 파악하지 못하는 문제가 있다. 즉, 반도체 메모리 장치의 불량 분석 시간이 오래 걸리게 되 므로 개발 기간이 늘어나고 이에 따른 비용이 증가하는 문제가 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치가 패키지 된 이후에 다양한 테스트 모드를 구동할 수 있도록 하기 위해, 패키지(package)된 이후에도 반도체 메모리 장치 외부에서 다양한 테스트 모드를 입력받아 테스트 모드 신호를 생성할 수 있는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및 테스트 모드 구동 방법을 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 테스트 모드 구동 회로를 포함한 반도체 메모리 장치는, 패키지된 반도체 메모리 장치로서, 외부로부터 테스트 여부 및 테스트 종류를 나타내는 복수 비트의 제 1 신호를 입력받는 입력 핀; 상기 입력 핀에 연결된 패드; 및 상기 패드에 연결되고, 상기 제 1 신호에 응답하여 복수개의 테스트 모드 신호를 출력함으로써, 반도체 메모리 장치의 테스트 모드를 구동하는 테스트 모드 구동 회로를 포함한다.
또한, 본 발명에 따른 테스트 모드 구동 방법은 a) 반도체 메모리 장치를 패키징하는 단계; b) 상기 반도체 메모리 장치의 핀에 제 1 신호를 입력받는 단계; c) 상기 제 1 신호를 분석하여 테스트 모드의 진입 여부를 판단하는 단계; 및 d) 상기 c) 단계에서 상기 테스트 모드로 진입하면, 상기 제 1 신호에 응답하여 테스트 종류에 대한 정보를 포함하는 테스트 모드 신호를 생성하는 동작을 수행하는 단계;를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 1은 본 발명에 따른 테스트 모드 구동 회로를 포함한 반도체 메모리 장치를 나타내는 블록도이다.
본 발명에 따른 테스트 모드 구동 회로를 포함한 반도체 메모리 장치는 패키지(package)된 반도체 메모리 장치(semiconductor memory apparatus)로서, 상기 반도체 메모리 장치의 외부로부터 제 1 신호(IN_SIG)를 입력받는 입력 핀(10); 상기 입력 핀(10)에 연결된 패드(20); 상기 패드(20)에 연결되고, 클럭 신호(CLK), 초기화 신호(PWRON) 및 상기 제 1 신호(IN_SIG)에 응답하여 복수개의 테스트 모드 신호(TM1 ~ TMN)를 출력함으로써, 상기 반도체 메모리 장치의 테스트 모드를 구동하는 테스트 모드 구동 회로(100);를 포함한다.
상기 제 1 신호(IN_SIG)는 복수 비트(bit)를 가지는 신호로서 상기 복수 비트는 각각 복수개의 비트를 구비하는 제 1 비트 그룹과 제 2 비트 그룹을 포함한다. 상기 제 1 비트 그룹은 테스트 모드 진입 정보를 포함하고, 상기 제 2 비트 그룹은 테스트 종류에 대한 정보를 포함한다. 즉, 상기 테스트 모드 진입 정보는 상기 제 1 신호(IN_SIG)가 테스트를 목적으로 상기 테스트 모드 구동 회로(100)를 활성화 시키겠다는 정보를 포함하고, 상기 테스트 종류에 대한 정보는 다양한 테스트 모드 중 설계자가 의도하는 테스트에 대한 정보를 포함한다. 예를 들어, 상기 테스트 종류에는 센스 앰프(sense amplifier)의 동작 스피드를 빠르게 하는 테스트, 특정 내부 전압을 높이거나 낮추는 테스트등이 포함된다.
상기 입력 핀(10)은 반도체 메모리 장치의 패키지(package) 공정 시에 여분 으로 남겨지는 핀(no connection pin)을 이용할 수 있다. 예를 들어, 상기 반도체 메모리 장치가 데이터 입출력 모드를 X8 모드와 X4 모드를 혼용하도록 설계되고, 실제로 X4 모드를 사용하게 되면 여분의 남는 핀이 생긴다. 또한 상기 입력 핀(10)은 테스트 시 사용되지 않는 신호나 어드레스의 입력 핀을 사용하는 것도 가능하다.
상기 패드(20)는 상기 제 1 신호(IN_SIG)가 입력되는 상기 입력 핀(10)과 스페셜 본딩(special bonding)을 통해 연결될 수 있다.
즉, 본 발명에 따른 테스트 모드 구동 회로를 포함한 반도체 메모리 장치는 테스트를 목적으로 외부로부터 입력되는 상기 제 1 신호(IN_SIG)를 패키지된 상태에서도 입력받을 수 있다.
상기 테스트 모드 구동 회로(100)는 상기 제 1 비트 그룹의 비트 값이 기 설정된 비트 값이면 상기 제 2 비트 그룹의 비트 값을 디코딩하고, 그 결과에 응답하여 상기 복수개의 테스트 모드 신호(TM1 ~ TMN) 중 하나를 활성화시켜 출력하도록 실시할 수 있다.
도 2는 도 1에 도시된 테스트 모드 구동 회로의 내부 블록도이다.
상기 테스트 모드 구동 회로(100)는 상기 제 1 신호(IN_SIG)를 입력받아, 클리어 신호(CLEAR), 상기 초기화 신호(PWRON) 및 상기 클럭 신호(CLK)에 응답하여 제 2 신호(IN_SIG_S) 및 제어 신호(CTRL)를 출력하는 신호 입력부(110); 상기 제 2 신호(IN_SIG_S)를 입력받아, 상기 초기화 신호(PWRON), 상기 제어 신호(CTRL) 및 상기 클럭 신호(CLK)에 응답하여 상기 복수개의 테스트 모드 신호(TM1 ~ TMN)를 출 력하는 테스트 모드 신호 생성부(120); 및 상기 초기화 신호(PWRON)와 상기 복수개의 테스트 모드 신호(TM1 ~ TMN)에 응답하여 상기 클리어 신호(CLEAR)를 출력하는 클리어 신호 생성부(130);를 포함한다.
도 3은 도 2에 도시된 신호 입력부의 내부 회로도이다.
상기 신호 입력부(110)는 상기 제 1 신호(IN_SIG)의 비트(bit) 값을 순차적으로 쉬프트(shift) 시키는 제 1 쉬프트 레지스터(111); 상기 제 1 쉬프트 레지스터(111)의 출력 신호(P1 ~ P4) 및 상기 클리어 신호(CLEAR)에 응답하여 상기 제어 신호(CTRL)를 출력하는 제어 신호 생성부(112); 및 상기 제어 신호(CTRL)에 응답하여 상기 제 1 쉬프트 레지스터(111)의 출력 신호(P1 ~ P4) 중 최상위 비트(P1)를 입력받아 제 2 신호(IN_SIG_S)를 순차적으로 출력하는 제어부(113);를 포함한다.
상기 쉬프트 레지스터(111)는 상기 초기화 신호(PWRON)에 응답하여 초기화 되고, 상기 클럭 신호(CLK)에 응답하여 입력 단의 신호를 출력 단으로 출력하는 제 1 내지 제 4 플립 플롭(FF1 ~ FF4)를 포함한다. 또한, 상기 제 1 플립 플롭(FF1)의 입력 단이 상기 패드(20)에 연결되고, 나머지 플립 플롭(FF2 ~ FF4)의 입력 단이 각각 앞 단에 연결된 플립 플롭(FF1 ~ FF3)의 출력 단에 직렬로 연결된다.
상기 제어 신호 생성부(112)는 입력 단이 상기 쉬프트 레지스터(111)의 출력 신호(P1 ~ P4)에 응답하여 제 1 구동 제어 신호(HIT)를 출력하는 제 1 신호 조합부(112-1); 및 상기 제 1 구동 제어 신호(HIT) 및 상기 클리어 신호(CLEAR)에 응답하여 외부 공급 전압(VDD)을 입력받아 상기 제어 신호(CTRL)를 출력하는 제어 신호 출력부(112-2);를 포함한다.
상기 제 1 신호 조합부(112-1)는 상기 제 1 쉬프트 레지스터(111)의 출력 신호(P1 ~ P4) 중 제 1 출력 신호(P1)를 입력받는 제 1 인버터(IV1); 하나의 입력 단이 상기 제 1 인버터(IV1)의 출력 단과 연결되고, 나머지 입력 단이 각각 제 2 내지 제 4 출력 신호(P2 ~ P4) 입력받는 낸드 게이트(ND1); 및 입력 단이 상기 낸드 게이트(ND1)의 출력 단과 연결되고 출력 단이 상기 제 1 구동 제어 신호(HIT)를 출력하는 제 2 인버터(IV2);를 포함한다.
상기 제어 신호 출력부(112-2)는 상기 클리어 신호(CLEAR)에 응답하여 초기화 되고, 상기 제 1 구동 제어 신호(HIT)에 응답하여 입력 단에 연결된 외부 공급 전압(VDD)을 상기 제어 신호(CTRL)로서 출력 단에 출력하는 제 5 플립 플롭(FF5)을 포함한다.
상기 제어부(113)는 상기 제어 신호(CTRL) 및 상기 제 1 출력 신호(P1), 즉 상기 제 1 쉬프트 레지스터(111)의 출력 신호(P1 ~ P4) 중 최상위 비트(P1)를, 입력받아 상기 제 2 신호(IN_SIG_S)를 출력하는 제 1 앤드 게이트(AD1)를 포함한다.
상기 제어부(113)는 상기 제어 신호(CTRL)가 비활성화 되면, 상기 제 1 출력 신호(P1)의 논리 값과는 상관없이 상기 제 2 신호(IN_SIG_S)를 로우 레벨로 고정시켜 출력한다.
도 4는 도 2에 도시된 테스트 모드 신호 생성부의 내부 회로도이다.
상기 테스트 모드 신호 생성부(120)는 상기 제 2 신호(IN_SIG_S)를 순차적으로 쉬프트시키는 제 2 쉬프트 레지스터(121); 상기 제 2 쉬프트 레지스터(121)의 출력 신호(P5 ~ P8)를 디코딩하여 복수개의 모드 펄스 신호(T1 ~ TN)를 출력하는 디코딩부(122); 및 상기 제어 신호(CTRL), 상기 초기화 신호(PWRON) 및 상기 클럭 신호(CLK)에 응답하여 상기 복수개의 모드 펄스 신호(T1 ~ TN) 중 활성화 되는 신호를 래치하여 상기 테스트 모드 신호(TM1 ~ TMN) 중 어느 하나를 활성화시켜 출력하는 래치부(123);를 포함한다.
상기 N은 자연수이고, 본 발명에서 상기 N은 편의상 15로 실시 하였지만, 본 발명을 상기 실시 예로 한정하지 않는다. 즉, 4개의 상기 제 2 쉬프트 레지스터(121)의 출력 신호(P5 ~ P8)를 디코딩하여 16개의 신호가 나오지만 상기 제 2 쉬프트 레지스터(121)의 출력 신호(P5 ~ P8)가 모두 로우 레벨인 경우는 신호가 입력되지 않는 것으로 판단한다.
상기 제 2 쉬프트 레지스터(121)는 상기 초기화 신호(PWRON)에 응답하여 초기화 되고, 상기 클럭 신호(CLK)에 응답하여 입력 단의 신호를 출력 단으로 출력하는 제 6 내지 제 9 플립 플롭(FF6 ~ FF9)를 포함한다. 또한, 상기 제 6 플립 플롭(FF6)의 입력 단이 상기 제어부(113)의 출력 단에 연결되고, 나머지 플립 플롭(FF7 ~ FF9)의 입력 단이 각각 앞 단에 연결된 플립 플롭(FF6 ~ FF8)의 출력 단에 직렬로 연결된다.
도 5는 도 4에 도시된 래치부의 내부 회로도이다.
상기 래치부(123)는 상기 초기화 신호(PWRON)에 응답하여 초기화 되고, 상기 클럭 신호(CLK)에 응답하여 상기 제어 신호(CTRL)가 활성화 되는 구간을 카운팅(counting)하여 캐치 신호(CAT_SIG)를 출력하는 카운팅부(123-1); 및 상기 초기화 신호(PWRON)에 응답하여 초기화 되고, 상기 캐치 신호(CAT_SIG)에 응답하여 상 기 복수개의 모드 펄스 신호(T1 ~ T15) 중 하나를 입력받아 상기 복수개의 테스트 모드 신호(TM1 ~ TM15) 중 하나를 각각 출력하는 복수개의 신호 출력부(123-2);를 포함한다.
상기 복수개의 모드 펄스 신호(T1 ~ T15)는 서로 중첩되지 않는다.
도 6은 도 5에 도시된 카운팅부의 내부 회로도이다.
상기 카운팅부(123-1)는 상기 클럭 신호(CLK) 및 상기 제어 신호(CTRL)에 응답하여 상기 제어 신호(CTRL)가 활성화 된 구간에서 상기 클럭 신호(CLK)의 반전 신호를 제 2 구동 제어 신호(CLKR)로서 출력하는 제 2 신호 조합부(123-11); 및 상기 초기화 신호(PWRON) 및 상기 제 2 구동 제어 신호(CLKR)에 응답하여 상기 제 2 구동 제어 신호(CLKR)가 마지막으로 트리거(trigger) 할 때 상기 캐치 신호(CAT_SIG)가 활성화 펄스를 갖고 출력되게 하는 캐치 신호 출력부(123-12);를 포함한다.
상기 제 2 신호 조합부(123-11)는 입력 단이 상기 클럭 신호(CLK)를 입력받는 제 3 인버터(IV3); 및 하나의 입력 단이 상기 제 3 인버터(IV3)의 출력 단에 연결되고, 다른 입력 단이 상기 제어 신호(CTRL)를 입력받고 출력 단이 상기 제 2 구동 제어 신호(CLKR)를 출력하는 제 2 앤드 게이트(AD2);를 포함한다.
상기 캐치 신호 출력부(123-12)는 상기 초기화 신호(PWRON)에 응답하여 초기화 되고, 상기 제 2 구동 제어 신호(CLKR)에 응답하여 입력 신호를 쉬프트 하여 출력하고 직렬로 연결된 제 10 내지 제 14 플립 플롭(FF10 ~ FF14); 상기 제 10 내지 상기 제 13 플립 플롭(FF10 ~ FF13)의 출력 신호(Q2 ~ Q5)를 각각 반전 시키는 제 4 내지 제 7 인버터(IV4 ~ IV7); 하나의 입력 단이 상기 제 14 플립 플롭(FF14)의 출력 신호(Q1)를 입력받고, 다른 입력 단들이 각각 상기 제 4 내지 제 7 인버터(IV4 ~ IV7) 각각에 연결된 제 3 앤드 게이트(AD3); 상기 3 앤드 게이트(AD3)의 출력 신호를 반전 지연시키는 반전 지연부(123-121); 및 상기 3 앤드 게이트(AD3)의 출력 신호 및 상기 반전 지연부(123-121)의 출력 신호를 입력받아 상기 캐치 신호(CAT_SIG)를 출력하는 제 4 앤드 게이트(AD4);를 포함한다. 여기서, 상기 제 14 플립 플롭(FF14)의 반전 출력 신호(Q1B)가 상기 제 10 플립 플롭(FF10)에 피드백되어 입력된다.
도 7은 도 5에 도시된 신호 출력부의 내부 회로도이다.
상기 신호 출력부(123-2)는 상기 초기화 신호(PWRON)에 응답하여 초기화 되고, 상기 캐치 신호(CAT_SIG)에 응답하여 모드 펄스 신호(Ti)를 입력받아 테스트 모드 신호(TMi)를 출력하는 제 15 플립 플롭(FF15)을 포함한다.
상기 i는 1에서 15까지의 자연수이다.
도 8은 도 2에 도시된 클리어 신호 생성부의 내부 회로도이다.
상기 클리어 신호 생성부(130)는 상기 복수개의 테스트 모드 신호(TM1 ~ TM15) 중 어느 하나라도 활성화 되면 제 3 구동 제어 신호(TMEN)를 활성화시켜 출력하는 제 3 신호 조합부(131); 및 상기 초기화 신호(PWRON) 및 상기 제 3 구동 제어 신호(TMEN)에 응답하여 상기 외부 공급 전압(VDD)을 입력받아 상기 클리어 신호(CLEAR)를 출력하는 클리어 신호 출력부(132);를 포함한다.
상기 제 3 신호 조합부(131)는 상기 복수개의 테스트 모드 신호(TM1 ~ TM15) 중 일부를 각각 입력받는 제 1 내지 제 4 오어 게이트(OR1 ~ OR4); 및 상기 제 1 내지 상기 제 4 오어 게이트(OR1 ~ OR4)의 출력 신호를 입력받아 상기 제 3 구동 제어 신호를 출력하는 제 5 오어 게이트(OR5);를 포함한다.
도면에 도시된 바와 같이, 제 3 신호 조합부(131)에 구비된 제 8 인버터(IV8) 및 제 9 인버터(IV9)는 상기 제 3 구동 제어 신호(TMEN)의 구동력을 향상시키는 역할을 한다.
상기 클리어 신호 출력부(132)는 상기 초기화 신호(PWRON)에 응답하여 초기화 되고, 상기 제 3 구동 제어 신호(TMEN)에 응답하여 상기 외부 공급 전압(VDD)을 입력받아 활성화된 상기 클리어 신호(CLEAR)를 출력하는 제 16 플립 플롭(FF16)을 포함한다.
도 9는 도 2에 도시된 테스트 모드 구동 회로의 동작을 나타내는 파형도이다.
도 9에 도시된 바와 같이, 상기 제 1 신호(IN_SIG)는 LHHHLHLH(즉, 01110101)의 비트 값으로 입력된다. 즉, 상기 제 1 신호(IN_SIG)에 포함된 상기 제 1 비트 그룹의 비트 값은 LHHH이고, 상기 제 1 신호(IN_SIG)에 포함된 상기 제 2 비트 그룹의 비트 값은 LHLH이다. 여기서 상기 제 1 비트 그룹의 비트 값은 테스트 모드 진입 정보를 포함하고, 상기 제 2 비트 그룹의 비트 값은 테스트 종류에 대한 정보를 포함한다.
상기 제 1 신호(IN_SIG)가 가지는 비트 정보는 상기 클럭 신호(CLK)에 동기되어 상기 테스트 모드 구동 회로(100)에 입력된다.
상기 제 1 비트 그룹의 비트 값이 기 설정된 비트 값이면 상기 제어 신호(CTRL)가 활성화 된다. 본 발명에서는 상기 제 1 비트 그룹의 비트 값이 LHHH인 경우 상기 제어 신호(CTRL)가 활성화 되도록 상기 제어 신호 생성부(112)를 실시하였다. 즉, 상기 제 1 비트 그룹의 비트 값이 LHHH인 경우 상기 테스트 모드 구동 회로(100)는 테스트 모드로 진입한다.
상기 제어부(113)는 상기 제어 신호(CTRL)에 응답하여, 상기 제 2 비트 그룹의 비트 값(LHLH)을 출력한다.
상기 테스트 모드 신호 생성부(120)는 상기 제 2 비트 그룹의 비트 값(LHLH)을 디코딩하여 상기 모드 펄스 신호(T5)를 출력하고, 상기 모드 펄스 신호(T5)에 응답하여 상기 테스트 종류에 대한 정보를 포함하는 상기 테스트 모드 신호(TM5)를 활성화 시켜 출력한다.
본 발명에 따른 반도체 메모리 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명에 따른 테스트 모드 구동 회로를 포함한 반도체 메모리 장치는 패키지(package)된 상태에서도 공정 시 연결되지 않은 상기 입력 핀(10)에서 상기 제 1 신호(IN_SIG)를 입력받고, 상기 입력 핀(10)과 연결된 상기 패드(20)를 통해 상기 제 1 신호(IN_SIG)를 입력받아 상기 복수개의 테스트 모드 신호(TM1 ~ TMN)를 출력함으로써 특정 테스트 모드(test mode)에 대한 테스트 동작을 수행할 수 있다.
상기 제 1 신호(IN_SIG)는 복수 비트(bit)를 가지는 신호로서 상기 복수 비트는 각각 복수개의 비트를 구비하는 제 1 비트 그룹과 제 2 비트 그룹을 포함한 다. 상기 제 1 비트 그룹은 상기 테스트 모드 진입 정보를 포함하고, 상기 제 2 비트 그룹은 테스트 종류에 대한 정보를 가지고 있다.
본 발명에서는 상기 제 1 신호(IN_SIG)가 8 비트(LHHHLHLH, 즉 01110101)로 입력되고, 상기 제 1 비트 그룹은 LHHH이고, 상기 제 2 비트 그룹은 LHLH라고 가정하고 설명하기로 한다. 그러나, 상기 제 1 신호(IN_SIG)가 가지는 비트 수와 비트 값은 본 발명의 실시예로 한정하지 않으며 설계자에 따라 다르게 설정될 수 있음을 밝혀 둔다.
상기 제 1 신호(IN_SIG)가 상기 패드(20)를 통해 입력되면, 상기 신호 입력부(110)는 상기 제 1 쉬프트 레지스터(111)에서 상기 클럭 신호(CLK)에 응답하여 상기 제 1 신호(IN_SIG)를 순차적으로 쉬프트(shift)시키고, 상기 제어 신호 생성부(112)에서 상기 제 1 쉬프트 레지스터(111)의 출력 신호(P1 ~ P4)에 응답하여 상기 외부 공급 전압(VDD)을 입력받아 상기 제어 신호(CTRL)를 출력하며, 상기 제어부(113)에서 상기 제어 신호(CTRL)에 응답하여 상기 제 1 쉬프트 레지스터(111)의 출력 신호(P1 ~ P4) 중 상기 제 1 출력 신호(P1)를 입력받아 상기 제 2 신호(IN_SIG_S)를 출력한다.
보다 상세히 설명하면, 상기 제 1 쉬프트 레지스터(111)가 상기 제 1 신호(IN_SIG)를 순차적으로 쉬프트시키면, 상기 제어 신호 생성부(112)는 상기 제 1 신호 조합부(112-1)에서 상기 제 1 쉬프트 레지스터(111)의 출력 신호(P1 ~ P4)를 입력받아 상기 제 1 구동 제어 신호(HIT)를 출력하고, 상기 제어 신호 출력부(112-2)가 활성화 된 상기 클리어 신호(CLEAR)를 입력받기 전까지 상기 제 1 구동 제어 신호(HIT)에 응답하여 상기 외부 공급 전압(VDD)을 입력받아 상기 제어 신호(CTRL)를 출력한다.
본 발명에서의 상기 제어 신호 생성부(112)는 상기 제 1 비트 그룹의 비트 값이 LHHH의 값으로 입력되는 경우에만 상기 제어 신호(CTRL)가 하이 레벨로 활성화 되도록 실시되었다.
도 9를 참조하면, 상기 제 1 쉬프트 레지스터(111)에 구비된 상기 1 내지 상기 제 4 플립 플롭(FF1 ~ FF4)은 상기 클럭 신호(CLK)의 라이징 에지(rising edge)에 상기 제 1 신호(IN_SIG)의 비트 값을 감지하고 그 값을 쉬프트 시킨다.
또한, 상기 제 1 쉬프트 레지스터(111)가 상기 제 1 신호(IN_SIG)를 4 번 쉬프트 시키면 상기 제어 신호 생성부(112)에 LHHH의 신호가 입력되고, 이때 상기 제 1 신호 조합부(112-1)는 하이 레벨의 상기 제 1 구동 제어 신호(HIT)를 출력하고, 상기 제 1 구동 제어 신호(HIT)를 입력받는 상기 제 5 플립 플롭(FF5)은 상기 제 1 구동 제어 신호(HIT)의 라이징 에지에 상기 외부 공급 전압(VDD)을 상기 제어 신호(CTRL)로서 출력한다. 상기 제어 신호(CTRL)가 활성화되므로 상기 제어부(113)는 상기 제 4 플립 플롭(FF4)의 상기 제 1 출력 신호(P1)를 입력받아 상기 제 2 제어 신호(IN_SIG_S)를 출력하게 된다.
상기 테스트 모드 신호 생성부(120)는 상기 제 2 쉬프트 레지스터(121)에서 상기 제 2 신호(IN_SIG_S)를 입력받아 순차적으로 쉬프트시키고, 상기 디코딩부(122)에서 상기 제 2 쉬프트 레지스터(121)의 출력 신호(P5 ~ P8)를 입력받아 상기 복수개의 모드 펄스 신호(T1 ~ T15)를 출력하며, 상기 래치부(123)에서 상기 클 럭 신호(CLK) 및 상기 제어 신호(CTRL)에 응답하여 상기 복수개의 모드 펄스 신호(T1 ~ T15) 중 어느 하나를 래치하여 상기 복수개의 테스트 모드 신호(TM1 ~ TM15) 중 하나를 활성화 시켜 출력 한다.
상기 디코딩부(122)가 상기 제 2 쉬프트 레지스터(121)의 출력 신호(P5 ~ P8)를 디코딩하여 복수개의 상기 모드 펄스 신호(T1 ~ T15)를 출력하면, 상기 래치부(123)는 상기 제 2 비트 그룹(LHLH)이 디코딩된 상기 모드 펄스 신호(예를 들어, T5)를 캐치(catch)하고, 캐치된 상기 모드 펄스 신호(T5)에 응답하여 상기 테스트 모드 신호(예를 들어, TM5)를 활성화 시켜 출력한다.
상기 카운팅부(123-1)는 상기 제 2 신호 조합부(123-11)에서 상기 제어 신호(CTRL)가 하이 레벨로 활성화 된 구간에서 상기 클럭 신호(CLK)의 반전된 레벨로 출력되는 상기 제 2 구동 제어 신호(CLKR)를 출력하고, 상기 캐치 신호 출력부(123-2)는 상기 제 2 구동 제어 신호(CLKR)에 응답하여 상기 클럭 신호(CLK)를 카운팅하여 기 설정된 회수가 되면 활성화 되는 상기 캐치 신호(CAT_SIG)를 출력한다.
상기 캐치 신호(CAT_SIG)가 활성화되면 상기 신호 출력부(123-2)에 구비되는 제 15 플립 플롭(FF15)은 상기 캐치 신호(CAT_SIG)에 응답하여 상기 모드 펄스 신호(T5)를 입력받아 활성화된 상기 테스트 모드 신호(TM5)를 출력한다.
상기 테스트 모드 신호(TM5)가 활성화 되면 상기 클리어 신호 생성부(130)는 상기 제 3 신호 조합부(131)에서 상기 제 3 구동 제어 신호(TMEN)를 활성화 시켜 출력하고, 상기 클리어 신호 출력부(130)에서 상기 제 3 구동 제어 신호(TMEN)에 응답하여 상기 외부 공급 전압(VDD)을 하이 레벨의 상기 클리어 신호(CLEAR)로서 출력한다. 상기 클리어 신호(CLEAR)가 활성화 되면, 상기 제어 신호 생성부(112)에 구비되는 상기 제 5 플립 플롭(FF5)을 초기화 시키므로 상기 제어 신호(CTRL)는 로우 레벨로 비활성화 된다. 이때, 상기 제어부(113)는 상기 제 1 쉬프트 레지스터(111)로부터 어떠한 신호가 입력되더라도 로우 레벨의 상기 제 2 신호(IN_SIG_S)를 출력하게 되므로, 상기 테스트 모드 신호(TM5)는 활성화 된 상태로 유지하게 된다.
상기 동작에 대한 설명에서 각 신호의 동작 타이밍을 도 9를 참조하면 보다 쉽게 이해할 수 있다.
상기 설명한 바와 같이, 본 발명에 따른 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및 테스트 모드 구동 방법은 패키지(package) 된 이후에도, 메모리 외부로부터 신호를 입력받아 다양한 테스트 모드 신호(test mode signal)를 출력하므로 테스트 동작을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및 테스트 모드 구동 방법은 패키지(package)된 이후에도 다양한 테스트 모드를 구현이 가능하여 메모리의 불량 분석 시에 개발 기간을 단축할 수 있는 효과를 수반한다.

Claims (28)

  1. 패키지된 반도체 메모리 장치로서,
    외부로부터 테스트 여부 및 테스트 종류를 나타내는 복수 비트의 제 1 신호를 입력받는 입력 핀;
    상기 입력 핀에 연결된 패드; 및
    상기 패드에 연결되고, 상기 제 1 신호에 응답하여 복수개의 테스트 모드 신호를 출력함으로써, 반도체 메모리 장치의 테스트 모드를 구동하는 테스트 모드 구동 회로;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 비트를 갖는 제 1 신호는 테스트 모드의 진입 여부 정보를 포함하는 제 1 비트 그룹, 및 테스트 종류에 대한 정보를 포함하는 제 2 비트 그룹을 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 테스트 모드 구동 회로는,
    상기 제 1 비트 그룹의 비트 값이 기 설정된 비트 값이면 상기 제 2 비트 그룹의 비트 값을 디코딩하고, 그결과에 응답하여 상기 테스트 모드 신호를 활성화시켜 출력하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 테스트 모드 구동 회로는,
    상기 제 1 신호를 입력받아, 클리어 신호, 초기화 신호 및 클럭 신호에 응답하여 제 2 신호 및 제어 신호를 출력하는 신호 입력부;
    상기 제 2 신호를 입력받아, 상기 초기화 신호, 상기 제어 신호 및 상기 클럭 신호에 응답하여 복수개의 상기 테스트 모드 신호를 출력하는 테스트 모드 신호 생성부; 및
    복수개의 상기 테스트 모드 신호에 응답하여 상기 클리어 신호를 출력하는 클리어 신호 생성부;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 신호 입력부는,
    상기 클럭 신호에 응답하여 상기 제 1 신호를 순차적으로 쉬프트시키는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 출력 신호 및 상기 클리어 신호에 응답하여 상기 제어 신호를 출력하는 제어 신호 생성부; 및
    상기 제어 신호에 응답하여 상기 쉬프트 레지스터의 출력 신호 중 최상위 비트를 입력받아 상기 제 2 신호를 출력하는 제어부;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 쉬프트 레지스터는,
    상기 초기화 신호에 응답하여 초기화 되고, 상기 클럭 신호에 응답하여 입력 단의 신호를 출력 단으로 출력하는 복수개의 플립 플롭을 포함하는 것을 특징으로 하고,
    상기 복수개의 플립 플롭 중 첫 번째 플립 플롭의 입력 단이 상기 패드에 연결되고, 나머지 플립 플롭의 입력 단이 각각 앞 단의 플립 플롭의 출력 단에 직렬로 연결되는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제어 신호 생성부는,
    상기 쉬프트 레지스터의 출력 신호에 응답하여 구동 제어 신호를 출력하는 신호 조합부; 및
    상기 구동 제어 신호 및 상기 클리어 신호에 응답하여 외부 공급 전압을 입력받아 상기 제어 신호를 출력하는 제어 신호 출력부;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 신호 조합부는 상기 쉬프트 레지스터의 출력 신호 중 어느 하나를 입력받는 제 1 인버터;
    하나의 입력 단이 상기 제 1 인버터의 출력 단과 연결되고, 다른 입력 단들이 각각 나머지 상기 쉬프트 레지스터의 출력 신호를 입력받는 낸드 게이트; 및
    입력 단이 상기 낸드 게이트의 출력 단과 연결되고 출력 단이 상기 구동 제어 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제어 신호 출력부는,
    상기 클리어 신호에 응답하여 초기화 되고, 상기 구동 제어 신호에 응답하여 상기 외부 공급 전압을 입력받아 상기 제어 신호를 출력하는 플립 플롭을 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  11. 제 6 항에 있어서,
    상기 제어부는,
    상기 쉬프트 레지스터의 출력 신호 중 최상위 비트 및 상기 제어 신호를 입력받아 상기 제 2 신호를 출력하는 앤드 게이트를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  12. 제 5 항에 있어서,
    상기 테스트 모드 신호 생성부는,
    상기 제 2 신호를 순차적으로 쉬프트시키는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 출력 신호를 디코딩하여 복수개의 모드 펄스 신호를 출력하는 디코딩부; 및
    상기 제어 신호, 상기 초기화 신호 및 상기 클럭 신호에 응답하여 상기 복수개의 모드 펄스 신호 중 활성화 되는 신호를 래치하여 상기 복수개의 테스트 모드 신호 중 하나를 활성화시켜 출력하는 래치부;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 쉬프트 레지스터는,
    상기 초기화 신호에 응답하여 초기화 되고, 상기 클럭 신호에 응답하여 입력 단의 신호를 출력 단으로 출력하는 복수개의 플립 플롭을 포함하는 것을 특징으로 하고,
    복수개의 상기 플립 플롭 중 첫 번째 플립 플롭의 입력 단이 상기 제 2 신호를 입력받고, 나머지 플립 플롭의 입력 단이 각각 앞 단의 플립 플롭의 출력 단에 직렬로 연결되는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 디코딩부는,
    상기 쉬프트 레지스터의 출력 신호가 모두 비 활성화 되면 상기 모드 펄스 신호를 비활성화시켜 출력하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 래치부는,
    상기 초기화 신호에 응답하여 초기화되고, 상기 클럭 신호에 응답하여 상기 제어 신호가 활성화되는 구간을 카운팅하여 캐치 신호를 출력하는 카운팅부; 및
    상기 초기화 신호에 응답하여 초기화되고, 상기 캐치 신호에 응답하여 상기 복수개의 모드 펄스 신호 중 하나를 입력받아 복수개의 상기 테스트 모드 신호 중 하나를 각각 출력하는 복수개의 신호 출력부;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 카운팅부는,
    상기 클럭 신호 및 상기 제어 신호에 응답하여 상기 제어 신호가 활성화 된 구간에서 상기 클럭 신호의 반전 신호를 구동 제어 신호로서 출력하는 신호 조합부; 및
    상기 초기화 신호 및 상기 구동 제어 신호에 응답하여 상기 구동 제어 신호가 마지막으로 트리거 할 때 상기 캐치 신호가 활성화 펄스를 갖고 출력되게 하는 캐치 신호 출력부;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 신호 조합부는,
    입력 단이 상기 클럭 신호를 입력받는 인버터; 및
    하나의 입력 단이 상기 인버터의 출력 단에 연결되고 다른 입력 단이 상기 제어 신호를 입력받으며 출력 단이 상기 구동 제어 신호를 출력하는 앤드 게이트를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 캐치 신호 출력부는,
    상기 초기화 신호에 응답하여 초기화 되고, 상기 구동 제어 신호에 응답하여 입력 신호를 쉬프트하여 출력하고 직렬로 연결된 복수개의 플립 플롭;
    상기 복수개의 플립 플롭의 출력 신호 중 일부를 각각 반전 시키는 복수개의 인버터;
    일부의 입력 단이 상기 복수개의 플립 플롭의 출력 신호를 각각 입력받고, 다른 입력 단들이 상기 복수개의 인버터에 각각 연결된 제 1 앤드 게이트;
    상기 1 앤드 게이트의 출력 신호를 반전 지연시키는 반전 지연부; 및
    상기 1 앤드 게이트의 출력 신호 및 상기 반전 지연부의 출력 신호를 입력받아 상기 캐치 신호를 출력하는 제 2 앤드 게이트;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메 모리 장치.
  19. 제 18 항에 있어서,
    상기 복수개의 플립 플롭 중 첫 플립 플롭이 마지막 연결된 플립 플롭의 반전 출력 신호를 입력받는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 신호 출력부는,
    상기 초기화 신호에 응답하여 초기화 되고, 상기 캐치 신호에 응답하여 하나의 상기 모드 펄스 신호를 입력받아 하나의 상기 테스트 모드 신호를 출력하는 플립 플롭을 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  21. 제 5 항에 있어서,
    상기 클리어 신호 생성부는,
    상기 복수개의 테스트 모드 신호 중 어느 하나라도 활성화 되면 구동 제어 신호를 활성화시켜 출력하는 신호 조합부; 및
    상기 초기화 신호 및 상기 구동 제어 신호에 응답하여 외부 공급 전압을 입력받아 상기 클리어 신호를 출력하는 클리어 신호 출력부;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 신호 조합부는,
    상기 복수개의 테스트 모드 신호를 입력받아 상기 구동 제어 신호를 출력하는 오어 게이트를 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 클리어 신호 출력부는,
    상기 초기화 신호에 응답하여 초기화 되고, 상기 구동 제어 신호에 응답하여 상기 외부 공급 전압을 입력받아 활성화된 상기 클리어 신호를 출력하는 플립 플롭을 포함하는 것을 특징으로 하는 테스트 모드 구동 회로를 포함한 반도체 메모리 장치.
  24. a) 반도체 메모리 장치를 패키징하는 단계;
    b) 상기 반도체 메모리 장치의 핀에 제 1 신호를 입력받는 단계;
    c) 상기 제 1 신호를 분석하여 테스트 모드의 진입 여부를 판단하는 단계; 및
    d) 상기 c) 단계에서 상기 테스트 모드로 진입하면, 상기 제 1 신호에 응답 하여 테스트 종류에 대한 정보를 포함하는 테스트 모드 신호를 생성하는 동작을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 방법.
  25. 제 24 항에 있어서,
    상기 제 1 신호는 복수 비트를 가지며,
    상기 복수 비트 중 일부 비트로서, 테스트 모드 진입 정보를 포함하는 제 1 비트 그룹; 및
    상기 복수 비트 중 다른 일부로서, 상기 테스트 종류에 대한 정보를 포함하는 제 2 비트 그룹;
    을 포함하는 것을 특징으로 하는 테스트 모드 구동 방법.
  26. 제 25 항에 있어서,
    상기 c) 단계는,
    상기 제 1 신호의 비트 정보를 감지하여 클럭 신호에 동기시켜 출력하고, 상기 제 1 비트 그룹의 비트 값이 기 설정된 비트 값인지 감지하여 제어 신호를 출력하는 것을 특징으로 하는 테스트 모드 구동 방법.
  27. 제 26 항에 있어서,
    상기 d) 단계는,
    상기 제어 신호에 응답하여, 상기 제 2 비트 그룹을 입력받아 상기 제 2 비트 그룹의 비트 값에 응답하는 상기 테스트 모드 신호를 출력하는 것을 특징으로 하는 테스트 모드 구동 방법.
  28. 제 27 항에 있어서,
    상기 d) 단계는,
    d-1) 상기 제 2 비트 그룹의 비트 값을 디코딩하여 모드 펄스 신호를 출력하는 단계; 및
    d-2) 상기 모드 펄스 신호에 응답하여 상기 테스트 모드 신호를 래치하여 출력하는 단계;
    를 포함하는 것을 특징으로 하는 테스트 모드 구동 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02188836A (ja) * 1989-01-17 1990-07-24 Sanyo Electric Co Ltd マイクロコンピュータのテストモード設定回路
KR950013606B1 (ko) * 1988-10-27 1995-11-13 금성일렉트론주식회사 Ic의 테스트 핀을 이용한 테스트 모드설정회로
JP2000304831A (ja) * 1999-04-19 2000-11-02 Matsushita Electric Ind Co Ltd テスト回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62228177A (ja) 1986-03-29 1987-10-07 Toshiba Corp 半導体集積回路用許容入力電圧検査回路
JP2821278B2 (ja) 1991-04-15 1998-11-05 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US5901105A (en) 1995-04-05 1999-05-04 Ong; Adrian E Dynamic random access memory having decoding circuitry for partial memory blocks
JP3710845B2 (ja) * 1995-06-21 2005-10-26 株式会社ルネサステクノロジ 半導体記憶装置
JP3607760B2 (ja) 1995-10-13 2005-01-05 富士通株式会社 半導体集積回路装置
KR100505702B1 (ko) 2003-08-20 2005-08-02 삼성전자주식회사 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그리페어 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950013606B1 (ko) * 1988-10-27 1995-11-13 금성일렉트론주식회사 Ic의 테스트 핀을 이용한 테스트 모드설정회로
JPH02188836A (ja) * 1989-01-17 1990-07-24 Sanyo Electric Co Ltd マイクロコンピュータのテストモード設定回路
JP2000304831A (ja) * 1999-04-19 2000-11-02 Matsushita Electric Ind Co Ltd テスト回路

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