JPH02188836A - マイクロコンピュータのテストモード設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、評価用、量産用等のマイクロコンピュータに
設けて好適な、マイクロコンピュータのテストモード設
定回路に関するものである。

（ロ）従来の技術 一般に、評価用、量産用等のマイクロコンピュータには
、テスト端子ピンが設けられている。即ち該マイクロコ
ンピュータのテスト端子ピンに所定のテストモード設定
データを印加することにより、該マイクロコンピュータ
を、テストモード設定データに基づくテストモードで動
作させ、この結果、該マイクロコンピュータ内部が正常
に動作しているか否かを判断していた。例えば評価用マ
イクロコンピュータにおいては、テストモードを実行す
ることによりプログラム評価を行なったり、また量産用
マイクロコンピュータにおいては、テストモードの実行
結果を用いて出荷選別を行なったりしていた。

くハ）発明が解決しようとする課題 しかしながら前記従来の技術において、マイクロコンピ
ュータをテスト動作させるテストモードが幾種類もある
場合、該テストモードの数に応じて前記テストモード設
定データのビット数も必要となる。例えばテストモード
が１６種類（発振テスト、プログラム評価、外部命令動
作等・・・）ある場合、前記テストモード設定データを
４ビツトで構成することが必要となる。つまり従来のマ
イクロコンピュータのテスト端子ビンには、１ビツト分
のテストモード設定データのみが印加される様になって
いる為、上述した４ビツトのテストモード設定データを
該マイクロコンピュータに印加するには、該マイクロコ
ンピュータにテスト端子ビンを４ピン設ける必要があっ
た。即ちテストモードの数が増加すると、テストモード
設定データのビット数も増加する傾向にあり、言い換え
れば、テストモードの数を増加させると、テスト端子ビ
ンも必然的に増加せざるを得なかった。

従って、１チツプのマイクロコンピュータにおいて、テ
ストモード数の増加に伴い、テスト端子ビンの数を増加
させた場合、１チツプにおける絶対的な総ピン数が増加
することから、パッケージが大型化してしまう問題点が
あった。更に、総ピン数の限られた１チツプのマイクロ
コンピュータにおいて、上述の如くテスト端子ビンの数
を増加きせた場合、該テスト端子ビンの増加分だけ、該
マイクロコンピュータを動作許せる為の何らかの機能を
犠牲にしなげればならず、これより該マイクロコンピュ
ータは充分な機能を果たさなくなる等の問題点があった
。

（ニ）課題を解決するための手段 本発明は、前記問題点を解決するためのものであり、マ
イクロコンピュータ内部を所定のテストモードに設定す
る為のテストモード制御信号を発生するマイクロコンピ
ュータのテストモード設定回路において、 前記テストモードの設定を許可する為のテストモード許
可信号が印加されるテストモード許可端子と、 前記マイクロコンピュータに設定可能なテストモード数
に対応するビット数のテストモード設定データが、シリ
アルに印加される設定データ印加端子と、 前記所定ビット数のテストモード設定データが順次シフ
トされるシフトレジスタと、 前記テストモード許可信号における一方のレベルの発生
期間、該テストモード許可信号に基づいて、前記シフト
レジスタをシフト動作させる為のシフトクロックを発生
するシフトクロック制御回路と、 前記テストモード許可信号における一方のレベルの発生
後、該テストモード許可信号の他方のレベルに基づいて
、前記シフトレジスタの蓄積内容をデコードして前記テ
ストモード制御信号を発生するテストモードデコーダと
、 を備えたことを特徴とするマイクロコンピュタのテスト
モード設定回路である。

（ホ）作用 本発明は、評価用、量産用等のマイクロコンピュータに
設けて好適なマイクロコンピュータのテストモード設定
回路であり、以下の如く有効である。即ち前記（ニ）項
記載の構成において、まずテストモード許可信号の一方
のレベルが所定期間だけ発生すると、シフトクロック制
御回路からシフトクロックがこの期間だけ発生し、該シ
フトクロックに基づいて、所定ビット数のテストモード
設定データが設定データ印加端子を介してシフトレジス
タにシリアルに順次蓄積される。その後、前記テストモ
ード許可信号が他方のレベルになると、他方のレベルに
保持された該テストモード許可信号に基づいて、テスト
データデコーダは前記６一 シフトレジスタの蓄積内容をデコードし、その結果、該
テストデータデコーダからは、マイクロコンピュータ内
部を所定のテストモードに設定する為のテストモード制
御信号（デコード出力）が発生ずることになる。

以上より、このテストモード制御信号の数を増加するに
は、シフトレジスタにシリアルに蓄積されるテストモー
ド設定データのビット数を増加すればよく（テストモー
ド設定データのビ・ント数に等しいビット数のシフトレ
ジスタを設ければよく）、即ちマイクロコンピュータに
設ける設定データ印加端子の数は、テストモード制御信
号の数に関係なく常に１ビンでよいことになる。即ちパ
ッケージの小型化、及びマイクロコンピュータにおける
機能の充実に貢献できる。

くべ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

第１図は本発明のマイクロコンピュータのテストモード
設定回路を示すブロック図、第２囚ａ・・・ｊは夫々第
１図ａ・・・ｊにおける各波形を示すタイミングチャー
トである。

第１図について符号及び構成を説明すると、（１）はｎ
（ｎ：自然数）ビットで構成されるシフトレジスタであ
り、該シフトレジスタ（１）には、後述のテストモード
制御信号ＴＭＯ〜ＴＭ（２”１）を発生させる為のｎビ
ットのテストモード設定データがデータバス（２）から
プリセットきれている。ここで、具体化の為、該シフト
レジスタ（１）を４ビツト構成とし、該シフトレジスタ
（１）にはＬＳＢからＭＳＢ側に向かって第２図ｆの「
Ｄ３、Ｄ２．ＤＩ、ＤＯ，の４ビツトデータがパラレル
にプリセットされているものとする。

（３）はクロック発生回路であり、該クロック発生回路
（３）からは第２囚ａの発振クロックが発生する。（４
）は立下り検出回路であり、該立下り検出回路（４）は
、第２囚ａの発振クロックの立下りを検出する毎に第２
囚ａの立下り検出パルスを発生する。（５）はリセット
発生回路であり、該リセット発生回路（５）に後述のマ
イクロコンピユータ（６）をテスト動作させる為の第２
１ｂのテストスタート信号及び第２囚ａの立下り検出パ
ルスが印加されると、第２図す及びＣの論理積「１」に
より、該リセット発生回路（５）からは「０，からｒｌ
，に立上った第２囚ａのリセット信号（テストモード許
可信号が発生する。

（７）はＴ型フリップフロップ（以下Ｔ−ＦＦと称す）
であり、該Ｔ−ＦＦ（７）のＲ（リセット）端子には第
２囚ａのリセット信号が印加され、Ｔ（トリガ）端子に
は第２囚ａの発振クロックが印加される。つまり、第２
囚ａのｒｌ」（一方のレベル）のリセット信号が前記Ｔ
−ＦＦ（７）のＲ端子に印加されると、該Ｔ−ＦＦ（７
）はリセット解除され、これより第２囚ａの発振クロッ
クを１／２分周した第２囚ａの分周出力が該Ｔ−ＦＦ（
７）のｄ（反転出力）端子から出力される。従って前記
シフトレジスタ（１）は、第２囚ａをシフトクロックと
してシフト動作し、詳しくは該シフトレジスタ（１）に
プリセットされている第２図ｆのテストモード設定デー
タＤｏ　、Ｄｉ　、Ｄ２　、　Ｄ３が、第２囚ａの立下
りに同期して該シフトレジスタ（１）のＭＳＢ側から順
次読み出されることになる。

〈８）はｎ進カウンタであり、該ｎ進のカウンタ（８）
には、前記クロック発生回路（３）から発生する第２囚
ａの発振クロックと、前記Ｔ−ＦＦ（７）のＱ端子から
得られる第２囚ａの出力が印加される。尚、本実施例に
おいて、前記４ビツト構成のシフトレジスタ（１）に対
応させるために、該カウンタ（８）を４進に設定する。

すると該４進のカウンタ（８）は、第２囚ａ出力の立下
り回数を４回カウントし、その直後の第２囚ａの立上り
期間「１」において第２囚ａの発振クロックの立下りを
検出し、第２図ｇのリセット制御パルスを発生する。従
って前記リセット発生回路（５）に第２図ｇのリセット
制御パルスが印加されると、該リセット発生回路（５）
からは１１」からｒ□ｊに立下ったリセット信号ｄが発
生することになる。このリセット信号ｄの立下りによっ
て前記Ｔ−ＦＦ（７）はリセットされ、前記シフトレジ
スタ（１）のシフト動作は前記テストモード設定データ
の出力終了直後に禁止される。

以上の構成は、後述の１チツプのマイクロコンピュータ
（６）に対して外付の回路であり、該回路は、１チツプ
の前記マイクロコンピュータ（６）の為のリセット信号
、テストモード設定データ、及び発振クロックを作成す
るものである。

次に一点鎖線の〈６〉は前述した１チツプの評価用、量
産用等のマイクロコンピュータであり、該マイクロコン
ピュータ（６）は以下の構成を含む為、その個々の構成
を以下に順次説明する。（９）はリセット端子（テスト
モード許可端子）であり、該リセット端子（９）には、
前記リセット発生回路（５〉から発生する第２図ｄのリ
セット信号が印加される。（１０）はテスト端子（設定
データ印加端子）であり、該テスト端子（１０）には、
前記シフトレジスタ〈１〉のＭＳＢ側から順次発生する
第２図ｆのテストモード設定データＤｏ、Ｄｉ、Ｄ２、
Ｄ３が順次シリアルに印加される。（１１）はクロック
端子であり、該クロック端子（１１）には、前記クロッ
ク発生回路（３）から発生する第２図ａの発振クロック
が印加される。

（１２）は、第２図ｄのリセット信号の立上りを検出す
る立上り検出回路であり、該立上り検出回路（１２）に
は第２図ａの発振クロックと第２図ｄのリセット信号が
印加きれる。即ち該立上り検出回路り１２〉からは、第
２図ｄのリセット信号の立上りに同期してｒＯ」からｒ
ｌ」に立上り、その後第２図ａの発振クロックの立下り
に同期して「１」からｒＯ」に立下る、所謂第２図ｉの
立上り検出パルスが発生する。また（１３）は、前記リ
セット信号の立下りを検出する立下り検出回路であり、
同様に該立下り検出回路（１３）にも第２図ａの発振ク
ロックと第２図ｄのリセット信号が印加される。

即ち該立下り検出回路（１３）からは、第２図ｄのリセ
ット信号の立下りに同期して立上り、その後第２図ａの
発振クロックの立下りに同期して立下る、所謂第２図ｊ
の立下り検出パルスが発生する。

（１４）はシフトクロック制御回路であり、該シフ＝１
１− トクロック制御回路（１４）には、第２図ａの発振クロ
ック、第２図ｉの立上り検出パルス、及び第２図ｊ（７
）立下り検出パルスが印加される。即ち該シフトクロッ
ク制御回路（１４）は、第２図ｉの立上り検出パルスが
印加されることによって動作し、第２図ｊの立下り検出
パルスが印加されることによって動作を禁止される。詳
しくは、前記立上り検出パルスが発生してから前記立下
り検出パルスが発生する迄のリセット信号ｄの「１．（
一方のレベル）期間において、該シフトクロック制御回
路（１４）からは、第２図ａの発振クロックの立上りか
ら１／２分周を開始した、所謂第２図りの分周出力がシ
フトクロックとして発生する。尚、該シフトクロック制
御回路（１４）から発生する第２図りのシフトクロック
は、後述のシフトレジスタ（１５）をシフト動作させる
為のものである。

（１５）は前述したｎビット構成のシフトレジスタであ
り、該シフトレジスタ（１５）には、第２図ｆのテスト
モード設定データと第２図りのシフトクロックが印加さ
れる様になっている。ここで前記４ビツト構成のシフト
レジスタ（１〉への対応を考慮して、該シフトレジスタ
（１５）も４ビツト構成とする。即ち第２図ｆのテスト
モード設定データＤＯ，ＤＩ、Ｄ２．Ｄ３は、第２図り
のシフトクロックの立下りに同期して、該シフトレジス
タ（１５）のＬＳＢ側からＭＳＢ側に順次シフトされて
蓄積される。尚、第２図りのシフトクロックの立下りの
タイミングで該シフトレジスタ（１５）をシフト動作さ
せる理由は、第２図ｆ、ｈのタイミングを見て明らかな
様に、第２図りのシフトクロックの立下り時における第
２図ｆのテストモード設定データの発生状態が一番安定
しているからである。

〈１６）はテストモードデコーダであり、該テストモー
ドデコーダ（１６）には第２図ｄのリセット信号ト前記
シフトレジスタ＜１５）の蓄積内容が印加ａれる。即ち
前記リセット信号が立下った後の「０」（他方のレベル
）の状態において、該テストモードデコーダ（１６）は
動作し、よって該テストモードデコーダ（１６）からは
、前記シフトレジスタ（１５）の蓄積内容をデコードし
たテストモード側御信号ＴＭＯ〜ＴＭ（２°−１）が発
生する（例えばＴＭＯ〜ＴＭ（２”−１）の何れか１つ
が「１ヨになって、この１１」によって所定のテストモ
ードが実行されるものとする）。ここで該シフトレジス
タ（１５）の蓄積データは４ビツトであることから、該
テストモードデコーダ（１６）からは１６（−２１）種
類のテストモード制御信号ＴＭＯ〜ＴＭ１５が発生可能
となる。これ等の１６種類の各テストモード制御信号Ｔ
ＭＯ〜ＴＭ１５によって、前記マイクロコンピュータ（
６）内部に１６種類のテストモードを設定できることに
なる。尚、前記シフトレジスタ（１５）はシフト動作を
行なう毎に蓄積内容を該テストモードデコーダク１６）
に逐次印加しているが、該シフトレジスタフ１５）のシ
フト動作の途中では第２図ｄのリセット信号が「１．レ
ベルであることから、該テストモードデコーダ（１６）
のデコード動作は禁止されており、よってこの時該テス
トモードデコーダ（１６）から誤ったテストモード制御
信号が発生する心配はない。

以上が前記マイクロコンピュータ（６〉内部の構成であ
る。

つまり、第２図ｄのリセット信号がリセット端子＜９）
に印加され、また第２図ｆのテストモード設定データ’
Ｄｏ、Ｄｉ、Ｄ２．Ｄ３．で設定可能な１６通りの内の
何れか１通りがテスト端子（１０）にシリアルに順次印
加され、更に第２図ａの発振クロックがクロック端子（
１１）に印加されると、リセット信号の立下り後に、テ
ストモードデコーダ（１６）からは何れか１つだけ１１
」となるテストモード制御信号ＴＭＯ〜ＴＭ１５が発生
する。これよりマイクロコンピュータクロ）は、「１．
となった何れかのテストモード制御信号に基づいて、所
定のテストモードを実行することになる。

尚、マイクロコンピュータ（６）内部で実行されるテス
トモードを変更するということは、テストモード制御信
号を変更するということであり、即ちその為には、シフ
トレジスタ（１）にプリセットすべきテストモード設定
データを変更するだけでよく、その為の操作は容易であ
る。

以上より、テストモード制御信号の数を増加するには、
テストモード設定データのビット数を増加すればよく、
即ちテストモード設定データのビット数と等しいビット
数のシフトレジスタ（１５〉を設ければよい。従ってマ
イクロコンピュータ（６）に設けるテスト端子（１０）
の数は、テストモード制御信号の数に関係なく常に１ピ
ンだけでよく、これより１チツプのパッケージの小型化
、及び１チツプにおける機能の充実に貢献できることに
なる。

（ト）発明の効果 本発明によれば、テストモード制御信号の数を増加する
には、テストモード設定データのビット数を増加すれば
よく、即ちテストモード設定データのビット数と等しい
ビット数のシフトレジスタを設ければよいことになる。

従ってマイクロコンピュータに設ける設定データ印加端
子の数は、テストモード制御信号の数に関係なく常に１
ピンだけでよく、これよりマイクロコンピュータのパッ
ケージの小型化、及び機能の充実等に貢献できる利点が
得られる。

【図面の簡単な説明】

第１図は本発明のマイクロコンピュータのテストモード
設定回路を示すブロック図、第２図は第１図の各部波形
を示すタイミングチャートである。 （６）・・・マイクロコンピュータ、（９）・・・リセ
ット端子、　（１０）・・・テスト端子、　〈１４）・
・・シフトクロック制御回路、（１５）・・・シフトレ
ジスタ、（１６）・・・テストモードデコーダ。

Claims (1)

【特許請求の範囲】
1. （１）マイクロコンピュータ内部を所定のテストモード
   に設定する為のテストモード制御信号を発生するマイク
   ロコンピュータのテストモード設定回路において、 前記テストモードの設定を許可する為のテストモード許
   可信号が印加されるテストモード許可端子と、 前記マイクロコンピュータに設定可能なテストモード数
   に対応するビット数のテストモード設定データが、シリ
   アルに印加される設定データ印加端子と、 前記所定ビット数のテストモード設定データが順次シフ
   トされるシフトレジスタと、 前記テストモード許可信号における一方のレベルの発生
   期間、該テストモード許可信号に基づいて、前記シフト
   レジスタをシフト動作させる為のシフトクロックを発生
   するシフトクロック制御回路と、 前記テストモード許可信号における一方のレベルの発生
   後、該テストモード許可信号の他方のレベルに基づいて
   、前記シフトレジスタの蓄積内容をデコードして前記テ
   ストモード制御信号を発生するテストモードデコーダと
   、 を備えたことを特徴とするマイクロコンピュータのテス
   トモード設定回路。