JPS6282820A - 比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は比較回路に関し、特にディジタル論理回路にお
いて、二つの同期して入力されるビット・シリアルなデ
ータ嶺号を、最低位ビットから順次ビットごとにレベル
比較する比較回路の改良に関する。

〔従来の技術〕

従来、この種の比較回路においては、二つのビット・シ
リアルなデータ信号間のレベル比較を行う場合には、こ
れらのビット・シリアルなデータ信号を、一度ビット・
パラレルなデータ信号に変換し、変換後のビット・パラ
レルなデータ信号を対象として、相互のレベル比較を行
っている。

〔発明が解決しようとする問題点〕

上述した従来の比較回路においては、二つのビットφシ
リアルなデータ信号間のレベルの大小比較を行う場合、
一度直列一並列変換を行ってから、ビット・パラレルな
データ信号に対してレベル比較を実施する丸め、前記二
つのビット・シリアルなデータ信号のビット長が長い場
合には、直列−並列変換回路ならびにビット・パラレル
なデータ信号に対する比較回路の回路構成量が増大する
という欠点がある。更Ｋ、前記二つのビット・シリアル
なデータ信号のビット長が可変である場合には、最大ビ
ット長に対応して、直列−並列変換回路およびビット・
パラレルなデータ信号に対する比較回路を構成しておか
なければならないという欠点がある。特に、後者の場合
においては、比較対象のビット・シリアルなデータ信号
のビット長が不足である場合、比較回路自体の設計に支
隊を生じるか、または比較回路の対応ビット長に制約さ
れて、比較すべき二つのビット・シリアルなデータ信号
のビット長を制限しなければならないという欠点が何部
している。

〔問題点を解決するための手段〕

本発明の比較回路は、二つの同期して入力されるビット
・シリアルなデータ信号Ｄ！およびＤｚに対応して、前
記データ信号Ｄ１およびＤｚのビットごとに、それぞれ
Ｄｓ＞Ｄ２＋ＤＩ＜Ｄｚおよびり、＝１）１＝Ｄ２のレ
ベル判定を行う第１．第２および第３のレベル判定手段
と、前記第１．第２および第３のレベル判定手段による
レベル判定結果に対応して、それぞれＤｘ＞ＤｚｔＤｔ
＜ＤｚおよびＤＩ＝阜 Ｄ２判定結果を保持しつつ、ＤＩ＞Ｄｚ−Ｄｘ＜Ｄｚお
よびＤＩ＝Ｄ、に対応する第１．第２および第３の比較
出力信号を当該比較回路の出力信号としてそれぞれ出力
する第１．第２および第３のレベル判定保持手段と、前
記第３のレベル判定手段から出力される第３のレベル判
定信号を介して、前記第１のレベル判定手段から出力さ
れる第１のレベル判定信号ならびに前記第１の比較出力
信号のいずれかを選択して、前記第１のレベル判定保持
手段に送出する第１の選択手段と、前記第３のレベル判
定信号を介して、前記第２のレベル判定手段から出力さ
れる第２のレベル判定信号ならびに前記第２の比較出力
信号のいずれかを選択して、前記第２のレベル判定保持
手段に送出する第２の選択手段と、を備えている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例の要部を示すブロック図で
ある。第１図に示されるように、本実施例は、ＡＮＤ回
路１および反転回路２を含む第１のレベル判定回路３と
、ＡＮＤ回路４および反転回路５を含む第２のレベル判
定回路６と、第３のレベル判定回路として作用するＥＸ
−ＮｏＯＲ回路と、ＡＮＤ回路８，９およびＯＲ回路１
０を含む第１の選択回路１１と、ＡＮＤ回路１１１１２
およびＯＲ回路１３を含む第２の選択回路１４と。

反転回路１５と、第１のレベル判定保持回路として作用
するＤ型フリップフロップ１７と、第２のルベル判定保
持回路として作用するＤ型７リツプフロ、プ１８と、第
３のレベル判定保持回路として作用するＮＡＮＤ回路１
６およびＤ壓フリップフロップ１９と、を備えている。

第１図において、当該比較回路の始動にあたり、端子５
４から入力されるリセット信号１１１を介して、Ｄ型フ
リップ７０ツブ１７．１８および１９がリセットされ、
Ｄ型フリッグフロップ１７および１８の出力側端子はゝ
ゝＬ　Ｌ／レベルにセットされるとともに、Ｄ型フリッ
プフロップ１９の出力側端子は９Ｈ“レベルにセットさ
れる。また、端子５３からは、端子５１および５２から
入力さｎる比較対象の二つのデータ信号１０１および１
０２と同期するクロック信号１１０もＤ型フリッフ”フ
ロップ１７．１８および１９に入力される。

端子５１および５２からは、二つのビット・シリアルな
データ信号１０１および１０２が同ル」状態において入
力されて、データ信号１０１はＡＮＤ回路１２反転回路
５およびＥＸ−ＮＯＲ回路７に入力され、データ信号１
０２は反転回路２．ＡＮＤ回路４およびＥＸ−ＮＯＲ回
路７に入力される。ＡＮＤ回路１および反転回路２より
成る第１のレベル判定回路においては、データ信号１０
１がゝゝＨ″レベルでデータ信号１０２かＬ“レベルの
時にのみ、その出力である第１のレベル判定信号１０３
は“Ｈ“レベルとなり、また、ＡＮＤ回路４および反転
回路５より成る第２のレベル判定回路においては、デー
タ信号１０１が“Ｌ“レベルでデータ信号１０２が“Ｈ
”レベルの時にのみ、その出力である第２のレベル判定
信号１０４はゝゝＨ“レベルとなる。第３のレベル判定
回路として作用するＥＸ−ＮＯＲ回路７においては、入
力されるデータ信号１０１および１０２が、′Ｈ“レベ
ルおヨヒｖ″Ｌ″レベルヲ１９１ワーｊ’同一レヘルで
ある時にのみ、その出力である第３のレベル判定信号１
０５は常にゝＨ“レベルとなる。

第１のレベル判定信号１０３がゝゝＨ“レベルの時には
、第３のレベル判定信号１０５および第３のレベル信号
１０５０反伝信号１０６は、それぞしｖ″Ｌ“レベルお
よび“Ｈ“レベルとなるため、ＡＮＤ回路８．９および
ＯＲ回路１０より成る第１の選択回路１１においては、
第１のレベル判定保持回路として作用するＤ型フリップ
フロッグ１７から送られてくる第１の比較出力信号１１
２は選択されず　％％　）ｌ　ＩＩレベルの第１のレベ
ル判定信号１０３が選択されて、第１の選択信号１０７
として出力されてＤ型７リツプフロツプ１７に入力され
る。

Ｄｆｉフリップフロ、プ１７に対しては、第１の選択信
号１０７の外に、端子５３および５４からそれぞれクロ
ック信号１１０およびリセット信号１１１も入力されて
おシ、リセット信号１１１により、当該比較回路の始動
に当って、Ｄ型フリップフロップ１７．１８および１９
の動作状態は前述の所定の初期状態にプリセットされる
。また、クロック信号１１０は％前述のように端子５１
および５２から入力される比較対象のデータ信号１０１
および１０２に対して同期するクロック信号として規定
される。上述の９Ｈ“レベルの第１の選択信号１０７の
入力に対応して、ＤＷフリッフ′フロップ１７において
は、９Ｈ“レベルの第１の比較出力信号１１２が端子５
５を介して出力される。この第１の比較出力信号１１２
は、第１の選択回路１１における選択対象の信号として
ＡＮＤ回路８にも送られる。

第２のレベル判定信号１０４が“Ｈ“レベルの時には、
第３のレベル判定信号１０５および第３のレベル信号１
０５の反転信号１０６は、同様にしてそれぞれ“Ｌ“レ
ベルおよびゝゝＨ“レベルとなるため、ＡＮＤ回路１１
．１２および０Ｌ回路１３より成る第２の選択回路１４
においては、第２のレベル判定保持回路として作用する
Ｄ型フリップフロップ１８から送られてくる第２の比較
出力信号１１３は選択されず　％％　Ｈ／／レベルの第
２のレベル判定信号１０４が選択されて、第２の選択信
号１０８として出力されてＤ型フリップフロ７ブ１８に
入力される。Ｄ型フリップフロップ１７の場合と同様に
、Ｄ型フリップフロップ１８からからは“Ｈ“レベルの
第２の比較出力信号１１３が端子５６を介して出力され
る。

なお、上述の第１および第２のレベル判定信号１０３お
よび１０４のいずれかが“Ｈ“レベルとなる場合におい
ては　ｗＬ”レベルの第３のレベル判定信号１０５の入
力に対応して、ＮＡＮＤＡＮＤ回路１６信号１０９は、
Ｄ型フリップフロップ１９の出力である第３の比較出力
信号１１４のレベルの如伺に関せず９Ｈ“レベルとなり
、従ってＤ型７リツプフロツプ１９から出力される第３
の比較出力信号１１４は、“Ｌ　”レベルの第３のレベ
ル判定信号１０３に対応して常に９Ｌ“レベルに保持さ
れる。

データ信号１０１および１０２が同一レベルの状態にお
いては、第３のレベル判定信号１０５はゝゝＨ“レベル
となり、また、第３のレベル判定信号１０５の反転信号
１０６がゝゝＬ“レベルとなるため、第１および第２の
選択回路１１および１２においては、第１および第２の
レベル判定信号１０３および１０４は共に選択されるこ
とはなく、代りに、第１および第２の比較出力信号１１
２および１１３がそれぞれ選択される状態となる。また
、ＮＡＮＤ回路１６においては、ゝ１１“レベルのｉｇ
３のレベル判定信号１０５の入力に対応して、Ｄｆｉフ
リップフロップ１９の出力側が０Ｈ“レベルにリセット
されているため、その出力信号１（１９はゝＬ“レベル
となり、従って、Ｄ型フリップフロップ１９からはＶ″
Ｈ“レベルの第３の比較出力信号１１４が端子５７を介
して出力される。

従って、潮干５１および５２から入力されると、ト・シ
リアルな二つのデータ信号１０１および１０２において
、（データ信号１０１）＞（データ信号１０２）の時に
は、第１．第２および第３の比較出力信号は、それぞれ
９Ｈ“レベル、ゝＬ“レベルおよびＬ“レベルとなり、
（データ信号１０１）＜（データ信号１０２）の時には
、第１゜第２および第３の比較出力信号は、それぞれ“
Ｌ“レベル、９Ｈ“レベルおよヒＸ′Ｌ“レベルとなす
。

（データ信号１０１　）＝（データ信号１０２）の時に
は、第１．第２および第３の比較出力信号は、−１（’
れ”Ｌ”レベル　ｓｓ　Ｌ　ｔｉレベルおヨヒゝゝＨ″
レベルとなる。この動作状態の一例を、クロツク信号１
１０＊リセツト信号１１１．データ信号１０１および１
０２．第１．第２および第３の比較出力信号１１２，１
１３および１１４等の相互関係を表わす信号波形図とし
て、第２図（ａ）　、　（ｂ）　。

（Ｃ）　、　（ｄ）　ｌ　（ｅ）および（０に示す。第
２図（ａ）　、　（ｂ）　、　（Ｃ）　。

（ｄ）　ｔ　（ｅ）および（ｆ）においては、リセット
信号１１１を介して、時間１ｏを始動時としてデータ信
号１０１および１０２のレベル比較が行われる状態が示
されている。

〔発明の効果〕

以上説明したように、本発明は、二つの同期して入力さ
れるビット・シリアルなデータ信号を、ビット・パラレ
ルなデータ信号に変換することなくレベルの大小を比較
することにより、ビットの長いデータ信号に対しても回
路構成量を壇太させることなく、また、データ信号のビ
ット長が可変である場合に対しても何ら支障なく比較動
作に対応し得るという効果がある。

【図面の簡単な説明】

発明の動作状態を示す信号波形図である。

Claims (1)

【特許請求の範囲】
1. 二つの同期して入力されるビット・シリアルなデータ信
   号Ｄ＿１およびＤ＿２に対応して、前記データ信号Ｄ＿
   １およびＤ＿２のビットごとに、それぞれＤ＿１＞Ｄ＿
   ２、Ｄ＿１＜Ｄ＿２およびＤ＿１＝Ｄ＿２のレベル判定
   を行う第１、第２および第３のレベル判定手段と、前記
   第１、第２および第３のレベル判定手段によるレベル判
   定結果に対応して、それぞれＤ＿１＞Ｄ＿２、Ｄ＿１＜
   Ｄ＿２およびＤ＿１＝Ｄ＿２の判定結果を保持しつつ、
   Ｄ＿１＞Ｄ＿２、Ｄ＿１＜Ｄ＿２およびＤ＿１＝Ｄ＿２
   に対応する第１、第２および第３の比較出力信号を当該
   比較回路の出力信号としてそれぞれ出力する第１、第２
   および第３のレベル判定保持手段と、前記第３のレベル
   判定手段から出力される第３のレベル判定信号を介して
   、前記第１のレベル判定手段から出力される第１のレベ
   ル判定信号ならびに前記第１の比較出力信号のいずれか
   を選択して、前記第１のレベル判定保持手段に送出する
   第１の選択手段と、前記第３のレベル判定信号を介して
   、前記第２のレベル判定手段から出力される第２のレベ
   ル判定信号ならびに前記第２の比較出力信号のいずれか
   を選択して、前記第２のレベル判定保持手段に送出する
   第２の選択手段と、を備えることを特徴とする比較回路
   。