JP2712725B2 - 並列ディジタル信号のラッチ装置 - Google Patents
並列ディジタル信号のラッチ装置Info
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- JP2712725B2 JP2712725B2 JP2057133A JP5713390A JP2712725B2 JP 2712725 B2 JP2712725 B2 JP 2712725B2 JP 2057133 A JP2057133 A JP 2057133A JP 5713390 A JP5713390 A JP 5713390A JP 2712725 B2 JP2712725 B2 JP 2712725B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、並列ディジタル信号のラッチ装置に関する
ものである。
ものである。
従来の技術 従来、並列ディジタル信号をラッチする場合、標準ロ
ジックにＤタイプフリップフロップがあるため、第３図
に示すようにｎビットの並列ディジタル信号をＤタイプ
フリップフロップ６のＤ入力端子62に入力し、トリガ信
号であるパルス発生器１からのパルス信号をクロック入
力端子61に入力してラッチしていた。この場合、並列デ
ィジタル信号の変移点とトリガ信号が同期していて変移
点を避けることができるならば何ら問題はない。
ジックにＤタイプフリップフロップがあるため、第３図
に示すようにｎビットの並列ディジタル信号をＤタイプ
フリップフロップ６のＤ入力端子62に入力し、トリガ信
号であるパルス発生器１からのパルス信号をクロック入
力端子61に入力してラッチしていた。この場合、並列デ
ィジタル信号の変移点とトリガ信号が同期していて変移
点を避けることができるならば何ら問題はない。
発明が解決しようとする課題 ところがこのような従来の方法では、並列ディジタル
信号の変移点とトリガ信号との間に同期関係がないと
き、すなわち、並列ディジタル信号の変移点を予測でき
ない場合や並列ディジタル信号のデータが変化するとき
各々のビットが同時に変化せず時間差を持って変化する
場合、非同期にトリガ信号をクロック入力端子61に入力
すると、ラッチ出力が不定になる場合が発生する。
信号の変移点とトリガ信号との間に同期関係がないと
き、すなわち、並列ディジタル信号の変移点を予測でき
ない場合や並列ディジタル信号のデータが変化するとき
各々のビットが同時に変化せず時間差を持って変化する
場合、非同期にトリガ信号をクロック入力端子61に入力
すると、ラッチ出力が不定になる場合が発生する。
本発明は、かかる点に鑑み、簡単な回路構成で並列デ
ィジタル信号を正確にラッチする装置を提供することを
目的としている。
ィジタル信号を正確にラッチする装置を提供することを
目的としている。
課題を解決するための手段 本発明は、上記の問題点を解決するため、入力される
トリガパルスに応じてｎビットの並列ディジタル入力信
号をラッチする第１のＤタイプフリップフロップ（以
下、Ｄ型FFという）（２）と、前記トリガパルスの反転
信号の入力に応じて前記並列ディジタル入力信号をラッ
チする第２のＤ型FF（３）と、前記第１のＤ型FFの出力
信号と前記第２のＤ型FFの出力信号とを比較しこれらの
出力信号が不一致の時に出力パルスを出力するコンパレ
ータ（５）と、前記コンパレータの出力パルスの終了エ
ッジに応じて前記並列ディジタル入力信号をラッチする
第３のＤ型FF（６）とを具備し、前記第３のＤ型FFの出
力よりラッチ出力を取り出すものである。
トリガパルスに応じてｎビットの並列ディジタル入力信
号をラッチする第１のＤタイプフリップフロップ（以
下、Ｄ型FFという）（２）と、前記トリガパルスの反転
信号の入力に応じて前記並列ディジタル入力信号をラッ
チする第２のＤ型FF（３）と、前記第１のＤ型FFの出力
信号と前記第２のＤ型FFの出力信号とを比較しこれらの
出力信号が不一致の時に出力パルスを出力するコンパレ
ータ（５）と、前記コンパレータの出力パルスの終了エ
ッジに応じて前記並列ディジタル入力信号をラッチする
第３のＤ型FF（６）とを具備し、前記第３のＤ型FFの出
力よりラッチ出力を取り出すものである。
作用 このような構成により、半周期異なるトリガパルスで
動作する第１のＤ型FF2と第２のＤ型FF3とによって、ｎ
ビットの並列ディジタル入力信号をラッチングし、これ
らの出力信号をコンパレータ５で比較するから、コンパ
レータ５は不一致が生じた時に出力パルスを発生し、そ
の出力パルスの終了エッジで第３のＤ型FF6をトリガす
る。従って、並列ディジタル入力信号が変移する度毎に
不一致によるコンパレータ５の出力パルスが得られ、コ
ンパレータ５の出力パルスの終了エッジでは、第１のＤ
型FF2と第２のＤ型FF3の出力信号が一致する状態とな
り、その時点での並列ディジタル入力信号は安定なの
で、並列ディジタル入力信号が変移する毎に並列ディジ
タルデータを更新してラッチできるだけでなく、並列デ
ィジタル信号を正確にラッチすることができる。
動作する第１のＤ型FF2と第２のＤ型FF3とによって、ｎ
ビットの並列ディジタル入力信号をラッチングし、これ
らの出力信号をコンパレータ５で比較するから、コンパ
レータ５は不一致が生じた時に出力パルスを発生し、そ
の出力パルスの終了エッジで第３のＤ型FF6をトリガす
る。従って、並列ディジタル入力信号が変移する度毎に
不一致によるコンパレータ５の出力パルスが得られ、コ
ンパレータ５の出力パルスの終了エッジでは、第１のＤ
型FF2と第２のＤ型FF3の出力信号が一致する状態とな
り、その時点での並列ディジタル入力信号は安定なの
で、並列ディジタル入力信号が変移する毎に並列ディジ
タルデータを更新してラッチできるだけでなく、並列デ
ィジタル信号を正確にラッチすることができる。
実施例 第１図に本発明の一実施例を示す。パルス発生器１の
出力は、Ｄタイプフリップフロップ２とＤタイプフリッ
プフロップ３のクロックとして使用され、各々のクロッ
ク入力端子21と31に入力される。インバータ４は、トリ
ガポイントに時間差を持たせるためのもので、その時間
差TLが、ｎビットの並列ディジタル信号が完全に変化す
るのに必要な時間TDより大きくなるようにパルス発生器
１の周波数を選ぶ。トリガパルスのデューティを50％と
するとその周波数は、 となる。ｎビットの並列ディジタル信号の各々のビット
を２系列のＤタイプフリップフロップ２と３のＤ入力端
子22と32に入力し、２系列Ｄタイプフリップフロップ２
と３の出力端子23と33より出力されるデータをｎビット
のマグニチュードコンパレータ５の入力端子51と52に入
力し、２つのｎビットのデータが不一致であるかどうか
を検出して、その結果を出力端子53より出力する。一
方、ラッチ用のＤタイプフリップフロップ６のＤ入力端
子62にｎビットの並列ディジタル信号を入力し、Ｄタイ
プフリップフロップ６のクロック入力端子61を前述の不
一致検出パルスの終了エッジでトリガする。このように
すると、Ｄタイプフリップフロップ６の出力端子63には
ｎビットの並列ディジタル信号が正確にラッチされる。
出力は、Ｄタイプフリップフロップ２とＤタイプフリッ
プフロップ３のクロックとして使用され、各々のクロッ
ク入力端子21と31に入力される。インバータ４は、トリ
ガポイントに時間差を持たせるためのもので、その時間
差TLが、ｎビットの並列ディジタル信号が完全に変化す
るのに必要な時間TDより大きくなるようにパルス発生器
１の周波数を選ぶ。トリガパルスのデューティを50％と
するとその周波数は、 となる。ｎビットの並列ディジタル信号の各々のビット
を２系列のＤタイプフリップフロップ２と３のＤ入力端
子22と32に入力し、２系列Ｄタイプフリップフロップ２
と３の出力端子23と33より出力されるデータをｎビット
のマグニチュードコンパレータ５の入力端子51と52に入
力し、２つのｎビットのデータが不一致であるかどうか
を検出して、その結果を出力端子53より出力する。一
方、ラッチ用のＤタイプフリップフロップ６のＤ入力端
子62にｎビットの並列ディジタル信号を入力し、Ｄタイ
プフリップフロップ６のクロック入力端子61を前述の不
一致検出パルスの終了エッジでトリガする。このように
すると、Ｄタイプフリップフロップ６の出力端子63には
ｎビットの並列ディジタル信号が正確にラッチされる。
第２図のａ〜ｆは、第１図のａ〜ｆで示す各部の信号
の状態を示したものである。第２図Ａを見てもわかるよ
うに２系列のＤタイプフリップフロップ2,3のトリガポ
イントが時間差を持っているため、ディジタル信号が変
化した後、２系列のＤタイプフリップフロップ2,3の出
力端子23,33に出力されるデータの変移点は、トリガポ
イントの時間差の分だけ異なり、マグニチュードコンパ
レータ５で比較すると不一致を生じる。不一致検出パル
スは、ディジタル信号の変移点からトリガパルスの一周
期以内に必ず発生し、この検出パルスの終了エッジで並
列ディジタル信号をラッチするのである。また、第２図
Ｂに示すようにディジタル信号の不定期間とトリガパル
スのエッジが重なる場合でもTL＞TDの関係にあれば不定
期間はマスクされ、並列ディジタル信号を正確にラッチ
することができる。
の状態を示したものである。第２図Ａを見てもわかるよ
うに２系列のＤタイプフリップフロップ2,3のトリガポ
イントが時間差を持っているため、ディジタル信号が変
化した後、２系列のＤタイプフリップフロップ2,3の出
力端子23,33に出力されるデータの変移点は、トリガポ
イントの時間差の分だけ異なり、マグニチュードコンパ
レータ５で比較すると不一致を生じる。不一致検出パル
スは、ディジタル信号の変移点からトリガパルスの一周
期以内に必ず発生し、この検出パルスの終了エッジで並
列ディジタル信号をラッチするのである。また、第２図
Ｂに示すようにディジタル信号の不定期間とトリガパル
スのエッジが重なる場合でもTL＞TDの関係にあれば不定
期間はマスクされ、並列ディジタル信号を正確にラッチ
することができる。
発明の効果 以上述べてきたように本発明によれば、データの変移
点を予測できない時でも、並列ディジタル入力信号が変
移する毎に並列ディジタルデータを更新して正確にラッ
チすることができる。
点を予測できない時でも、並列ディジタル入力信号が変
移する毎に並列ディジタルデータを更新して正確にラッ
チすることができる。
第１図は本発明の一実施例における並列ディジタル信号
のラッチ装置を示すブロック図、第２図A,Bは第１図の
各部における信号の波形図、第３図は従来のラッチ回路
のブロック図である。 １……パルス発生器、２……Ｄタイプフリップフロッ
プ、３……Ｄタイプフリップフロップ、４……インバー
タ、５……マグニチュードコンパレータ、６……Ｄタイ
プフリップフロップ。
のラッチ装置を示すブロック図、第２図A,Bは第１図の
各部における信号の波形図、第３図は従来のラッチ回路
のブロック図である。 １……パルス発生器、２……Ｄタイプフリップフロッ
プ、３……Ｄタイプフリップフロップ、４……インバー
タ、５……マグニチュードコンパレータ、６……Ｄタイ
プフリップフロップ。
Claims (1)
- 【請求項１】入力されるトリガパルスに応じてｎビット
の並列ディジタル入力信号をラッチする第１のＤタイプ
フリップフロップ（以下、Ｄ型FFという）と、 前記トリガパルスの反転信号の入力に応じて前記並列デ
ィジタル入力信号をラッチする第２のＤ型FFと、 前記第１のＤ型FFの出力信号と前記第２のＤ型FFの出力
信号とを比較しこれらの出力信号が不一致の時に出力パ
ルスを出力するコンパレータと、 前記コンパレータの出力パルスの終了エッジに応じて前
記並列ディジタル入力信号をラッチする第３のＤ型FFと
を具備し、 前記第３のＤ型FFの出力よりラッチ出力を取り出すこと
を特徴とする並列ディジタル信号のラッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057133A JP2712725B2 (ja) | 1990-03-08 | 1990-03-08 | 並列ディジタル信号のラッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057133A JP2712725B2 (ja) | 1990-03-08 | 1990-03-08 | 並列ディジタル信号のラッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257650A JPH03257650A (ja) | 1991-11-18 |
| JP2712725B2 true JP2712725B2 (ja) | 1998-02-16 |
Family
ID=13047065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057133A Expired - Fee Related JP2712725B2 (ja) | 1990-03-08 | 1990-03-08 | 並列ディジタル信号のラッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712725B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3489147B2 (ja) * | 1993-09-20 | 2004-01-19 | 株式会社日立製作所 | データ転送方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122943A (en) * | 1978-03-17 | 1979-09-22 | Hitachi Ltd | Synchronizing unit |
| JPS60158250U (ja) * | 1984-03-27 | 1985-10-21 | 三菱電機株式会社 | デ−タ出力装置 |
-
1990
- 1990-03-08 JP JP2057133A patent/JP2712725B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03257650A (ja) | 1991-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |