JP3125556B2 - 多相クロック時間計測回路 - Google Patents
多相クロック時間計測回路Info
- Publication number
- JP3125556B2 JP3125556B2 JP06020918A JP2091894A JP3125556B2 JP 3125556 B2 JP3125556 B2 JP 3125556B2 JP 06020918 A JP06020918 A JP 06020918A JP 2091894 A JP2091894 A JP 2091894A JP 3125556 B2 JP3125556 B2 JP 3125556B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- pulse
- output
- measured
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、多相のクロック信号を
用いた時間計測回路の改良に関するものである。
用いた時間計測回路の改良に関するものである。
【０００２】
【従来の技術】従来より、多相クロックを用いてそのク
ロックの周期以上の分解能で被測定パルスの時間幅を測
定する時間計測回路はよく知られている。図３は４相ク
ロック方式の時間計測回路の一例を示す要部構成図であ
る。図において、１は被測定パルスＸＣを第１のクロッ
クＣＬＫ０で同期化させるためのエッジトリガ型のフリ
ップフロップ（以下ＦＦと略す）である。２はＦＦ１の
反転出力と反転されたクロックＣＬＫ０の論理積をとる
ゲートであり、被測定パルスＸＣがＨＩＧＨレベルの間
だけ、反転クロックＣＬＫ０をカウンタ３に与える。な
お、ＦＦ１およびゲート２から成る部分をパルス幅計測
用クロックパルス発生手段と呼ぶ。
ロックの周期以上の分解能で被測定パルスの時間幅を測
定する時間計測回路はよく知られている。図３は４相ク
ロック方式の時間計測回路の一例を示す要部構成図であ
る。図において、１は被測定パルスＸＣを第１のクロッ
クＣＬＫ０で同期化させるためのエッジトリガ型のフリ
ップフロップ（以下ＦＦと略す）である。２はＦＦ１の
反転出力と反転されたクロックＣＬＫ０の論理積をとる
ゲートであり、被測定パルスＸＣがＨＩＧＨレベルの間
だけ、反転クロックＣＬＫ０をカウンタ３に与える。な
お、ＦＦ１およびゲート２から成る部分をパルス幅計測
用クロックパルス発生手段と呼ぶ。
【０００３】３はカウンタである。このカウンタは一般
的なデジタルカウンタが使用され、被測定パルスＸＣを
クロックＣＬＫ０でカウントする。４〜７はエッジトリ
ガ型のフリップフロップであり、Ｄ入力端にそれぞれ第
１のクロックＣＬＫ０，第２のＣＬＫ１，第３のＣＬＫ
２，第４のＣＬＫ３が加えられていて、クロック端子に
は共通に被測定パルスＸＣが接続されている。８は第１
のエンコーダであり、ＦＦ４〜７の出力をバイナリデー
タにエンコードするものである。このバイナリデータか
ら被測定パルスの立ち上がりのタイミングを知ることが
できる。
的なデジタルカウンタが使用され、被測定パルスＸＣを
クロックＣＬＫ０でカウントする。４〜７はエッジトリ
ガ型のフリップフロップであり、Ｄ入力端にそれぞれ第
１のクロックＣＬＫ０，第２のＣＬＫ１，第３のＣＬＫ
２，第４のＣＬＫ３が加えられていて、クロック端子に
は共通に被測定パルスＸＣが接続されている。８は第１
のエンコーダであり、ＦＦ４〜７の出力をバイナリデー
タにエンコードするものである。このバイナリデータか
ら被測定パルスの立ち上がりのタイミングを知ることが
できる。
【０００４】１４〜１７はＦＦ４〜７と同様のＦＦであ
り、各Ｄ入力端にそれぞれ第１のクロックＣＬＫ０，第
２のＣＬＫ１，第３のＣＬＫ２，第４のＣＬＫ３が同様
に加えられている。ＦＦ１４〜１７のクロック端子には
インバータ１９を経由の被測定パルスＸＣが接続されて
いる。１８は第２のエンコーダであり、ＦＦ１４〜１７
の出力をバイナリデータにエンコードする。このバイナ
リデータから被測定パルスの立ち下がりのタイミングを
知ることができる。
り、各Ｄ入力端にそれぞれ第１のクロックＣＬＫ０，第
２のＣＬＫ１，第３のＣＬＫ２，第４のＣＬＫ３が同様
に加えられている。ＦＦ１４〜１７のクロック端子には
インバータ１９を経由の被測定パルスＸＣが接続されて
いる。１８は第２のエンコーダであり、ＦＦ１４〜１７
の出力をバイナリデータにエンコードする。このバイナ
リデータから被測定パルスの立ち下がりのタイミングを
知ることができる。
【０００５】図４のタイムチャートを参照して動作を説
明すれば次の通りである。第１のクロック（基準クロッ
クという）ＣＬＫ０と第２のクロックＣＬＫ１の位相差
をφ0 、第２のクロックＣＬＫ１と第３のクロックＣＬ
Ｋ２の位相差をφ1 、第３のクロックＣＬＫ２と第４の
クロックＣＬＫ３の位相差をφ2 、第４のクロックＣＬ
Ｋ３と第１のクロックＣＬＫ０の位相差をφ3 とする。
明すれば次の通りである。第１のクロック（基準クロッ
クという）ＣＬＫ０と第２のクロックＣＬＫ１の位相差
をφ0 、第２のクロックＣＬＫ１と第３のクロックＣＬ
Ｋ２の位相差をφ1 、第３のクロックＣＬＫ２と第４の
クロックＣＬＫ３の位相差をφ2 、第４のクロックＣＬ
Ｋ３と第１のクロックＣＬＫ０の位相差をφ3 とする。
【０００６】被測定パルスＸＣのエッジがどの位相で発
生するかをＦＦ４〜７で捕える。図４の場合、ＦＦ４と
５のＱ出力がＨＩＧＨレベルとなり、ＦＦ６と７のＱ出
力はＬＯＷレベルのままである。エンコーダ８はこのＦ
Ｆ４〜７の出力（４ビット）をエンコードして、２ビッ
トの信号、例えば「１」（２進数で０１）を出力する。
他方ＦＦ１は被測定パルスＸＣがＨＩＧＨレベルとなっ
た後のクロックＣＬＫ０の最初の立ち上がりエッジで反
転出力がＬＯＷレベルとなる。これによりゲート２はク
ロックＣＬＫ０の反転信号をカウンタ３に供給する。カ
ウンタ３は、図４の場合、被測定パルスが立ち下がるま
でに５クロックカウントすることになる。
生するかをＦＦ４〜７で捕える。図４の場合、ＦＦ４と
５のＱ出力がＨＩＧＨレベルとなり、ＦＦ６と７のＱ出
力はＬＯＷレベルのままである。エンコーダ８はこのＦ
Ｆ４〜７の出力（４ビット）をエンコードして、２ビッ
トの信号、例えば「１」（２進数で０１）を出力する。
他方ＦＦ１は被測定パルスＸＣがＨＩＧＨレベルとなっ
た後のクロックＣＬＫ０の最初の立ち上がりエッジで反
転出力がＬＯＷレベルとなる。これによりゲート２はク
ロックＣＬＫ０の反転信号をカウンタ３に供給する。カ
ウンタ３は、図４の場合、被測定パルスが立ち下がるま
でに５クロックカウントすることになる。
【０００７】被測定パルスＸＣの立ち下がりのタイミン
グはＦＦ１４〜１７にラッチされ、図４の場合はＦＦ１
５，１６の出力がＨＩＧＨレベルに変化する。エンコー
ダ１８はこの信号（４ビット）をエンコードし、２ビッ
トの信号、例えば「２」（２進数で１０）を出力する。
グはＦＦ１４〜１７にラッチされ、図４の場合はＦＦ１
５，１６の出力がＨＩＧＨレベルに変化する。エンコー
ダ１８はこの信号（４ビット）をエンコードし、２ビッ
トの信号、例えば「２」（２進数で１０）を出力する。
【０００８】被測定パルスＸＣのパルス幅Ｔは、図４か
らも明らかなように、 Ｔ＝Ｔa ＋Ｔ1 -Ｔb の式で求められる。ただし、Ｔa はクロックの周期Ｔ0
とエンコーダ８の出力値に基づいて求められ、Ｔ1 はク
ロックの周期Ｔ0 とカウンタ３の値の積から求められ、
Ｔb はクロックの周期Ｔ0 とエンコーダ１８の出力値に
基づいて求められる。なお、パルス幅Ｔの測定分解能は
分割される位相差に依存するので、位相の異なるクロッ
クの数を増やせば分解能も上がる。
らも明らかなように、 Ｔ＝Ｔa ＋Ｔ1 -Ｔb の式で求められる。ただし、Ｔa はクロックの周期Ｔ0
とエンコーダ８の出力値に基づいて求められ、Ｔ1 はク
ロックの周期Ｔ0 とカウンタ３の値の積から求められ、
Ｔb はクロックの周期Ｔ0 とエンコーダ１８の出力値に
基づいて求められる。なお、パルス幅Ｔの測定分解能は
分割される位相差に依存するので、位相の異なるクロッ
クの数を増やせば分解能も上がる。
【０００９】
【発明が解決しようとする課題】このような方式によれ
ば、高速の被測定パルスの入力に対し、その信号自身で
データをラッチするので、とりこぼしなく時間幅Ｔを測
定することができる。しかしながら、次のような問題が
ある。ＦＦ１は被測定パルスＸＣを第１のクロックＣＬ
Ｋ０でラッチして同期化しているため、図５に示すよう
に被測定パルスＸＣの立ち上がりエッジが第１のクロッ
クＣＬＫ０のエッジの直前であり、しかもＦＦ１のセッ
トアップ時間よりも短い時間内にある場合は、本来ｔx
のタイミングでＦＦ１の反転出力がＨＩＧＨレベルにな
るはずであるにもかかわらず、クロック１周期分遅れた
ｔxxの時点ではじめてＨＩＧＨレベルとなる。このため
カウンタ３では１クロック分ミスカウントし、誤差を生
ずるという問題があった。
ば、高速の被測定パルスの入力に対し、その信号自身で
データをラッチするので、とりこぼしなく時間幅Ｔを測
定することができる。しかしながら、次のような問題が
ある。ＦＦ１は被測定パルスＸＣを第１のクロックＣＬ
Ｋ０でラッチして同期化しているため、図５に示すよう
に被測定パルスＸＣの立ち上がりエッジが第１のクロッ
クＣＬＫ０のエッジの直前であり、しかもＦＦ１のセッ
トアップ時間よりも短い時間内にある場合は、本来ｔx
のタイミングでＦＦ１の反転出力がＨＩＧＨレベルにな
るはずであるにもかかわらず、クロック１周期分遅れた
ｔxxの時点ではじめてＨＩＧＨレベルとなる。このため
カウンタ３では１クロック分ミスカウントし、誤差を生
ずるという問題があった。
【００１０】なお、ＦＦ４〜７およびＦＦ１４〜１７に
ついてもセットアップ時間の問題はあるが、この場合は
必ずいずれかのＦＦでラッチされる。このときの誤差は
１位相差分に収まる。このような誤差は、非同期の信号
を扱う上では避けられない誤差であって、ここでは特に
問題としない。
ついてもセットアップ時間の問題はあるが、この場合は
必ずいずれかのＦＦでラッチされる。このときの誤差は
１位相差分に収まる。このような誤差は、非同期の信号
を扱う上では避けられない誤差であって、ここでは特に
問題としない。
【００１１】本発明の目的は、このような点に鑑みて、
被測定パルスとクロックのエッジが近接した場合でもク
ロックのミスカウントのない多相クロック時間計測回路
を提供することにある。
被測定パルスとクロックのエッジが近接した場合でもク
ロックのミスカウントのない多相クロック時間計測回路
を提供することにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明では、多相クロックをそれぞれフリップ
フロップに与えて被測定パルスの立ち上がりおよび立ち
下がりのタイミングを検出する手段と、被測定パルスが
立ち上がってからたち下がるまでの間に、反転された前
記第１のクロックが出力されるように構成されたパルス
幅計測用クロックパルス発生手段と、このクロックパル
スをカウントするカウンタを備え、前記カウンタのカウ
ント値と前記タイミングを検出する手段の出力から被測
定パルスのパルス幅を求め得るように構成された多相ク
ロック時間計測回路において、前記タイミングを検出す
る手段の中の第１のクロックとこの第１のクロックと最
も位相差の大きいクロックとが与えられる２つのフリッ
プフロップの出力および前記第１のクロックを受けて、
前記被測定パルスが立ち上がった後、反転された前記第
１のクロックを出力する追加パルス発生手段と、この追
加パルス発生手段の出力と前記パルス幅計測用クロック
パルス発生手段の出力との論理和信号を前記カウンタに
与えるオアゲートを具備したことを特徴とする。
るために本発明では、多相クロックをそれぞれフリップ
フロップに与えて被測定パルスの立ち上がりおよび立ち
下がりのタイミングを検出する手段と、被測定パルスが
立ち上がってからたち下がるまでの間に、反転された前
記第１のクロックが出力されるように構成されたパルス
幅計測用クロックパルス発生手段と、このクロックパル
スをカウントするカウンタを備え、前記カウンタのカウ
ント値と前記タイミングを検出する手段の出力から被測
定パルスのパルス幅を求め得るように構成された多相ク
ロック時間計測回路において、前記タイミングを検出す
る手段の中の第１のクロックとこの第１のクロックと最
も位相差の大きいクロックとが与えられる２つのフリッ
プフロップの出力および前記第１のクロックを受けて、
前記被測定パルスが立ち上がった後、反転された前記第
１のクロックを出力する追加パルス発生手段と、この追
加パルス発生手段の出力と前記パルス幅計測用クロック
パルス発生手段の出力との論理和信号を前記カウンタに
与えるオアゲートを具備したことを特徴とする。
【００１３】
【作用】追加パルス発生手段は、フリップフロップ１の
セットアップ・ホールド時間が満たされずパルス幅計測
用クロックパルス発生手段から反転された第１のクロッ
クパルスが正しく発生しなかった場合でも、反転された
第１のクロックパルスを正しく出力する。これにより、
カウンタでのクロック計数誤差を無くすことができる。
セットアップ・ホールド時間が満たされずパルス幅計測
用クロックパルス発生手段から反転された第１のクロッ
クパルスが正しく発生しなかった場合でも、反転された
第１のクロックパルスを正しく出力する。これにより、
カウンタでのクロック計数誤差を無くすことができる。
【００１４】
【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係る多相クロック時間計測回路の一実施
例を示す構成図である。なお、図において、図３と同等
部分には同一符号を付し、その部分の説明は省略する。
図１の図３と異なる部分は、２０〜２３の回路部分であ
る。２０は基準クロックＣＬＫ０に対して最も位相の遅
れたクロックＣＬＫ３に係る位相差φ3 を検出するゲー
ト回路、２１は遅延回路、２２，２３はゲートである。
図１は本発明に係る多相クロック時間計測回路の一実施
例を示す構成図である。なお、図において、図３と同等
部分には同一符号を付し、その部分の説明は省略する。
図１の図３と異なる部分は、２０〜２３の回路部分であ
る。２０は基準クロックＣＬＫ０に対して最も位相の遅
れたクロックＣＬＫ３に係る位相差φ3 を検出するゲー
ト回路、２１は遅延回路、２２，２３はゲートである。
【００１５】ゲート２０ではＦＦ４の反転出力とＦＦ７
のＱ出力と被測定パルスＸＣのアンドがとられ、その出
力が遅延回路２１に入力される。２２は遅延回路２１の
出力がＨＩＧＨレベルのとき第１のクロックＣＬＫ０を
通過させるゲートである。なお、ゲート回路２０、遅延
回路２１、ゲート２２から成る部分をここでは追加パル
ス発生手段と呼ぶ。２３は論理和回路（以下オア回路と
いう）であり、ゲート２とゲート２２の出力のオアをと
り、その出力をカウンタ３に入力する。
のＱ出力と被測定パルスＸＣのアンドがとられ、その出
力が遅延回路２１に入力される。２２は遅延回路２１の
出力がＨＩＧＨレベルのとき第１のクロックＣＬＫ０を
通過させるゲートである。なお、ゲート回路２０、遅延
回路２１、ゲート２２から成る部分をここでは追加パル
ス発生手段と呼ぶ。２３は論理和回路（以下オア回路と
いう）であり、ゲート２とゲート２２の出力のオアをと
り、その出力をカウンタ３に入力する。
【００１６】以下図２のタイムチャートを参照して動作
を説明する。図５と同様に、被測定パルスＸＣの立ち上
がりがクロックＣＬＫ０の直前にあり、しかもＦＦ１の
セットアップ時間内である場合について説明する。被測
定パルスＸＣの立ち上がりのタイミングは、ＦＦ１の第
１のクロックＣＬＫ０によるセットアップに満たないの
で、ＦＦ１の反転出力は図２の(3) に示すようにＬＯＷ
レベルのままである。ＦＦ１の反転出力は従来と同様に
第１のクロックＣＬＫ０の次の立ち上がりで立ち下が
る。
を説明する。図５と同様に、被測定パルスＸＣの立ち上
がりがクロックＣＬＫ０の直前にあり、しかもＦＦ１の
セットアップ時間内である場合について説明する。被測
定パルスＸＣの立ち上がりのタイミングは、ＦＦ１の第
１のクロックＣＬＫ０によるセットアップに満たないの
で、ＦＦ１の反転出力は図２の(3) に示すようにＬＯＷ
レベルのままである。ＦＦ１の反転出力は従来と同様に
第１のクロックＣＬＫ０の次の立ち上がりで立ち下が
る。
【００１７】他方ＦＦ７のＱ出力は、図２の(4) に示す
ように被測定パルスＸＣの立ち上がりでＨＩＧＨレベル
となる。このときＦＦ４からゲート２０に入力される信
号はＨＩＧＨレベルであるので、ゲート２０の出力は図
２の(5) のように立ち上がる。この出力は遅延回路２１
を経由して図２の(6) に示すようにΔｔ時間だけ遅れた
信号となる。遅延回路２１の出力がＨＩＧＨレベルにな
っている間、ゲート２２からは第１のクロックＣＬＫ０
の反転信号が送出され、図２の(7) に示すような信号が
オアゲート２３に入力される。これにより、オアゲート
２３からはゲート２の出力にかかわらず図２の(8) に示
すようなクロック信号が発生し、カウンタ３に加えられ
る。
ように被測定パルスＸＣの立ち上がりでＨＩＧＨレベル
となる。このときＦＦ４からゲート２０に入力される信
号はＨＩＧＨレベルであるので、ゲート２０の出力は図
２の(5) のように立ち上がる。この出力は遅延回路２１
を経由して図２の(6) に示すようにΔｔ時間だけ遅れた
信号となる。遅延回路２１の出力がＨＩＧＨレベルにな
っている間、ゲート２２からは第１のクロックＣＬＫ０
の反転信号が送出され、図２の(7) に示すような信号が
オアゲート２３に入力される。これにより、オアゲート
２３からはゲート２の出力にかかわらず図２の(8) に示
すようなクロック信号が発生し、カウンタ３に加えられ
る。
【００１８】
【発明の効果】以上説明したように本発明によれば、Ｆ
Ｆ１が１クロック遅れて立ち上がっても、追加パルス発
生手段によって図２の(7) に示すようなパルスＰが発生
するため、カウンタ３でのミスカウントを確実に避ける
ことができる。
Ｆ１が１クロック遅れて立ち上がっても、追加パルス発
生手段によって図２の(7) に示すようなパルスＰが発生
するため、カウンタ３でのミスカウントを確実に避ける
ことができる。
【図１】本発明に係る多相クロック時間計測回路の一実
施例を示す構成図である。
施例を示す構成図である。
【図２】動作を説明するためのタイムチャートである。
【図３】従来の多相クロック時間計測回路の一例を示す
構成図である。
構成図である。
【図４】図３の回路の動作説明用のタイムチャートであ
る。
る。
【図５】エラー発生を説明するための各部の波形図であ
る。
る。
１，４〜７，１４〜１７ フリップフロップ ２，２０，２２，２３ ゲート ８ 第１のエンコーダ １８ 第２のエンコーダ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G04F 10/04
Claims (1)
- 【請求項１】多相クロックをそれぞれフリップフロップ
に与えて被測定パルスの立ち上がりおよび立ち下がりの
タイミングを検出する手段と、 前記多相クロックの中の基準となる第１のクロックで前
記被測定パルスのハイレベルを検出するフリップフロッ
プと、そのフリップフロップの出力と第１のクロックと
を入力とするゲートから成り、被測定パルスが立ち上が
ってからたち下がるまでの間に、反転された前記第１の
クロックが出力されるように構成されたパルス幅計測用
クロックパルス発生手段と、 このクロックパルスをカウントするカウンタを備え、前
記カウンタのカウント値と前記タイミングを検出する手
段の出力から被測定パルスのパルス幅を求め得るように
構成された多相クロック時間計測回路において、 前記タイミングを検出する手段の中の第１のクロックと
この第１のクロックと最も位相差の大きいクロックとが
与えられる２つのフリップフロップの出力および前記第
１のクロックを受けて、前記被測定パルスが立ち上がっ
た後、反転された前記第１のクロックを出力する追加パ
ルス発生手段と、 この追加パルス発生手段の出力と前記パルス幅計測用ク
ロックパルス発生手段の出力との論理和信号を前記カウ
ンタに与えるオアゲートを具備したことを特徴とする多
相クロック時間計測回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06020918A JP3125556B2 (ja) | 1994-02-18 | 1994-02-18 | 多相クロック時間計測回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06020918A JP3125556B2 (ja) | 1994-02-18 | 1994-02-18 | 多相クロック時間計測回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07229979A JPH07229979A (ja) | 1995-08-29 |
| JP3125556B2 true JP3125556B2 (ja) | 2001-01-22 |
Family
ID=12040611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06020918A Expired - Fee Related JP3125556B2 (ja) | 1994-02-18 | 1994-02-18 | 多相クロック時間計測回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125556B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8738312B2 (en) | 2009-02-27 | 2014-05-27 | Furuno Electric Co., Ltd. | Phase measuring device and frequency measuring device |
| TW201303301A (zh) * | 2011-07-15 | 2013-01-16 | Askey Technology Jiangsu Ltd | 測速方法及系統 |
| CN103023487A (zh) * | 2011-09-21 | 2013-04-03 | 亚旭电子科技(江苏)有限公司 | 时间量测方法及系统 |
| CN103018745A (zh) * | 2011-09-21 | 2013-04-03 | 亚旭电子科技(江苏)有限公司 | 距离量测方法及系统 |
| CN103018475A (zh) * | 2011-09-21 | 2013-04-03 | 亚旭电子科技(江苏)有限公司 | 测速方法及系统 |
-
1994
- 1994-02-18 JP JP06020918A patent/JP3125556B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07229979A (ja) | 1995-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4786823A (en) | Noise pulse suppressing circuit in digital system | |
| US4160154A (en) | High speed multiple event timer | |
| JP3125556B2 (ja) | 多相クロック時間計測回路 | |
| US6950375B2 (en) | Multi-phase clock time stamping | |
| US4669098A (en) | Increased resolution counting circuit | |
| JP3770378B2 (ja) | 位相比較回路 | |
| US7321647B2 (en) | Clock extracting circuit and clock extracting method | |
| JP3154302B2 (ja) | 位相差検出回路 | |
| TW294873B (en) | Decoding apparatus for manchester code | |
| JP5055016B2 (ja) | 位相差計測回路 | |
| JP2712725B2 (ja) | 並列ディジタル信号のラッチ装置 | |
| JP2699522B2 (ja) | 時間計測装置 | |
| JP2613916B2 (ja) | データ非周期読出し回路 | |
| KR960013218B1 (ko) | 디지탈 피엘엘 기준입력 발생회로 | |
| JPH01113670A (ja) | 回転検出器 | |
| JPS62280656A (ja) | パルス発生器 | |
| JP3039474B2 (ja) | 非同期パルス信号リタイミング回路 | |
| KR100486236B1 (ko) | 2의계승이아닌분주신호발생장치및방법 | |
| CN107317581B (zh) | 具有高分辨率的时间数字转换器 | |
| JPH01194709A (ja) | 位相判別回路 | |
| JPH0316054B2 (ja) | ||
| US6668298B1 (en) | Shifting an input signal from a high-speed domain to a lower-speed domain | |
| SU822348A1 (ru) | Преобразователь код-временной интервал | |
| JP2620170B2 (ja) | 信号断検出回路 | |
| JPH04244971A (ja) | パルス間隔測定回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |