JP3154302B2 - 位相差検出回路 - Google Patents
位相差検出回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタルマイクロ波
無線通信装置で使用する位相差検出回路に関する。
無線通信装置で使用する位相差検出回路に関する。
【０００２】
【従来の技術】ディジタルマイクロ波無線通信装置にお
いて、１つの信号を異なる２つの伝搬路を通すことによ
って位相差のある２つの信号が得られる。この時、それ
ぞれの信号から得られた、第１入力クロックと、第２入
力クロックは、周波数が同じで位相差のある関係とな
る。
いて、１つの信号を異なる２つの伝搬路を通すことによ
って位相差のある２つの信号が得られる。この時、それ
ぞれの信号から得られた、第１入力クロックと、第２入
力クロックは、周波数が同じで位相差のある関係とな
る。
【０００３】図１２は、従来の位相差検出回路で、図１
３〜図２１は、図１２に示す従来の位相差検出回路の各
部における信号波形図である。図１２において、第１入
力端子１に第１入力クロックを入力し、第２入力端子２
に第１入力クロックと周波数が同じで位相の異なる第２
入力クロックを入力する。第１入力端子に入力された第
１入力クロックは、排他的論理和回路６の一方の入力端
に入力され、第２入力端子に入力された第２入力クロッ
クは、排他的論理和回路６の他方の入力端に入力され
る。第１入力端子１に振幅が５Ｖの第１入力クロックを
入力し、第２入力端子２に振幅が５Ｖの第２入力クロッ
クを入力すると、排他的論理和回路６の出力信号は、図
１３〜図２１に示すように、第１入力クロックと第２入
力クロックの位相差によって波形が変わる。
３〜図２１は、図１２に示す従来の位相差検出回路の各
部における信号波形図である。図１２において、第１入
力端子１に第１入力クロックを入力し、第２入力端子２
に第１入力クロックと周波数が同じで位相の異なる第２
入力クロックを入力する。第１入力端子に入力された第
１入力クロックは、排他的論理和回路６の一方の入力端
に入力され、第２入力端子に入力された第２入力クロッ
クは、排他的論理和回路６の他方の入力端に入力され
る。第１入力端子１に振幅が５Ｖの第１入力クロックを
入力し、第２入力端子２に振幅が５Ｖの第２入力クロッ
クを入力すると、排他的論理和回路６の出力信号は、図
１３〜図２１に示すように、第１入力クロックと第２入
力クロックの位相差によって波形が変わる。
【０００４】位相差が０ビット（図１３）及び±１ビッ
ト（図２１，図２２）のときには、排他的論理和回路６
の出力信号は、第１入力クロック及び第２入力クロック
の立上り及び立下りで、ひげ状のパルスになる。このひ
げ状のパルスは第１積分器８で平滑化され、０Ｖの位相
差出力信号となって、出力端子１３に出力される。
ト（図２１，図２２）のときには、排他的論理和回路６
の出力信号は、第１入力クロック及び第２入力クロック
の立上り及び立下りで、ひげ状のパルスになる。このひ
げ状のパルスは第１積分器８で平滑化され、０Ｖの位相
差出力信号となって、出力端子１３に出力される。
【０００５】位相差が±１／４ビット（図１４，図１
５）及び±３／４ビット（図１８，図１９）のときは、
排他的論理和回路６の出力信号は、振幅が５Ｖで、第１
入力クロック及び第２入力クロックの２倍の周期のクロ
ック信号になる。このクロック信号は第１積分器８で平
滑化され、２．５Ｖの位相差出力信号となって、出力端
子１３に出力される。
５）及び±３／４ビット（図１８，図１９）のときは、
排他的論理和回路６の出力信号は、振幅が５Ｖで、第１
入力クロック及び第２入力クロックの２倍の周期のクロ
ック信号になる。このクロック信号は第１積分器８で平
滑化され、２．５Ｖの位相差出力信号となって、出力端
子１３に出力される。
【０００６】位相差が±１／２ビット（図１６，図１
７）のときには、排他的論理和回路６の出力信号は、５
Ｖにひげ状のパルスのある波形となる。この出力信号
は、第１積分器８で平滑化され、５Ｖの位相差出力信号
となって、出力端子１３に出力される。
７）のときには、排他的論理和回路６の出力信号は、５
Ｖにひげ状のパルスのある波形となる。この出力信号
は、第１積分器８で平滑化され、５Ｖの位相差出力信号
となって、出力端子１３に出力される。
【０００７】第１入力クロックと第２入力クロックの位
相差と位相差出力信号との関係は、図２２に示すグラフ
となる。
相差と位相差出力信号との関係は、図２２に示すグラフ
となる。
【０００８】
【発明が解決しようとする課題】この従来の位相差検出
回路では、第１入力クロックと第２入力クロックの位相
差が０ビット〜１／２ビットの範囲の位相差出力信号に
よって、どれだけ位相差があるのかわかるが、位相差が
正であるのか負であるのかわからない。そのため、位相
差をなくそうとする場合、どちらの位相を遅らせればよ
いのか判断できないという問題点があった。
回路では、第１入力クロックと第２入力クロックの位相
差が０ビット〜１／２ビットの範囲の位相差出力信号に
よって、どれだけ位相差があるのかわかるが、位相差が
正であるのか負であるのかわからない。そのため、位相
差をなくそうとする場合、どちらの位相を遅らせればよ
いのか判断できないという問題点があった。
【０００９】本発明の目的は、位相差出力信号によっ
て、どれだけ位相差があって、位相差が正であるのか負
であるのかかわるようにすることにある。
て、どれだけ位相差があって、位相差が正であるのか負
であるのかかわるようにすることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の位相差検出回路は、同じ周波数で位相差を
もった第１および第２のクロックのうちの第２のクロッ
クを１／４ビット遅延させる１／４ビット遅延器と、前
記第１のクロックと前記遅延器から出力される前記第２
のクロックとの位相を比較する排他的論理和回路と、前
記第１のクロックが入力される入力端Ｄと、前記第２の
クロックが入力されるクロック入力端Ｃとを有するＤフ
リップフロップと、前記Ｄフリップフロップの出力信号
を平滑化する第１の積分器と、前記第１の積分器の出力
信号の電圧が所定の電圧よりも高いか低いかを判断し、
高ければ第１の電圧を、低ければ第２の電圧を出力する
電圧比較器と、前記第１，第２のクロックとそれぞれ同
期がとれている第１，第２のフレームパルスを入力し、
これらフレームパルスの位相を比較するＲ−Ｓフリップ
フロップと、前記排他的論理和回路の出力信号および前
記Ｒ−Ｓフリップフロップの出力信号のいずれかを、前
記電圧比較器の出力する前記第１および第２の電圧で選
択し出力するセレクタと、前記セレクタの出力信号を平
滑化する第２の積分器と、を備えることを特徴とする。
に、本発明の位相差検出回路は、同じ周波数で位相差を
もった第１および第２のクロックのうちの第２のクロッ
クを１／４ビット遅延させる１／４ビット遅延器と、前
記第１のクロックと前記遅延器から出力される前記第２
のクロックとの位相を比較する排他的論理和回路と、前
記第１のクロックが入力される入力端Ｄと、前記第２の
クロックが入力されるクロック入力端Ｃとを有するＤフ
リップフロップと、前記Ｄフリップフロップの出力信号
を平滑化する第１の積分器と、前記第１の積分器の出力
信号の電圧が所定の電圧よりも高いか低いかを判断し、
高ければ第１の電圧を、低ければ第２の電圧を出力する
電圧比較器と、前記第１，第２のクロックとそれぞれ同
期がとれている第１，第２のフレームパルスを入力し、
これらフレームパルスの位相を比較するＲ−Ｓフリップ
フロップと、前記排他的論理和回路の出力信号および前
記Ｒ−Ｓフリップフロップの出力信号のいずれかを、前
記電圧比較器の出力する前記第１および第２の電圧で選
択し出力するセレクタと、前記セレクタの出力信号を平
滑化する第２の積分器と、を備えることを特徴とする。
【００１１】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【００１２】図１は、本発明の一実施例を示す図で、図
２〜図１０は、図１に示す一実施例の各部における信号
波形図である。ディジタルマイクロ波無線通信装置にお
いて、１つの信号を異なる２つの伝搬路を通すことによ
って位相差のある２つの信号が得られる。この時、それ
ぞれの信号から得られた、第１入力クロックと、第２入
力クロックは周波数が同じで位相差のある関係となる。
また、ディジタルマイクロ波無線通信装置で信号を伝送
するために、信号の先頭を示すための情報を信号に多重
している。この先頭を示すものがフレームパルスで、第
１入力クロックと第２入力クロックと同様にそれぞれの
信号から第１フレームパルスと第２フレームパルスが得
られる。
２〜図１０は、図１に示す一実施例の各部における信号
波形図である。ディジタルマイクロ波無線通信装置にお
いて、１つの信号を異なる２つの伝搬路を通すことによ
って位相差のある２つの信号が得られる。この時、それ
ぞれの信号から得られた、第１入力クロックと、第２入
力クロックは周波数が同じで位相差のある関係となる。
また、ディジタルマイクロ波無線通信装置で信号を伝送
するために、信号の先頭を示すための情報を信号に多重
している。この先頭を示すものがフレームパルスで、第
１入力クロックと第２入力クロックと同様にそれぞれの
信号から第１フレームパルスと第２フレームパルスが得
られる。
【００１３】図１において、第１入力端子１に第１入力
クロックを入力し、第２入力端子２に第１入力クロック
と周波数が同じで位相の異なる第２入力クロックを入力
する。第１入力端子１に入力された第１入力クロック
は、排他的論理和回路６の一方の入力端とＤフリップフ
ロップ７のデータ入力端Ｄに入力される。第２入力端子
２に入力された第２入力クロックは、１／４ビット遅延
器５に入力され、１／４ビット遅延器５から１／４ビッ
ト遅れた信号を出力する。この信号は、排他的論理和回
路６の他方の入力端とＤフリップフロップ７のクロック
入力端Ｃに入力される。第１入力端子１に振幅が５Ｖの
第１入力クロックを入力し、第２入力端子２に振幅が５
Ｖの第２入力クロックを入力すると、排他的論理和回路
６の出力信号は、図２〜図１０に示すように、第１入力
クロックと第２入力クロックの位相差によって波形が変
わる。
クロックを入力し、第２入力端子２に第１入力クロック
と周波数が同じで位相の異なる第２入力クロックを入力
する。第１入力端子１に入力された第１入力クロック
は、排他的論理和回路６の一方の入力端とＤフリップフ
ロップ７のデータ入力端Ｄに入力される。第２入力端子
２に入力された第２入力クロックは、１／４ビット遅延
器５に入力され、１／４ビット遅延器５から１／４ビッ
ト遅れた信号を出力する。この信号は、排他的論理和回
路６の他方の入力端とＤフリップフロップ７のクロック
入力端Ｃに入力される。第１入力端子１に振幅が５Ｖの
第１入力クロックを入力し、第２入力端子２に振幅が５
Ｖの第２入力クロックを入力すると、排他的論理和回路
６の出力信号は、図２〜図１０に示すように、第１入力
クロックと第２入力クロックの位相差によって波形が変
わる。
【００１４】位相差が０ビット（図２）、±１／２ビッ
ト（図５，図６）、及び、±１ビット（図９，図１０）
のときには、排他的論理和回路６の出力信号は、振幅が
５Ｖで、第１入力クロック及び第２入力クロックの２倍
の周期のクロック信号となり、位相差が−１／４ビット
（図３）及び＋３／４ビット（図８）のときには、排他
的論理和回路６の出力信号は、０Ｖにひげ状のパルスの
ある波形となり、位相差が＋１／４ビット（図４）及び
−３／４ビット（図７）のときには、排他的論理和回路
６の出力信号は、５Ｖにひげ状のパルスのある波形とな
る。
ト（図５，図６）、及び、±１ビット（図９，図１０）
のときには、排他的論理和回路６の出力信号は、振幅が
５Ｖで、第１入力クロック及び第２入力クロックの２倍
の周期のクロック信号となり、位相差が−１／４ビット
（図３）及び＋３／４ビット（図８）のときには、排他
的論理和回路６の出力信号は、０Ｖにひげ状のパルスの
ある波形となり、位相差が＋１／４ビット（図４）及び
−３／４ビット（図７）のときには、排他的論理和回路
６の出力信号は、５Ｖにひげ状のパルスのある波形とな
る。
【００１５】Ｄフリップフロップ７の出力信号も、図２
〜図１０に示すように、第１入力クロックと第２入力ク
ロックの位相差によって波形が変わる。位相差が０ビッ
ト（図２）及び±１ビット（図９，図１０）のときに
は、Ｄフリップフロップ７の出力信号は５Ｖになり、位
相差が±１／２ビット（図５，図６）のときには、Ｄフ
リップフロップ７の出力信号は０Ｖになり、位相差が±
１／４ビット（図３，図４）及び±３／４ビット（図
７，図８）のときには、Ｄフリップフロップ７の出力信
号は、５Ｖと０Ｖがランダムに出力される。
〜図１０に示すように、第１入力クロックと第２入力ク
ロックの位相差によって波形が変わる。位相差が０ビッ
ト（図２）及び±１ビット（図９，図１０）のときに
は、Ｄフリップフロップ７の出力信号は５Ｖになり、位
相差が±１／２ビット（図５，図６）のときには、Ｄフ
リップフロップ７の出力信号は０Ｖになり、位相差が±
１／４ビット（図３，図４）及び±３／４ビット（図
７，図８）のときには、Ｄフリップフロップ７の出力信
号は、５Ｖと０Ｖがランダムに出力される。
【００１６】このＤフリップフロップ７の出力信号は、
第１積分器８に入力され、平滑化された信号が、第１積
分器８から出力される。第１積分器の出力信号は、第１
入力クロックと第２入力クロックの位相差が０ビット
（図２）、±１／２ビット（図５，図６）、及び、±１
ビット（図９，図１０）のときには、Ｄフリップフロッ
プ７の出力信号が、そのまま第１積分器８の出力信号に
なり、位相差が±１／４ビット（図３，図４）及び±３
／４ビット（図７，図８）のときには、２．５Ｖにな
る。
第１積分器８に入力され、平滑化された信号が、第１積
分器８から出力される。第１積分器の出力信号は、第１
入力クロックと第２入力クロックの位相差が０ビット
（図２）、±１／２ビット（図５，図６）、及び、±１
ビット（図９，図１０）のときには、Ｄフリップフロッ
プ７の出力信号が、そのまま第１積分器８の出力信号に
なり、位相差が±１／４ビット（図３，図４）及び±３
／４ビット（図７，図８）のときには、２．５Ｖにな
る。
【００１７】第１積分器８の出力信号は、電圧比較器９
に入力され、設定された電圧１Ｖと比較される。第１積
分器８の出力信号が、１Ｖよりも高ければ、電圧比較器
９は５Ｖを出力し、第１積分器８の出力信号が、１Ｖよ
りも低ければ、電圧比較器９は０Ｖを出力する。したが
って、第１入力クロックと第２入力クロックの位相差
が、±１／２ビットになったときだけ、第１積分器８の
出力信号が０Ｖになり１Ｖよりも低くなり電圧比較器９
は０Ｖを出力し、それ以外のときは、電圧比較器９は５
Ｖを出力する。第１入力クロックに位相同期のとれた振
幅が５Ｖの第１フレームパルスを、第３入力端子３を介
して、Ｒ−Ｓフリップフロップ１０のリセット入力端Ｒ
に入力し、第２入力クロックに位相同期のとれた振幅が
５Ｖの第２フレームパルスを、第４入力端子４を介し
て、Ｒ−Ｓフリップフロップ１０のセット入力端Ｓに入
力する。第１フレームパルスと第１クロックの関係は、
クロック１ビット幅の０Ｖのパルスで、周期がｎビット
（ｎは整数）でクロックの立ち上がりに一致している。
第２フレームパルスと第２クロックの関係も同様であ
る。
に入力され、設定された電圧１Ｖと比較される。第１積
分器８の出力信号が、１Ｖよりも高ければ、電圧比較器
９は５Ｖを出力し、第１積分器８の出力信号が、１Ｖよ
りも低ければ、電圧比較器９は０Ｖを出力する。したが
って、第１入力クロックと第２入力クロックの位相差
が、±１／２ビットになったときだけ、第１積分器８の
出力信号が０Ｖになり１Ｖよりも低くなり電圧比較器９
は０Ｖを出力し、それ以外のときは、電圧比較器９は５
Ｖを出力する。第１入力クロックに位相同期のとれた振
幅が５Ｖの第１フレームパルスを、第３入力端子３を介
して、Ｒ−Ｓフリップフロップ１０のリセット入力端Ｒ
に入力し、第２入力クロックに位相同期のとれた振幅が
５Ｖの第２フレームパルスを、第４入力端子４を介し
て、Ｒ−Ｓフリップフロップ１０のセット入力端Ｓに入
力する。第１フレームパルスと第１クロックの関係は、
クロック１ビット幅の０Ｖのパルスで、周期がｎビット
（ｎは整数）でクロックの立ち上がりに一致している。
第２フレームパルスと第２クロックの関係も同様であ
る。
【００１８】したがって、第１入力クロックと第２入力
クロックの位相差が０ビット（図２）のときには、第１
フレームパルスと第２フレームパルスの位相差も０ビッ
トになる。Ｒ−Ｓフリップフロップ１０は、第１フレー
ムパルスと第２フレームパルスの位相を比較するもので
あり、Ｒ−Ｓフリップフロップ１０の出力信号は、位相
差が０ビットのときには、５Ｖと０Ｖがランダムにな
り、位相差が＋１／４ビット（図４）、＋１／２ビット
（図６）、＋３／４ビット（図８）、及び、＋１ビット
（図１０）のときには、５Ｖが支配的になり、位相差が
−１／４ビット（図３）、−１／２ビット（図５）、−
３／４ビット（図７）、及び、−１ビット（図９）のと
きには、０Ｖが支配的になる。セレクタ１１は、排他的
論理和回路６の出力信号とＲ−Ｓフリップフロップ１０
の出力信号のいずれか一方を、電圧比較器９の出力信号
により選択し、電圧比較器９の出力信号が５Ｖのとき、
排他的論理和回路６の出力信号を選択し、電圧比較器９
の出力信号が０Ｖのとき、Ｒ−Ｓフリップフロップ回路
１０の出力信号を選択し、セレクタ１１の出力信号とし
て出力する。セレクタ１１の出力信号は、第２積分器１
２で平滑化され、位相差出力信号となって出力端子１３
に出力される。
クロックの位相差が０ビット（図２）のときには、第１
フレームパルスと第２フレームパルスの位相差も０ビッ
トになる。Ｒ−Ｓフリップフロップ１０は、第１フレー
ムパルスと第２フレームパルスの位相を比較するもので
あり、Ｒ−Ｓフリップフロップ１０の出力信号は、位相
差が０ビットのときには、５Ｖと０Ｖがランダムにな
り、位相差が＋１／４ビット（図４）、＋１／２ビット
（図６）、＋３／４ビット（図８）、及び、＋１ビット
（図１０）のときには、５Ｖが支配的になり、位相差が
−１／４ビット（図３）、−１／２ビット（図５）、−
３／４ビット（図７）、及び、−１ビット（図９）のと
きには、０Ｖが支配的になる。セレクタ１１は、排他的
論理和回路６の出力信号とＲ−Ｓフリップフロップ１０
の出力信号のいずれか一方を、電圧比較器９の出力信号
により選択し、電圧比較器９の出力信号が５Ｖのとき、
排他的論理和回路６の出力信号を選択し、電圧比較器９
の出力信号が０Ｖのとき、Ｒ−Ｓフリップフロップ回路
１０の出力信号を選択し、セレクタ１１の出力信号とし
て出力する。セレクタ１１の出力信号は、第２積分器１
２で平滑化され、位相差出力信号となって出力端子１３
に出力される。
【００１９】位相差出力信号は、第１入力クロックと第
２入力クロックの位相差が０ビット（図２）及び±１ビ
ット（図９，図１０）のときに、２．５Ｖ、位相差が−
１／４ビット（図３）、−１／２ビット（図５）、及
び、＋３／４ビット（図８）のときと、−３／４ビット
に限りなく近くなるときに、０Ｖ、位相差が＋１／４ビ
ット（図４）、＋１／２ビット（図６）、及び、−３／
４ビット（図７）のときと、＋３／４ビットに限りなく
近くなるときに、５Ｖになる。
２入力クロックの位相差が０ビット（図２）及び±１ビ
ット（図９，図１０）のときに、２．５Ｖ、位相差が−
１／４ビット（図３）、−１／２ビット（図５）、及
び、＋３／４ビット（図８）のときと、−３／４ビット
に限りなく近くなるときに、０Ｖ、位相差が＋１／４ビ
ット（図４）、＋１／２ビット（図６）、及び、−３／
４ビット（図７）のときと、＋３／４ビットに限りなく
近くなるときに、５Ｖになる。
【００２０】したがって、第１入力クロックと第２入力
クロックの位相差と位相差出力信号との関係は、図１１
に示すグラフとなる。
クロックの位相差と位相差出力信号との関係は、図１１
に示すグラフとなる。
【００２１】
【発明の効果】本発明は、以上説明したように構成され
ているので、０ビット〜１／４ビットの範囲の位相差出
力信号によって、どれだけ位相差があり、位相差が正で
あるのか負であるのかわかるという効果が得られる。
ているので、０ビット〜１／４ビットの範囲の位相差出
力信号によって、どれだけ位相差があり、位相差が正で
あるのか負であるのかわかるという効果が得られる。
【図１】本発明の一実施例を示す図である。
【図２】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が０ビットのときの各部に
おける信号波形図である。
と第２入力クロックの位相差が０ビットのときの各部に
おける信号波形図である。
【図３】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１／４ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が−１／４ビットのときの
各部における信号波形図である。
【図４】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋１／４ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が＋１／４ビットのときの
各部における信号波形図である。
【図５】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１／２ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が−１／２ビットのときの
各部における信号波形図である。
【図６】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋１／２ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が＋１／２ビットのときの
各部における信号波形図である。
【図７】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−３／４ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が−３／４ビットのときの
各部における信号波形図である。
【図８】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋３／４ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が＋３／４ビットのときの
各部における信号波形図である。
【図９】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１ビットのときの各部
における信号波形図である。
と第２入力クロックの位相差が−１ビットのときの各部
における信号波形図である。
【図１０】本発明の一実施例において、第１入力クロッ
クと第２入力クロックの位相差が＋１ビットのときの各
部における信号波形図である。
クと第２入力クロックの位相差が＋１ビットのときの各
部における信号波形図である。
【図１１】本発明の一実施例における、第１入力クロッ
クと第２入力クロックの位相差と、位相差出力信号との
関係を示す図である。
クと第２入力クロックの位相差と、位相差出力信号との
関係を示す図である。
【図１２】従来の位相差検出回路を示す図である。
【図１３】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が０ビットのときの
各部における信号波形図である。
ロックと第２入力クロックの位相差が０ビットのときの
各部における信号波形図である。
【図１４】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１／４ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が−１／４ビットの
ときの各部における信号波形図である。
【図１５】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１／４ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が＋１／４ビットの
ときの各部における信号波形図である。
【図１６】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１／２ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が−１／２ビットの
ときの各部における信号波形図である。
【図１７】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１／２ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が＋１／２ビットの
ときの各部における信号波形図である。
【図１８】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−３／４ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が−３／４ビットの
ときの各部における信号波形図である。
【図１９】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋３／４ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が＋３／４ビットの
ときの各部における信号波形図である。
【図２０】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１ビットのとき
の各部における信号波形図である。
ロックと第２入力クロックの位相差が−１ビットのとき
の各部における信号波形図である。
【図２１】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１ビットのとき
の各部における信号波形図である。
ロックと第２入力クロックの位相差が＋１ビットのとき
の各部における信号波形図である。
【図２２】従来の位相差検出回路における、第１入力ク
ロックと第２入力クロックの位相差と、位相差出力信号
との関係を示す図である。
ロックと第２入力クロックの位相差と、位相差出力信号
との関係を示す図である。
１ 第１入力端子 ２ 第２入力端子 ３ 第３入力端子 ４ 第４入力端子 ５ １／４ビット遅延器 ６ 排他的論理和回路 ７ Ｄフリップフロップ ８ 第１積分器 ９ 電圧比較器 １０ Ｒ−Ｓフリップフロップ １１ セレクタ １２ 第２積分器 １３ 出力端子
Claims (1)
- 【請求項１】同じ周波数で位相差をもった第１および第
２のクロックのうちの第２のクロックを１／４ビット遅
延させる１／４ビット遅延器と、 前記第１のクロックと前記遅延器から出力される前記第
２のクロックとの位相を比較する排他的論理和回路と、 前記第１のクロックが入力される入力端Ｄと、前記第２
のクロックが入力されるクロック入力端Ｃとを有するＤ
フリップフロップと、 前記Ｄフリップフロップの出力信号を平滑化する第１の
積分器と、 前記第１の積分器の出力信号の電圧が所定の電圧よりも
高いか低いかを判断し、高ければ第１の電圧を、低けれ
ば第２の電圧を出力する電圧比較器と、 前記第１，第２のクロックとそれぞれ同期がとれている
第１，第２のフレームパルスを入力し、これらフレーム
パルスの位相を比較するＲ−Ｓフリップフロップと、 前記排他的論理和回路の出力信号および前記Ｒ−Ｓフリ
ップフロップの出力信号のいずれかを、前記電圧比較器
の出力する前記第１および第２の電圧で選択し出力する
セレクタと、 前記セレクタの出力信号を平滑化する第２の積分器と、 を備えることを特徴とする位相差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00468492A JP3154302B2 (ja) | 1992-01-14 | 1992-01-14 | 位相差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00468492A JP3154302B2 (ja) | 1992-01-14 | 1992-01-14 | 位相差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191237A JPH05191237A (ja) | 1993-07-30 |
| JP3154302B2 true JP3154302B2 (ja) | 2001-04-09 |
Family
ID=11590720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00468492A Expired - Fee Related JP3154302B2 (ja) | 1992-01-14 | 1992-01-14 | 位相差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154302B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10924119B1 (en) | 2019-12-10 | 2021-02-16 | Samsung Electronics Co., Ltd. | Clock data recovery circuit and apparatus including the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2776334B2 (ja) * | 1995-10-19 | 1998-07-16 | 日本電気株式会社 | 位相同期回路 |
| DE69929016D1 (de) | 1998-10-07 | 2006-01-26 | Fujitsu Ltd | Phasenkomparatorschaltung |
| JP5277694B2 (ja) | 2008-04-03 | 2013-08-28 | 日本電気株式会社 | 半導体集積回路 |
-
1992
- 1992-01-14 JP JP00468492A patent/JP3154302B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10924119B1 (en) | 2019-12-10 | 2021-02-16 | Samsung Electronics Co., Ltd. | Clock data recovery circuit and apparatus including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05191237A (ja) | 1993-07-30 |
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