JPH0616618B2 - クロツク非同期検出回路 - Google Patents
クロツク非同期検出回路Info
- Publication number
- JPH0616618B2 JPH0616618B2 JP60288746A JP28874685A JPH0616618B2 JP H0616618 B2 JPH0616618 B2 JP H0616618B2 JP 60288746 A JP60288746 A JP 60288746A JP 28874685 A JP28874685 A JP 28874685A JP H0616618 B2 JPH0616618 B2 JP H0616618B2
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- signal
- phase comparison
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Manipulation Of Pulses (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は時分割多重化方式の速度変換回路におけるクロ
ック非同期検出回路に関するものである。
ック非同期検出回路に関するものである。
従来技術 第３図は従来のクロック非同期検出回路及び８ビットメ
モリを有する受信側速度変換回路のブロック図例であ
る。ここで言う速度変換のメモリーは一般には２ビット
以上であるがここでは説明の便宜上８ビットとしてお
り、同様に便宜上受信側としている。第４図は第３図に
示すブロック図における第１及び第２の位相比較回路の
入力信号を示すタイムチャートである。
モリを有する受信側速度変換回路のブロック図例であ
る。ここで言う速度変換のメモリーは一般には２ビット
以上であるがここでは説明の便宜上８ビットとしてお
り、同様に便宜上受信側としている。第４図は第３図に
示すブロック図における第１及び第２の位相比較回路の
入力信号を示すタイムチャートである。
ゲータ回路１００は、一定の規則により送出されたクロ
ック禁止信号８の制御により入力クロック９の一部を抜
いた信号１０を出力する。書き込みクロック発生回路１
０１は前記信号１０を８分周して８つの異なる位相を持
つ書き込みクロック１１−１〜８を出力する。読み出し
クロック発生回路１０３は入力クロック１２を８分周し
て８つの異なる位相を持つ読み出しクロック１３−１〜
８を出力する。第１の位相比較回路１０４は８ビットメ
モリ１０２のある特定のメモリの書き込みクロック１１
−１と読み出しクロック１３−１の位相関係が安定点の
中心において第４図（ａ−１），（ａ−２）の如き関係
になる様、前記読み出しクロック発生回路１０３の入力
クロック１２を制御する。つまり、第１の位相比較回路
１０４の出力信号１４は電圧制御発振器１０７の制御信
号となる。前記電圧制御発振器１０７の出力端子は前記
読み出しクロック発生回路の入力端子に接続される。こ
こで第４図（ａ−１），（ａ−２），（ｂ−１），（ｂ
−２）は第１の位相比較回路入力信号（ａ−１）と（ａ
−２）及び第２の位相比較回路の入力信号（ｂ−１）と
（ｂ−２）であり、それぞれ書き込みクロック１１−
１，読み出しクロック１３−１，書き込みクロック１１
−７及び読み出しクロック１３−１が安定点の中心にあ
るときの位相関係を示している。速度変換回路における
書き込みクロックと読み出しクロックとの位相関係に
は、たとえばスタッフ同期回路の場合、最大でプラスマ
イナス２ビットのゆらぎが存在する。第２の位相比較回
路１０５はフリップフロップで構成されておりクロック
非同期検出のための回路である。クロック同期状態では
前記第２の位相比較回路１０５は第４図（ｂ−２）の読
み出しクロック１３−１の立ち上りで第４図（ｂ−１）
の書き込みクロック１１−７の論理“１”の部分を読み
込み論理“１”の信号１５を出力する。書き込みクロッ
クと読み出しクロックの間に前記プラスマイナス２ビッ
トのゆらぎが存在してもクロック同期状態であれば前記
第２の位相比較回路１０５は常に論理“１”の信号を出
力する。即ち例えば、このフリップフロップは書き込み
クロック１１−７の論理“０”に対応する信号レベルに
近い側に入力閾値を持つようなものであればよい。クロ
ック非同期状態では前記第２の位相比較回路１０５は論
理“１”と“０”の信号を交互に出力する。判定回路１
０６は入力信号１５を積分することによりクロック非同
期を検出する回路である。つまり、前記入力信号１５が
常に論理“１”の信号であるか、または論理“１”と
“０”が交互に変化する信号であるかを区別することに
よりクロック同期状態を判定している。
ック禁止信号８の制御により入力クロック９の一部を抜
いた信号１０を出力する。書き込みクロック発生回路１
０１は前記信号１０を８分周して８つの異なる位相を持
つ書き込みクロック１１−１〜８を出力する。読み出し
クロック発生回路１０３は入力クロック１２を８分周し
て８つの異なる位相を持つ読み出しクロック１３−１〜
８を出力する。第１の位相比較回路１０４は８ビットメ
モリ１０２のある特定のメモリの書き込みクロック１１
−１と読み出しクロック１３−１の位相関係が安定点の
中心において第４図（ａ−１），（ａ−２）の如き関係
になる様、前記読み出しクロック発生回路１０３の入力
クロック１２を制御する。つまり、第１の位相比較回路
１０４の出力信号１４は電圧制御発振器１０７の制御信
号となる。前記電圧制御発振器１０７の出力端子は前記
読み出しクロック発生回路の入力端子に接続される。こ
こで第４図（ａ−１），（ａ−２），（ｂ−１），（ｂ
−２）は第１の位相比較回路入力信号（ａ−１）と（ａ
−２）及び第２の位相比較回路の入力信号（ｂ−１）と
（ｂ−２）であり、それぞれ書き込みクロック１１−
１，読み出しクロック１３−１，書き込みクロック１１
−７及び読み出しクロック１３−１が安定点の中心にあ
るときの位相関係を示している。速度変換回路における
書き込みクロックと読み出しクロックとの位相関係に
は、たとえばスタッフ同期回路の場合、最大でプラスマ
イナス２ビットのゆらぎが存在する。第２の位相比較回
路１０５はフリップフロップで構成されておりクロック
非同期検出のための回路である。クロック同期状態では
前記第２の位相比較回路１０５は第４図（ｂ−２）の読
み出しクロック１３−１の立ち上りで第４図（ｂ−１）
の書き込みクロック１１−７の論理“１”の部分を読み
込み論理“１”の信号１５を出力する。書き込みクロッ
クと読み出しクロックの間に前記プラスマイナス２ビッ
トのゆらぎが存在してもクロック同期状態であれば前記
第２の位相比較回路１０５は常に論理“１”の信号を出
力する。即ち例えば、このフリップフロップは書き込み
クロック１１−７の論理“０”に対応する信号レベルに
近い側に入力閾値を持つようなものであればよい。クロ
ック非同期状態では前記第２の位相比較回路１０５は論
理“１”と“０”の信号を交互に出力する。判定回路１
０６は入力信号１５を積分することによりクロック非同
期を検出する回路である。つまり、前記入力信号１５が
常に論理“１”の信号であるか、または論理“１”と
“０”が交互に変化する信号であるかを区別することに
よりクロック同期状態を判定している。
従来技術の問題点 本速度変換回路の書き込みクロックと読み出しクロック
の間の位相のゆらぎが速度変換により生じる量すなわち
この説明の場合のプラスマイナス２ビットの範囲内であ
ればクロック非同期検出回路は正常に動作するのでは問
題はないが、前記ゲート回路１００の入力クロック９に
ジッタというゆらぎの成分が含まれている場合には、速
度変換回路が有する前記プラスマイナス２ビットのゆら
ぎと、前記入力クロック９に含まれるゆらぎのために、
従来のクハック非同期検出回路ではクロック非同期状態
でないにもかかわらず、つまりこの説明の場合の例では
書き込みクロックと読み出しクロックの間の位相のゆら
ぎがプラスマイナス４ビットまでクロックを同期状態に
保つことができるにもかかわらず、第２の位相比較回路
１０５が論理“０”を読み込み誤ってクロック非同期と
判定してしまう欠点を有している。
の間の位相のゆらぎが速度変換により生じる量すなわち
この説明の場合のプラスマイナス２ビットの範囲内であ
ればクロック非同期検出回路は正常に動作するのでは問
題はないが、前記ゲート回路１００の入力クロック９に
ジッタというゆらぎの成分が含まれている場合には、速
度変換回路が有する前記プラスマイナス２ビットのゆら
ぎと、前記入力クロック９に含まれるゆらぎのために、
従来のクハック非同期検出回路ではクロック非同期状態
でないにもかかわらず、つまりこの説明の場合の例では
書き込みクロックと読み出しクロックの間の位相のゆら
ぎがプラスマイナス４ビットまでクロックを同期状態に
保つことができるにもかかわらず、第２の位相比較回路
１０５が論理“０”を読み込み誤ってクロック非同期と
判定してしまう欠点を有している。
発明の目的 本発明は上記欠点を回避し簡単な回路を付加することに
より入力クロックにジッタが含まれていても正しくクロ
ックの非同期を検出することができるクロック非同期検
出回路を提供することにある。
より入力クロックにジッタが含まれていても正しくクロ
ックの非同期を検出することができるクロック非同期検
出回路を提供することにある。
発明の構成 フリップフロップで構成された位相比較器において、Ｎ
を２以上の整数として、第１のクロックのＮ分周器出力
をフリップフロップのクロック入力とし、第２のクロッ
クのＮ分周器出力の種々の位相およびクロックを入力と
し、クロック同期状態における安定点から前後に一定と
なる範囲を広くした信号を出力する論理回路を有し、前
記論理回路の出力を前記位相比較器のデータ入力とする
ことを特徴とするクロック非同期検出回路を提供するこ
とにある。
を２以上の整数として、第１のクロックのＮ分周器出力
をフリップフロップのクロック入力とし、第２のクロッ
クのＮ分周器出力の種々の位相およびクロックを入力と
し、クロック同期状態における安定点から前後に一定と
なる範囲を広くした信号を出力する論理回路を有し、前
記論理回路の出力を前記位相比較器のデータ入力とする
ことを特徴とするクロック非同期検出回路を提供するこ
とにある。
実施例の説明 以下図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例のブロック図である。この実
施例は８ビットを有する受信側速度変換回路におけるク
ロック非同期検出回路である。
施例は８ビットを有する受信側速度変換回路におけるク
ロック非同期検出回路である。
第２図は第１図に示すブロック図における第１及び第２
の位相比較回路の入力信号を示すタイムチャートであ
る。ゲート回路１００，書き込みクロック発生回路１０
１，読み出しクロック発生回路１０３及び第１の位相比
較回路の動作は従来例の第３図と同様である。ゲート回
路１０８は前記ゲート回路１００の入力クロック９，書
き込みクロック１１−５及び１１−８を入力信号とし、
第２図（ｂ−１）に示す様な信号１７を出力する。ここ
で第２図（ａ−１），（ａ−２），（ｂ−１），（ｂ−
２）は第１の位相比較回路の入力信号（ａ−１）と（ａ
−２）及び第２の位相比較回路の入力信号（ｂ−１）と
（ｂ−２）を示しており、それぞれ書き込みクロック１
１−１，読み出しクロック１３−１，ゲート回路１０８
の出力信号１７及び読み出しクロック１３−１である。
第２の位相比較回路１０５は前記出力信号１７と、前記
読み出しクロック１３−１を入力信号とし、位相比較を
行ない、その結果を出力信号１５として出力する。この
とき、第２の位相比較回路はフリップフロップで構成さ
れており、第１の入力信号（ｂ−１）を第２の入力信号
（ｂ−２）で読み形となっているので、第１のクロック
９と第２のクロック１２の間の位相が相対的に＋４ビッ
ト，−３．５ビットの大きさまでゆらいでも、常に論理
“１”を出力する。つまり本実施例では従来例に比べ２
倍近い位相のゆらぎにまで正しくクロック非同期を検出
することができる。第２の位相比較回路１０５，判定回
路１０６及び電圧制御発振器１０７の基本動作は従来例
第３図と同様である。
の位相比較回路の入力信号を示すタイムチャートであ
る。ゲート回路１００，書き込みクロック発生回路１０
１，読み出しクロック発生回路１０３及び第１の位相比
較回路の動作は従来例の第３図と同様である。ゲート回
路１０８は前記ゲート回路１００の入力クロック９，書
き込みクロック１１−５及び１１−８を入力信号とし、
第２図（ｂ−１）に示す様な信号１７を出力する。ここ
で第２図（ａ−１），（ａ−２），（ｂ−１），（ｂ−
２）は第１の位相比較回路の入力信号（ａ−１）と（ａ
−２）及び第２の位相比較回路の入力信号（ｂ−１）と
（ｂ−２）を示しており、それぞれ書き込みクロック１
１−１，読み出しクロック１３−１，ゲート回路１０８
の出力信号１７及び読み出しクロック１３−１である。
第２の位相比較回路１０５は前記出力信号１７と、前記
読み出しクロック１３−１を入力信号とし、位相比較を
行ない、その結果を出力信号１５として出力する。この
とき、第２の位相比較回路はフリップフロップで構成さ
れており、第１の入力信号（ｂ−１）を第２の入力信号
（ｂ−２）で読み形となっているので、第１のクロック
９と第２のクロック１２の間の位相が相対的に＋４ビッ
ト，−３．５ビットの大きさまでゆらいでも、常に論理
“１”を出力する。つまり本実施例では従来例に比べ２
倍近い位相のゆらぎにまで正しくクロック非同期を検出
することができる。第２の位相比較回路１０５，判定回
路１０６及び電圧制御発振器１０７の基本動作は従来例
第３図と同様である。
本実施例としてＮ＝８の場合の受信側速度変換回路にお
けるクロック非同期検出回路について説明したが、本実
施例のゲート回路１００を読み出しクロック発生回路１
０３の前に付加し、前記読み出しクロック発生回路１０
３の入力クロック１２を一定の規則で制御する回路構成
にすれば送信側速度変換回路となる。この場合本実施例
の電圧制御発振器１０７を固定の周波数発振器に置き換
え、前記一定の規則による制御及び第１の位相比較回路
１０４の出力信号１４を制御により、前記固定の周波数
発振器の出力クロックを禁止する回路構成によっても送
信側速度変換回路を実現できる。
けるクロック非同期検出回路について説明したが、本実
施例のゲート回路１００を読み出しクロック発生回路１
０３の前に付加し、前記読み出しクロック発生回路１０
３の入力クロック１２を一定の規則で制御する回路構成
にすれば送信側速度変換回路となる。この場合本実施例
の電圧制御発振器１０７を固定の周波数発振器に置き換
え、前記一定の規則による制御及び第１の位相比較回路
１０４の出力信号１４を制御により、前記固定の周波数
発振器の出力クロックを禁止する回路構成によっても送
信側速度変換回路を実現できる。
また、Ｎが２以上の整数である速度変換回路において
も、本実施例と同様な回路構成により送信側，受信側の
どちらにおいても正確なクロック非同期検出回路が得ら
れる。
も、本実施例と同様な回路構成により送信側，受信側の
どちらにおいても正確なクロック非同期検出回路が得ら
れる。
発明の効果 本発明は以上説明した様に、クロック非同期検出回路の
一方の入力信号をゲート回路により、“１”と“０”の
比率を変更することによりクロック同期範囲に近い正確
なクロック非同期検出効果が得られる効果がある。
一方の入力信号をゲート回路により、“１”と“０”の
比率を変更することによりクロック同期範囲に近い正確
なクロック非同期検出効果が得られる効果がある。
第１図は本発明の一実施例のブロック図である。第２図
は第１図に示すブロック図における第１及び第２の位相
比較回路の入力信号を示すタイムチャートである。第３
図は従来例の一実施例のブロック図である。第４図は第
３図に示すブロック図における第１及び第２の位相比較
回路の入力信号のタイムチャートである。 なお、図において、１００……ゲート回路、１０１……
書き込みクロック発生回路、１０２……８ビットメモ
リ、１０３……読み出しクロック発生回路、１０４……
第１の位相比較回路、１０５……第２の位相比較回路、
１０６……判定回路、１０７……電圧制御発振器、１０
８……ゲート回路。
は第１図に示すブロック図における第１及び第２の位相
比較回路の入力信号を示すタイムチャートである。第３
図は従来例の一実施例のブロック図である。第４図は第
３図に示すブロック図における第１及び第２の位相比較
回路の入力信号のタイムチャートである。 なお、図において、１００……ゲート回路、１０１……
書き込みクロック発生回路、１０２……８ビットメモ
リ、１０３……読み出しクロック発生回路、１０４……
第１の位相比較回路、１０５……第２の位相比較回路、
１０６……判定回路、１０７……電圧制御発振器、１０
８……ゲート回路。
Claims (1)
- 【請求項１】電圧制御発振器からの第１のクロックを分
周する第１の分周手段、外部からの第２のクロックを分
周する第２の分周手段、及び前記第１の分周手段からの
第１の信号と前記第２の分周手段からの第２の信号との
位相差に基づき前記電圧制御発振器の発振周波数を制御
する位相比較手段を備えた回路に用いられ、前記第１及
び第２のクロックの非同期を検出するクロック非同期検
出回路において、 前記第２の分周手段から得られる相互に位相の異なる複
数の信号と前記第２のクロックとから前記第１の信号の
１周期にほぼ等しいパルス幅を持った第３の信号を得る
手段と、前記第１及び第３の信号を受け、前記第１の信
号の反転エッジが前記第３の信号の前記パルス幅にある
か否かを検出する手段を備えることを特徴とするクロッ
ク非同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288746A JPH0616618B2 (ja) | 1985-12-20 | 1985-12-20 | クロツク非同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288746A JPH0616618B2 (ja) | 1985-12-20 | 1985-12-20 | クロツク非同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146036A JPS62146036A (ja) | 1987-06-30 |
| JPH0616618B2 true JPH0616618B2 (ja) | 1994-03-02 |
Family
ID=17734160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288746A Expired - Fee Related JPH0616618B2 (ja) | 1985-12-20 | 1985-12-20 | クロツク非同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616618B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142649A (ja) * | 1990-10-04 | 1992-05-15 | Toshiba Corp | メモリ装置 |
| JPH0583236A (ja) * | 1991-09-25 | 1993-04-02 | Nec Corp | 速度変換回路 |
| KR100929835B1 (ko) * | 2008-02-29 | 2009-12-07 | 주식회사 하이닉스반도체 | 안정적인 초기 동작을 수행하는 반도체 메모리 장치 |
-
1985
- 1985-12-20 JP JP60288746A patent/JPH0616618B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62146036A (ja) | 1987-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |