JP2523820B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2523820B2 JP2523820B2 JP63241039A JP24103988A JP2523820B2 JP 2523820 B2 JP2523820 B2 JP 2523820B2 JP 63241039 A JP63241039 A JP 63241039A JP 24103988 A JP24103988 A JP 24103988A JP 2523820 B2 JP2523820 B2 JP 2523820B2
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号伝送における受信ディジタ
ル信号より誤受信ディジタル信号に同期する同期信号を
抽出する同期信号抽出回路に係り、特にジッタが多く、
波形デューティが悪いディジタル信号からの同期信号の
抽出に好適な位相同期回路に関する。
ル信号より誤受信ディジタル信号に同期する同期信号を
抽出する同期信号抽出回路に係り、特にジッタが多く、
波形デューティが悪いディジタル信号からの同期信号の
抽出に好適な位相同期回路に関する。
多値で位相進み／遅れを判定する同期信号抽出回路
で、入力信号の変化点で同期信号との位相差を、同期信
号の全範囲で符号付２進数として検出しているものの例
としては特開昭62−269531号がある。
で、入力信号の変化点で同期信号との位相差を、同期信
号の全範囲で符号付２進数として検出しているものの例
としては特開昭62−269531号がある。
上記従来技術の問題点について第２図にて説明する。
従来技術は同期信号A4と、ほぼ同周期の入力信号A1の
変化点の進み／遅れにより、符号付２進数A3として検出
し、この加算結果によって同期信号を制御して、位相差
０゜つまり符号付２進数の加算結果±０の点で安定し、
タイミング信号A5によって入力信号A1のビット中央位置
で信号検出をしている。
変化点の進み／遅れにより、符号付２進数A3として検出
し、この加算結果によって同期信号を制御して、位相差
０゜つまり符号付２進数の加算結果±０の点で安定し、
タイミング信号A5によって入力信号A1のビット中央位置
で信号検出をしている。
入力信号A1は、回路入力時に“High"と“Low"のパル
ス幅の比が悪化し、信号A2となる場合がある。この場合
信号A2の変化点での同期信号との位相差検出回数は、同
期信号１周期中に２回発生する。A2の入力タイミングに
よっては、A2との相対位置関係が正常に同期しているA3
以外にA3′で安定することがある。これは、同期信号A
4′の立上りから入力信号A2の変化点までの位相差をA
3′の符号付２進数として計測すると、−６と＋６が同
数検出され、その加算累積結果は、±０となり、A3′を
分周して得られる同期信号A4′でもロック状態になるた
めである。
ス幅の比が悪化し、信号A2となる場合がある。この場合
信号A2の変化点での同期信号との位相差検出回数は、同
期信号１周期中に２回発生する。A2の入力タイミングに
よっては、A2との相対位置関係が正常に同期しているA3
以外にA3′で安定することがある。これは、同期信号A
4′の立上りから入力信号A2の変化点までの位相差をA
3′の符号付２進数として計測すると、−６と＋６が同
数検出され、その加算累積結果は、±０となり、A3′を
分周して得られる同期信号A4′でもロック状態になるた
めである。
同期信号の立上りで決まるサンプリング信号A5′で入
力信号を判定すると、１回の“High"の２回判定した
り、“Low"を判定しなかったりするので、入力信号を正
確に受信することができなくなる、という場合が発生す
る。つまり従来の符号付２進数による多値判定による同
期信号抽出回路は、A2のようにデューティの悪化した信
号入力に対する誤同期保護について配慮していない。従
ってデューティが悪い信号が連続して入力する場合、同
期信号がロックする点がA4とA4′のように２ケ所発生
し、どちらでロックするか確定できないという問題があ
る。
力信号を判定すると、１回の“High"の２回判定した
り、“Low"を判定しなかったりするので、入力信号を正
確に受信することができなくなる、という場合が発生す
る。つまり従来の符号付２進数による多値判定による同
期信号抽出回路は、A2のようにデューティの悪化した信
号入力に対する誤同期保護について配慮していない。従
ってデューティが悪い信号が連続して入力する場合、同
期信号がロックする点がA4とA4′のように２ケ所発生
し、どちらでロックするか確定できないという問題があ
る。
本発明の目的は、このようにデューティの悪い信号に
対しても、正しい位置でデータをサンプルリングできる
ディジタル論理回路厚生の位相同期回路を提供すること
にある。
対しても、正しい位置でデータをサンプルリングできる
ディジタル論理回路厚生の位相同期回路を提供すること
にある。
上記目的は、ディジタル入力信号に変化点を検出し、
基準クロックパルスを分周した同期信号との位相差を基
準クロックパルス１周期を単位時間とした符号付２進数
として検出した結果で、同期信号を制御し、デューティ
が悪化した入力信号に同期できるように、同期信号の位
相180゜附近では （１）位相差に関係なく一定値の符号付２進数を出力す
る。又は （２）同期信号の位相０゜附近の一定範囲まで一定符号
の符号付２進数を出力する。
基準クロックパルスを分周した同期信号との位相差を基
準クロックパルス１周期を単位時間とした符号付２進数
として検出した結果で、同期信号を制御し、デューティ
が悪化した入力信号に同期できるように、同期信号の位
相180゜附近では （１）位相差に関係なく一定値の符号付２進数を出力す
る。又は （２）同期信号の位相０゜附近の一定範囲まで一定符号
の符号付２進数を出力する。
検出位相差の変換回路を設け、この結果を加算・累積し
て同期信号を制御することにより達成される。
て同期信号を制御することにより達成される。
変化点検出回路で入力信号が変化した時にパルス発生
時の分周回路のカウント値が位相差として２進数で検出
される。この２進数を入力信号の許容デューティｘ（１
周期中の一定レベル“High"又は“Low"の割合）によ
り、この２進数を第３図（ａ）又は第３図（ｂ）に示す
−符号付２進数に変換し、同期信号の位相０゜附近の一
定値で位相に対応した２進数を計測する。
時の分周回路のカウント値が位相差として２進数で検出
される。この２進数を入力信号の許容デューティｘ（１
周期中の一定レベル“High"又は“Low"の割合）によ
り、この２進数を第３図（ａ）又は第３図（ｂ）に示す
−符号付２進数に変換し、同期信号の位相０゜附近の一
定値で位相に対応した２進数を計測する。
この位相差検出範囲は以下のように決まる。
正常に入力される入力信号の１周期をｂをすると、
“High"又は“Low"のパルス幅は同期信号の１周期と等
しく、b/2で表わせる。この入力信号のデューティが悪
くなった時、パルス幅のせまい方ををb0とすると、デュ
ーティは、 ｘ＝b0/b −（１） 回路の基準クロックの１周期のａ、位相差検出範囲
を、同期信号に対応した符号付２進数の±ｃの間とする
と、同期信号の１周期,b/2の中で位相差が検出できる範
囲は、位相査“0"の値を含めて、（2c＋１）ａとなる。
また位相差が正確に検出されない範囲、つまり同期信号
１周期の残り範囲は、b/2−（2c＋１）ａとなる。
“High"又は“Low"のパルス幅は同期信号の１周期と等
しく、b/2で表わせる。この入力信号のデューティが悪
くなった時、パルス幅のせまい方ををb0とすると、デュ
ーティは、 ｘ＝b0/b −（１） 回路の基準クロックの１周期のａ、位相差検出範囲
を、同期信号に対応した符号付２進数の±ｃの間とする
と、同期信号の１周期,b/2の中で位相差が検出できる範
囲は、位相査“0"の値を含めて、（2c＋１）ａとなる。
また位相差が正確に検出されない範囲、つまり同期信号
１周期の残り範囲は、b/2−（2c＋１）ａとなる。
せまい方のパルス幅b0でも位相差の検出ができるため
には、b0が位相差が検出されない範囲より広いパルス幅
でなくてはならないので b/2−（2c＋１）ａ＜b0 −（２） また、誤同期しないためには、−ｃ〜＋ｃの間に、せ
まい方のb0が２回変化し、位相検出することがないよう
にすればよいので、 （2c＋１）ａ＜b0 −（３） ここで式（１），（２），（３）より、位相差検出範
囲ｃは入力信号周期b,許容デューティx,基準クロックａ
によって （ｂ−2bx−2a）/4a＜ｃ＜（bx−ａ）/2a −（４） と決められる。
には、b0が位相差が検出されない範囲より広いパルス幅
でなくてはならないので b/2−（2c＋１）ａ＜b0 −（２） また、誤同期しないためには、−ｃ〜＋ｃの間に、せ
まい方のb0が２回変化し、位相検出することがないよう
にすればよいので、 （2c＋１）ａ＜b0 −（３） ここで式（１），（２），（３）より、位相差検出範
囲ｃは入力信号周期b,許容デューティx,基準クロックａ
によって （ｂ−2bx−2a）/4a＜ｃ＜（bx−ａ）/2a −（４） と決められる。
こうして変換した符号付２進数を加算累積回路が加算
し、その和を保持して、これが、正／負の一定値以上に
なった時、分周回路を制御して、その出力である同期信
号の位相を調整することにより同期信号を入力信号に同
期させる。
し、その和を保持して、これが、正／負の一定値以上に
なった時、分周回路を制御して、その出力である同期信
号の位相を調整することにより同期信号を入力信号に同
期させる。
これにより、入力信号のデューティが悪化しても、誤
同期せず、信号抽出を正確に行うことができる。
同期せず、信号抽出を正確に行うことができる。
以下、本発明の一実施例を第１図，第３図（ａ）を参
照して説明する。
照して説明する。
第１図は、本発明の一実施例に係る位相同期回路の構
成図である。本実施例では検出位相差変換回路を論理ゲ
ート９で構成してある。
成図である。本実施例では検出位相差変換回路を論理ゲ
ート９で構成してある。
信号入力端子６から入力信号B2が入力され、その変化
点がEORゲート10から出力され、これがレジスタ３のロ
ード入力に供給される。
点がEORゲート10から出力され、これがレジスタ３のロ
ード入力に供給される。
クロック入力端子７への基準クロック（入力信号B2の
約16倍の周波数）は、フリップフロップ9,12、分周期
５、レジスタ３のクロックとなる。
約16倍の周波数）は、フリップフロップ9,12、分周期
５、レジスタ３のクロックとなる。
分周器５は、制御回路４の出力制御信号がA,B,C,Dに
入力することで基準クロックを1/15,1/16,/1/17分周す
る。すなわち分周器５が“15"のときC0端子にキャリー
パルスが出る。これらフリップフロップ12で１クロック
遅らせ、分周器５のＬに入力する。したがって分周器５
が“0"となった次のクロックで、A,B,C,D端子の入力値
が初期設定される。このA,B,C,Dを“0"としてロードす
ると1/17,“1"としてロードすると1/16。“2"としてロ
ードすると1/15の分周回路となる。
入力することで基準クロックを1/15,1/16,/1/17分周す
る。すなわち分周器５が“15"のときC0端子にキャリー
パルスが出る。これらフリップフロップ12で１クロック
遅らせ、分周器５のＬに入力する。したがって分周器５
が“0"となった次のクロックで、A,B,C,D端子の入力値
が初期設定される。このA,B,C,Dを“0"としてロードす
ると1/17,“1"としてロードすると1/16。“2"としてロ
ードすると1/15の分周回路となる。
変換回路13は、分周器５のカウント値を第３図（ａ）
のB5のように５〜Ｂ（−５）を出力する間だけORゲート
により出力が15（−１）になるようにし、位相差は０〜
±４の間だけ検出できるようにする。
のB5のように５〜Ｂ（−５）を出力する間だけORゲート
により出力が15（−１）になるようにし、位相差は０〜
±４の間だけ検出できるようにする。
変換回路13の出力を加算器２は、入力信号変化点でレ
ジスタ３に入力されていた結果と加算し、レジスタ３に
新しく書き込む。この累積結果は制御回路４に伝えられ
る。
ジスタ３に入力されていた結果と加算し、レジスタ３に
新しく書き込む。この累積結果は制御回路４に伝えられ
る。
制御回路４は通常は“1"を出力し、分周期５は1/16分
周となってる。しかし累積値が正の一定値を越えた場合
は“0"を出力し、1/17分周となる。一方負の一定値を下
回った場合は“2"を出力し、1/15分周とする。制御回路
が“1"以外を出力した場合、分周比を変えた後、レジス
タ３をクリアし、再び加算累積を行なう。
周となってる。しかし累積値が正の一定値を越えた場合
は“0"を出力し、1/17分周となる。一方負の一定値を下
回った場合は“2"を出力し、1/15分周とする。制御回路
が“1"以外を出力した場合、分周比を変えた後、レジス
タ３をクリアし、再び加算累積を行なう。
分周器５の出力QDから出力される信号は、出力端子８
に同期信号B4として出力される。
に同期信号B4として出力される。
入力信号B2の変化点が、位相差を正しく検出しない範
囲（−１を常に出力する範囲）にある時、その加算累積
結果は負の一定値を下回るようになり、カウンタが1/15
分周となる。そのため同期信号が遅れる。これがくり返
され、ついに入力信号B2の変化点は、位相差を正しく検
出する範囲（−４〜０〜＋４を出力する範囲）に入る。
個々では、＋３と−３を相互に検出できる点で、加算累
積結果が、常に“0"となりカウンタは1/16分周となり、
入力信号の周波数と等しくなる。
囲（−１を常に出力する範囲）にある時、その加算累積
結果は負の一定値を下回るようになり、カウンタが1/15
分周となる。そのため同期信号が遅れる。これがくり返
され、ついに入力信号B2の変化点は、位相差を正しく検
出する範囲（−４〜０〜＋４を出力する範囲）に入る。
個々では、＋３と−３を相互に検出できる点で、加算累
積結果が、常に“0"となりカウンタは1/16分周となり、
入力信号の周波数と等しくなる。
そのため入力信号B2と、同期信号B4は一定の位相関係
となる安定する。また位相差を正しく検出する範囲は式
（４）によって決められるので、これ以外の点でB2とB4
の位相関係が安定することはない。
となる安定する。また位相差を正しく検出する範囲は式
（４）によって決められるので、これ以外の点でB2とB4
の位相関係が安定することはない。
次に第４図、第３図（ｂ）を参照して、第２の実施例
を説明する。
を説明する。
加算器2,レジスタ3,制御回路4,分周器5,Dフリップフ
ロップ9,12,EORゲート10は、前記実施例と同じ動作をす
る。
ロップ9,12,EORゲート10は、前記実施例と同じ動作をす
る。
検出位相差変換回路14は、分周器５のカウント値を第
３図（Ｂ）のとうりＣ〜Ｆを出力する場合、アンドゲー
トにより−４〜−１に変換する。
３図（Ｂ）のとうりＣ〜Ｆを出力する場合、アンドゲー
トにより−４〜−１に変換する。
入力信号B2の変化点が、位相差を正しく検出しない範
囲（＋５から＋Ｂの範囲）にある時、その加算結果は正
の一定値を越えるようになり、カウンタが1/17分周とな
る。そのため同期信号が進む。これがくり返され、つい
に入力信号B2の変化点は−４〜＋４を出力する範囲に入
る。ここでは検出２進数の加算結果が“0"となりカウン
タは1/16分周となって入力信号の周が数と等しくなり、
この状態でB2とB4の位相関係が安定することになる。こ
の場合も前記実施例と同様に式（４）によって位相差検
出範囲が決められるのでこれ以外の点でB2とB2の位相関
係が安定することはない。
囲（＋５から＋Ｂの範囲）にある時、その加算結果は正
の一定値を越えるようになり、カウンタが1/17分周とな
る。そのため同期信号が進む。これがくり返され、つい
に入力信号B2の変化点は−４〜＋４を出力する範囲に入
る。ここでは検出２進数の加算結果が“0"となりカウン
タは1/16分周となって入力信号の周が数と等しくなり、
この状態でB2とB4の位相関係が安定することになる。こ
の場合も前記実施例と同様に式（４）によって位相差検
出範囲が決められるのでこれ以外の点でB2とB2の位相関
係が安定することはない。
本発明によれば、ジッタの多い信号に加えて、入力信
号のデューティの悪い信号に対しても、正しい位置でデ
ータをサンプリングできる効果がある。
号のデューティの悪い信号に対しても、正しい位置でデ
ータをサンプリングできる効果がある。
第１図は本発明の一実施例を説明する位相同期回路の構
成図、第２図は従来回路のタイムチャート、第３図
（ａ）は、第１図に示す回路の動作タイムチャート、第
３図（ｂ）は、第４図に示す回路の動作タイムチャー
ト、第４図は第２の実施例を説明する位相同期回路の構
成図である。 ２……加算器， ３……レジスタ， ４……制御回路， ５……分周器， ６……信号入力端子， ７……基準クロック入力端子， ８……同期信号出力端子， 9,12……フリップフロップ 13,14……検出位相差変換回路。
成図、第２図は従来回路のタイムチャート、第３図
（ａ）は、第１図に示す回路の動作タイムチャート、第
３図（ｂ）は、第４図に示す回路の動作タイムチャー
ト、第４図は第２の実施例を説明する位相同期回路の構
成図である。 ２……加算器， ３……レジスタ， ４……制御回路， ５……分周器， ６……信号入力端子， ７……基準クロック入力端子， ８……同期信号出力端子， 9,12……フリップフロップ 13,14……検出位相差変換回路。
Claims (2)
- 【請求項１】シリアルデータとして入力されるディジタ
ル信号からその変化点を検出し、一方、回路の内部基準
クロックを分周して作成した同期信号の位相を基準クロ
ックの１周期を単位時間として分割し、該同期信号の１
周期の基準となる変化点を“0"に対応させた符号付２進
数で表示し、入力信号の変化点との位相差を該符号付２
進数で計測し、各周期の計測値を加算累積した結果によ
り同期信号を制御する位相同期回路において、 上記符号付２進数を、同期信号の位相０゜の前後の一定
範囲では、同期信号の位相に対応した符号付２進数を、
同期信号の位相180゜附近の一定範囲では、任意一定２
進数を出力する検出位相差の変換回路を設けたことを特
徴とする位相同期回路。 - 【請求項２】シリアルデータとして入力されるディジタ
ル信号からその変化点を検出し、一方、回路の内部基準
クロックを分周して作成した同期信号の位相を基準クロ
ックの１周期を単位時間として分割し、該同期信号の１
周期の基準となる変化点を“0"に対応させた符号２進数
で表示し、入力信号の変化点との位相差を該符号付２進
数で計測し、各周期の計測値を加算累積した結果により
同期信号を制御する位相同期回路において、 同期信号の位相に対応し、かつ位相に負の最大値と，位
相の正の最大値の絶対値に差のある該符号付２進数を出
力する検出位相差の変換回路を設けたことを特徴とする
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241039A JP2523820B2 (ja) | 1988-09-28 | 1988-09-28 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241039A JP2523820B2 (ja) | 1988-09-28 | 1988-09-28 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290830A JPH0290830A (ja) | 1990-03-30 |
| JP2523820B2 true JP2523820B2 (ja) | 1996-08-14 |
Family
ID=17068408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241039A Expired - Fee Related JP2523820B2 (ja) | 1988-09-28 | 1988-09-28 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523820B2 (ja) |
-
1988
- 1988-09-28 JP JP63241039A patent/JP2523820B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290830A (ja) | 1990-03-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |