JPS62145924A - デイジタル・フエ−ズロツクル−プ回路 - Google Patents

デイジタル・フエ−ズロツクル−プ回路

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JPS62145924A
JPS62145924A JP61296856A JP29685686A JPS62145924A JP S62145924 A JPS62145924 A JP S62145924A JP 61296856 A JP61296856 A JP 61296856A JP 29685686 A JP29685686 A JP 29685686A JP S62145924 A JPS62145924 A JP S62145924A
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レナト・アムブロシオ
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CSELT Centro Studi e Laboratori Telecomunicazioni SpA
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ伝送システム用の装置に関するものであ
り、更に詳しくはディジタル・フェーズロックループ回
路の改良に関するものである。
従来の技術 周知の通り、遠隔点間（たとえば衛星と地上局の間）、
または近傍点間（たとえば電話交換機と加入者の間）の
ディジタル伝送で生しる問題は送信器に対する受信器の
同期である。
この動作は受信信号の電気レベルを正しく推定するため
すべての受信装置に必要とされる。
実際、最適サンプリング時点は信号期間境界すなわち単
一要素情報が伝送される期間がわかりさえすれば判定で
きる。
上記時点は伝送チャンネルによって生じる雑音と歪の影
響が最小となる時点、したがって受信シンボルの正しい
推定の確率が最大となる時点である。
この問題は周波数差を自動的に補正し、受信信号の信号
周期を周波数基準として使用される局部発生信号の周期
と一致させる装置の使用により解消する。
この場合、送出された信号の信号周期についての情報が
受信器によって受信データ流から抽出される。これによ
り、チャンネルによって生じる歪ならびに遠隔クロック
発生器と局部クロック発生器との間の周波数と位相の差
が解消する。
一旦この情報が得られれば、信号周期の中に正しく配置
された信号を発生して受信信号の論理レベルを推定する
ことができる。
′現在まで一般に使用される装置は位相比較器、ループ
・フィルタ、および制御発振器（たとえばＶＣＯ＝電圧
制御発振器）で構成されるフェーズロックループ（すな
わちＰＬＬ）であった。
位相比較器は入力信号と局部基準との位相差を判定する
。検出された位相誤差は雑音低減のためア波され、制御
発振器に送られる。これに応して、制御発振器は局部発
生信号の周波数を調整する。
従来、これら３つの構成要素はアナログ手法によって構
成された。
ディジタル技術の進歩に伴なって、ＰＬＬにディジタル
素子が次第に導入されてきた。
まずフィルタの後にサンプルホールド回路が４人され、
ディジタル■Ｃ○が使用できるようになった。
その後、位相比較器およびフィルタがディジタル化され
、全ディジタルＰＬＬ、いわゆるＤＩ）ＬＬ（ディジタ
ル・フェーズロックループ）が実現された。
ＤＰＬＬの一具体例では、局部発生器の送出する信号を
遠隔発生器の送出する信号と比較した場合の進みまたは
遅れを評価することによって位相誤差が判定される。こ
のような推定は受信信号が所定の電気的しきい値を横断
するだびに行なわれる。
振幅および符号が位相差に比例した誤差信号がア波され
、局部発生器に必要な補正を行なうために使用される。
これらの型のＤＰＬＬで生じる主要な問題の１つは受信
信号の中にレベル遷移が少ないとき、更に詳しく述べれ
ば同じシンボルが長く連続するとき、または同じ信号が
短間間回線に存在しないときの同期の損失によって生じ
るものである。
したがって、同期信号を正しく抽出するため時間が必要
になるので、連続したを効信号が到来したとき最適サン
プリング時点の検出が遅れる。
これらの欠点はライン・エンコーダの使用によって解消
される。ライン・エンコーダは遷移の数を増加させるの
で、位相動作の情Ｎ量が増加する。
しかし、局部発生器を補正するために使用される信号の
信転できる値を得るために、遷移数が多い場合には推定
誤差を正確にア渡しなければならない。しかし、Ｉ波動
作には復雑な素子群とアルゴリズムが必要となり、その
結果集束速度が遅くなり、集積が困難になる。
同期損失の欠点を解消するもう１つの方法は高階層レベ
ル交換機と接続されたディジタル電話交換機に対して設
けられる方法である。
アール・ダブリュー・スラボン他の論文（ＲＪ、５ｌａ
ｂｏｎ　ｅｔ　ａｌ、”５ｙｎｃｈｒｏｎｉｚａｔｉｏ
ｎ　ｓｙｓｔｅｍ　ｆｏｒｔｅｌｅｐｈ’ｏｎｅ　ａｎ
ｄ　ｄａｔａ　ｎｅｔｗｇｒｋｓ’、ＩＳＳ　８１＋　
ｐａｇｅｓ４’ｉ、ｎ３：　１’：６）に述べられてい
る上記の方法によれば、遠隔クロックと局部クロックと
の間の周波数差についての情報を記憶し、機能不全の場
合にこれを使う。しかし、予想・される使用領域から情
仰とその管理のため大形プロセッサを使わなければなら
ない。
発明の目的と構成 上記の欠点は本発明の提供するディジタル・フェーズロ
ックループ回路の改良によって解消する。
本発明によれば、 −あまり多数のゲートを用いることなく集積化できる、 □ジッタを大幅に削減する、ことができる、−受信信号
位相の推定が高分解能かつ高速で行なうことができる、 一高価でない周波数基準（選別されていない水晶発振器
またはセラミックス発振器）と−諸に使うこともできる
、 □初期調整または周期的調整がない、 □そのパラメータの値を適切にきめることにより異なる
通用対象で装置を使うことができる・、□有用な信号が
長い間存在しなくても動作することができる。
本発明は入力信号の遷移検出器、入力信号の互いに逆の
遷移によって起動または■止される局部発振器の第１の
カウンタ、あるいは種類の入力信号遷移によってイネー
ブルされ計数結果を出力に送出する局部発振器の第２の
カウンタ、第１および第２のカウンタの計数結果に対し
て作用し、局部発振器の信号と入力信号との間の位相差
の符号に関連した信号を出力に送出することができる回
路、および位相差の符号に対応する信号を受けて、第２
のウカンタを増減してその出力に再生クロック信号が得
られるようにする出力信号を送出するディジタル・フィ
ルタを含むディジタル・フェーズロックループ回路に於
いて、更にディジタル・フィルタの出力信号の符号の関
数として増減される補正信号のカウンタ、補正信号カウ
ンタをイネーブルして計数結果を送出させるオーバーフ
ロー信号を送出するフレーム信号カウンタ、補正信号カ
ウンタおよびフレーム信号ガウンタの出力の計数結果に
基いて適当なフレーム政の中に一様分布した補正の数と
型を出力に送出する論理回路であって、局部発振器の第
２のカウンタの増減に上記論理回路の送出する補正１８
号が使用されるような論理回路をも含む事を特徴とする
ディジタル・フェーズロックループ回路を提供する。
実施例 以下、本発明の実施例を図面を参照して説明する。
以下に説明するディジタル・フェーズロックループ回路
の改良は遠隔クロックと局部クロックとの間の周波数差
の実時間記憶、その連続的更新、およびそれを使用して
局部クロックに対し必要な周波数調整を行なうことで構
成される。
このように改良された回路は３つの主要な動作フェーズ
をそなえている。
□活性化フェーズ □記憶フェーズ □正規動作フェーズ 第１のフェーズでは回路は入力信号に対するフ工−ズロ
ツタだけを行ない、通常のディジタル・フェーズロック
ループとして動作する。このようなフェーズの維続時間
は回路が入力信号をフエーブロックする速度によってき
まる。
第２のフェーズは入力信号フェーズが既に推定されたと
きに始まり、ループフィルタ出力での補正によって遠隔
クロックと局部クロックとの周波数差についての実際の
情報が与えられる。このフェーズはＮｔフレームに！＜
、Ｎｔ値はクロック・ドリフトの有効な推定が行なえる
ように充分に長くなければならない、Ｎｔフレームの終
りに、補正の数とその符号が後で使えるように記憶され
る。
第３のフェーズでは回路はＮｔフレーム毎に周波数差の
推定を更新し、Ｎｔフレームに沿って一様に分布した、
既に記憶されている付加的な補正を行なう。その結果、
正常動作中に回路は２ｉ１！ｌりの動作を行なう、すな
わち、位相の推定と補正、ならびに周波数の推定と補正
を行なう、遷移がない場合、位相補正は中止されるが、
回路は記憶された周波数を使うことによって動作し続け
る。
本発明によるフェーズロック回路のブロック図が第１図
に示されている。
タイミングを抽出すべき受信信号は＆１１にあり、フレ
ーム同期信号はｂｉｌｌにある。
しきい値比較器ｃｐは線ｌの入力信号を受け、信号が２
進値から３レヘルの値に応して入力信号しきい値電圧ま
たは零に対して対称的な２つの電圧と比較し、パルスの
立上りまたは立下りの遷移に関する情報を線２および３
に出力として送出する。
腺２に存在する立上り遷移を示す信号がカウンタＣＣの
起動信号として使用される。カウンタＣＣは立下り遷移
を示す次の信号によって停止する。
このカウンタは線４で局部クロックから与えられるパル
スをモジュロＮで計数する。このＮの値は位相推定で要
求される確度によってきまる。もちろん、それらの周波
数は受信信号のシンボル周波数のＮ倍に等しい、！！９
１４のクロック信号はカウンタＣＢにもアクセスする。
カウンタＣＢもモジュロＮであり、自由に計数する。立
上り遷移に関する情報が線３に現われたとき計数結果を
接″ＩＩＰＬ線５に送出する。
次にＣＣおよびＣＢの計数結果はブロックＯＭに送られ
る。ブロックＯＭは次の演算を実行する。
ｅｒｒ＝Ｎ／２−　ＣＢ−Ｃ／２） 但し、ＢおよびＣはそれぞれＣＢおよびＣＣの計数結果
である。
得られた値ｅｒｒは局部カウンタＣＢの信号と入力信号
との間の位相差を表わす。
ブロックＯＭは２つの２進加算器で構成される。
２つの２進加算器のうち最初の加算器は計数結果Ｂを計
数結果Ｃに加算する。これは２による除算を実行するた
め符号が反転され、最下位ビットを奪われる。
その結果は第２の加算器に送られる。第２の加算器はそ
の符号を反転し、これを所定の値Ｎ／２に加算する。
可変ｅｒｒの符号ビットだけが使用され、線７を介して
可変モジュロ・アップ／ダウン・カウンタに送られ、記
憶される。フレーム毎にカウンタが調べられる。正また
は負のオーバーフロー値に達した場合、対応する信号が
線８でカウンタＣＢに送られる。カウンタＣＢは次に減
少または増加させられる。カウンタＣＤはＦｌな一次デ
イジタル・フィルタとして位相誤差に動きかける。
活性化フェーズと記憶フェーズの間、計数のモジュロは
小さい値となる。正常動作の間、高い値が使用される。
このようにして最初の２つのフェーズでは安定状態に素
早く達し、第３のフェーズでは誤差信号のより良いデ波
が得られる。
更に、カウンタＣＤが正または負のオーバーフロー値に
達した場合、フレーム毎にＮｔモジュロのアップ／ダウ
ン・カウンタが減少または増加する。
したがって、Ｎｔフレーム後にカウンタＣＥには実行さ
れた正または負の補正数が収容されている。
ＣＥに対するイネーブル信号はカウンタＣＦから線１０
で与えられるオーバーフロー信号である。
カウンタＣＦもＮｔモジュロである。カウンタＣＦは線
１１で送られるフレーム・パルスを計数し、得られた計
数値を接Ｖｔ線１２に送出した後、リセットされる。こ
の接Ｖｔ線１２は接ＶｔＬ’Ａ　ｌ　４とともに論理回
路ＬＣに接続されている。接続綿１４の上にはカウンタ
ＣＥの計数値がある。）５１３には同しカウンタＣＥの
計数結果の符号ビットが送出されている。Ｎｔフレーム
毎に、時間軸上で一様な間隔を置いた、都合のよい数の
補正パルスが線８のＬＣ出力に得られる。上記パルスに
よりカウンタＣＢは減少または増加するので、線１６の
出力信号の周波数補正が行なわれる。発振器相互の間に
高周波ドリフトが生じた場合、フレーム毎に腺８に補正
パルスが現れる。
カウンタＣＤの計数モジュロはカウンタＣＧの制御のも
とに変えられる。カウンタＣＧは線１０のカウンタＣＦ
の２番目のオーバーフローで線１５に進行を送出する。
実際には、初期フェーズと記憶フェーズがそれぞれ第１
および第２のオーバーフローで終った後、正常動作フェ
ーズが開始する。
カウンタＣＢが値Ｎ／２に達したとき、受信シンボルを
復号化するのに役立つビット同期信号がカウンタＣＢか
ら抽出され、締１６に送出される。
論理回路ＬＣの詳細が第２図に示されている。
論理回路ＬＣはプログラマブル・カウンタＣＨ１ｌｏｇ
、ＮＬセルで構成された２個のレジスタＲＡおよびＲＢ
、レジスタ　セルと同数のＡＮＤゲートＡ　Ｉ＋　ｉ、
　−Ａ、、レジスタ・セルと同数の微分器Ｄ　、　、　
Ｄ　、、−−［）　＋１＋　入力がＡＮＤゲート出力に
接続されたＯＲゲートＰｏで構成されている。
記憶フェーズの終りに、カウンタＣＥ（第１図）の内容
が接’ＩＩｔ’ｂ’Ａ　１４を介してカウンタＣＨの中
に記憶される。反対に、正常動作フェーズの間、ＣＦ（
第１図）がＮｔフレームを計数する毎に、カウンタＣＥ
（第１図）が線１３に送出する計数結果の符号力＜ｉｔ
！べられ、これを使ってＣＨの内容が増加または減少さ
せられる。ＣＨの内容はレジスタＲＡのロードに使用さ
れるが、最上位ビットを最下位ビットと交換するように
反転される。
レジスタＲＢには通常、接Ｖｔ線１２に存在するＣＦの
内容（第１図）がロードされる。
２つのレジスタの対応するセルのビットが同数のＡＮＤ
ゲートＡ１．Ａ２．−Ａ、に送出され、すべてのＡＮＤ
ゲート出力は通常の微分器Ｄ１゜Ｄ　２、−Ｄ、、に送
出される。これにより、論理レベルの遷移に対応したパ
ルス信号が送出される。
すべての微分器出力はＯＲゲートＰｏに送出される。Ｏ
ＲゲートＰｏの出力には一様の間隔を置いて配室された
一連のパルスが得られる。このパルスの数はＮｔフレー
ムの中で行なう補正に等しい。
ＬＣ制御されたカウンタの増加または減少をきめるパル
スの論理レベルはＣＨの中に人っている数の符号によっ
て定められる。
それから同３Ｉｌｌ信号を抽出すべき信号がそれ自身の
フレームを持っていないとき、したがって綿ＬＩＴ−Ｃ
Ｆ入力（第１図）に送出すべき対応する信号が得られな
いときは、シンボル周波数に対して適当な周波数の信号
を供給し得る適当な発生器を付加しなければならない。
以上説明したことは非限定的な例を示したに過ぎない。
本発明の範囲を逸脱することなく変更や変形を行なうこ
とができる。
【図面の簡単な説明】
第１図は本発明の提供する回路のブロック図である。第
２図は第１図の中の回路ＬＣのブロック図である。 符号の説明 ＣＰ−Ｌ、きい値比較器、ＣＢ−ＣＧ−カウンタ、ＯＭ
−一位相差符号関連信号出力回路、ＬＣ−論理回路。

Claims (4)

    【特許請求の範囲】
  1. （１）入力信号（１）の遷移検出器（ＣＰ）、入力信号
    の互いに逆の遷移によつて起動または阻止される局部発
    振器の第１のカウンタ（ＣＣ）、ある種類の入力信号遷
    移によつてイネーブルされ計数結果を出力に送出する局
    部発振器の第２のカウンタ（ＣＢ）、第１および第２の
    カウンタの計数結果に対して作用し、局部発振器の信号
    と入力信号との間の位相差の符号に関連した信号を出力
    に送出することができる回路（ＯＭ）、および位相差の
    符号に対応する信号を受けて、第２のカウンタ（ＣＢ）
    を増減してその出力（１６）に再生クロック信号が得ら
    れるようにする出力信号（８）を送出するディジタル・
    フィルタを含むディジタル・フェーズロックループ回路
    に於いて、 更にディジタル・フィルタ（ＣＤ）の出力信号の符号の
    関数として増減される補正信号のカウンタ（ＣＥ）、補
    正信号カウンタ（ＣＥ）をイネーブルして計数結果を送
    出させるオーバーフロー信号を送出するフレーム信号カ
    ウンタ（ＣＦ）、補正信号カウンタおよびフレーム信号
    カウンタの出力の計数結果に基いて適当なフレーム数（
    Ｎｔ）の中に一様分布した補正の数と型を出力（８）に
    送出する論理回路（ＬＣ）であつて、局部発振器の第２
    のカウンタ（ＣＢ）の増減に上記論理回路の送出する補
    正信号が使用されるような論理回路（ＬＣ）をも含む事
    を特徴とするディジタル・フェーズロックループ回路。
  2. （２）上記論理回路（ＬＣ）に、補正信号カウンタ（Ｃ
    Ｅ）から与えられる計数結果がロードされ、上記計数結
    果の符号を表わす信号の論理レベルに応じて増減される
    プログラマブル・カウンタ（ＣＨ）、上記フレーム信号
    カウンタ（ＣＦ）の出力に存在する数のビット位置を反
    転することによつて得られる２進数がロードされる第１
    のレジスタ（ＲＡ）、各々のＡＮＤゲートの一方の入力
    が第１のレジスタのセルの出力に接続され、他方の入力
    が第２のレジスタの対応するセルに接続される複数のＡ
    ＮＤゲート（Ａ１、Ａ２、……Ａ＿ｎ）、上記ＡＮＤゲ
    ートの出力に接続される複数の微分器（Ｄ１、Ｄ２、…
    …Ｄ＿ｎ）、入力が微分器の出力に接続され、出力（８
    ）が第２のカウンタ（ＣＢ）を増減させるための端子に
    接続されているＯＲゲート（ＰＯ）が含まれている事を
    特徴とする特許請求の範囲第１項記載のディジタル・フ
    ェーズロックループ回路。
  3. （３）上記フレーム信号が入力信号から抽出される事を
    特徴とする特許請求の範囲第１項記載のディジタル・フ
    ェーズロックループ回路。
  4. （４）上記フレーム信号が局部発生される事を特徴とす
    る特許請求の範囲第１項記載のディジタル・フェーズロ
    ックループ回路。
JP29685686A 1985-12-17 1986-12-15 デイジタル・フエ−ズロツクル−プ回路 Expired - Lifetime JPH0744449B2 (ja)

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IT68061/85A IT1184024B (it) 1985-12-17 1985-12-17 Perfezionamenti ai circuiti ad aggancio di fase numerici
IT68061-A/85 1985-12-17

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JPS62145924A true JPS62145924A (ja) 1987-06-30
JPH0744449B2 JPH0744449B2 (ja) 1995-05-15

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EP (1) EP0228021B1 (ja)
JP (1) JPH0744449B2 (ja)
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IT (1) IT1184024B (ja)

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