KR910000624B1 - 비트 동기 회로 및 방법 - Google Patents

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다까시 오야기
시게오 요시자와
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닛본 덴기 가부시기가이샤
세끼모또 타다히로
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    • H—ELECTRICITY
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

내용 없음.

Description

비트 동기 회로 및 방법
제1도는 본 발명에 따른 비트 동기 회로의 실시예를 개략적으로 도시한 블록도.
제2도는 제1도에 도시한 회로에서의 위상 제어 회로를 개략적으로 도시한 회로도.
제3도는 제2도에 도시한 회로의 동작을 설명하기 위한 타이밍도.
제4a도 및 제4b도는 종래 기술 및 본 발명의 비트 동기 회로를 각각 도시한 상태 천이도.
제5도는 제1도에 도시한 회로에서의 위상 감시 회로를 개략적으로 도시한 회로도.
제6도는 제5도의 회로의 동작을 설명하기 위한 타이밍도.
제7a도 및 제7b도는 종래 기술 및 본 발명의 비트 동기 회로에 의한 위상 수정 동작을 각각 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이터 변화점 검출회로 2 : 가변 분주 회로
3 : 위상 감시 회로 4 : 위상 제어 회로
411∼416, 522∼524 : D형 플립플롭
본 발명은 수신 디지털 신호와 동기한 클럭 신호를 재생하는 비트 동기회로에 관한 것으로, 더욱 상세하게 말하자면 디지털 신호에 동기하도록 초기 진폭의 클럭 신호를 가변 분주하여 동기 클럭 신호를 재생하는 비트 동기 회로에 관한 것이다.
종래의 이러한 종류의 비트 동기 회로는, 수신된 디지털 신호의 변화점을 추출하여, 그 변화점이 재생된 동기 클럭의 상승(또는, 하강)에 동기하도록 가변 분주 회로의 분주수 비율을 증감시켜, 동기 클럭을 재생하게 된다. 이러한 경우에, 가변 분주 회로의 제어는 수신된 디지털 신호의 1비트마다 행해진다.
이러한 종류의 비트 동기 회로는 수신 디지털 신호의 1비트마다 동작하고 있기 때문에, 수신 디지털 신호의 듀티 비(duty rate)가 나쁜 경우에는 재생된 클럭 신호의 선행 및 지연이 각 비트마다 검출된다.
그러므로, 본 발명의 목적은 수신 디지털 신호의 듀티비가 나쁜 경우에도 위상 수정이 가능한 비트 동기 회로를 제공하기 위한 것이다.
본 발명에 따르면, 수신 디지털 신호에 동기한 동기 클럭 신호를 재생하는 비트 동기 회로에 있어서, 동기 클럭 신호의 디지털 신호에 대한 위상의 선행 및 지연을 1비트마다 검출하여, 위상차 신호를 출력시키는 위상 감시 회로, 상기 위상차 신호에 응답하여 동기 클럭 신호의 위상을 디지털 신호에 동기시키도록 1비트마다 수정하는 위상 제어 회로를 포함하고, 위상 제어 회로의 위상 수정이 선행과 지연 수정간의 천이를 포함하지 않는 것을 특징으로 하는 비트 동기 회로가 얻어진다.
이하, 첨부도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.
제1도는 본 발명에 따른 비트 동기 회로의 실시예를 개략적으로 도시한 블록도이다. 제1도에 있어서, 데이터 변화점 검출 회로(1)은 수신 디지털 신호(DATA)의 상승 또는 하강 변화점마다 정(+) 펄스를 발생시킨다. 그러므로, 입력 신호로서 수신 디지털 신호(DATA)와 클럭 신호가 인가된다. 이러한 검출 회로(1)은 공지되어 있는 바와 같이 디지털 신호(DATA)와 이것을 소정시간 지연시킨 신호를 수신하는 배타적 논리 회로(EXOR), 및 EXOR의 출력을 클럭 신호로 래치시켜 검출 신호(CD)를 출력시키는 D형 플립플롭으로 구성할 수 있다. 이러한 경우에, 지연 회로와 EXOR은 미분회로로서 작용한다.
가변 분주 회로(2)는 입력 신호로서 클럭 신호를 공급받고, 이 신호의 분주 신호를 출력시킨다. 본 실시예에서는 10개 분주 신호를 기준으로 하여, 이것과 위상 수정용 9-11개의 분주 신호를 도시하고 있다. 분주신호(N9-N11)은 활성 상태에서 높은 레벨[활성 하이 레벨(active HIGH level)]신호이다. 가변 분주 회로(2)는 공지되어 있는 플립플롭을 종속 접속시킨 것으로 구성될 수 있고, 분주신호(N9-N11)은 그 중간단으로부터 취출한다. 분주 회로(2)는 다음에 설명하는 1/2비트마다 출력되는 리셋트 펄스(RO)에 의해 리셋트된다.
위상 감시 회로(3)은 다음에 상술되어 있지만, 데이터 변화점 검출회로(1)의 출력신호(CD)와 후술하는 위상 제어 회로(4)로부터 신호(a 및 b), 및 비트 주기를 나타내는 리셋트 펄스(R1)을 수신하고, 이 신호들로부터 동기 클럭 신호의 신호(CD)에 대한 위상의 지연과 선행을 판별하여, 위상 신호[- (선행) 및 + (지연)]를 각 비트 주기마다 출력시킨다. 위상 제어 회로(4)는 1비트마다 위상 감시 회로(3)으로부터의 위상 신호(- 및 +)를 근거로하여 분주 회로(2)의 각 분주 출력 신호(N9-N11)들중 어느 한 신호를 선택하고, 동기 클럭의 위상을 수신한 디지털 신호(DATA)에 일치시키도록 수정한다. 또한, 신호(N9-N11)의 선택은 이전의 비트의 수정 동작에 기초를 두고 결정된다.
제2도는 제1도에서의 위상 제어 회로(4)의 구체적인 회로를 도시한 것이다. 이 회로는 2입력 NAND 게이트(400-403), 3입력 NAND 게이트(404), 3입력 NOR 게이트(405 및 406), 2입력 NOR 게이트(407-409), D형 플립플롭(F/F)(411-416) 및 인버터 게이트(416 및 417)을 포함하고 있다.
NAND 게이트(400-402)는 가변 분주 회로(2)의 분주 출력 신호(N9-N11)을 선택하는 게이트이고, 이들의 출력 신호는 게이트(403 및 404)로 구성되는 셋트·리셋트(S-R) F/F에 입력되고, 1/2비트 마다의 정(+)펄스가 게이트(404)의 출력으로서 얻어진다. 이 출력 신호는 D형 F/F(413)의 클럭 단자에 입력되고, 이 Q출력 단자로부터 얻어지는 2개의 분주 신호는 D형 F/F(414)를 통해 동기 클럭 신호(CLO)로서 출력된다. D형 F/F(415)는 신호(CLO)를 수신하여 이 신호로부터 1/2 클럭 지연된 신호를 형성하여 Q 및
Figure kpo00001
단자로 출력시킨다. NOR 게이트(408)은 신호(CLO)과 F/F(415)의
Figure kpo00002
단자 출력으로부터 신호(R1)을 얻어 위상 감시회로(3)으로 출력시킨다.
NOR 게이트(405-407)은 위상 감시 회로(3)으로부터 부여되는 위상 신호(- 및 +)를 근거로하여 분주 회로(N9-N11)을 선택하는 게이트신호(S1-S3)을 형성한다. 이 신호(S1-S3)들은 활성 하이 레벨 신호이다. 또한, 위상 신호(- 및 +)는 활성 상태에서 로우레벨로 되는 활성 로우레벨 신호이다. D형 F/F(411 및 412)의 Q출력이 로우 레벨인 상태에서 위상 신호(- 및 +)에 응답한 S1-S3이 출력된다. 즉, 하기의 표 1에 나타난 논리표에 따라 S1-S3이 출력된다. 단, 이러한 경우에, D형 F/F(411 및 412)의 Q출력은 논리 "0"이다.
[표 1]
Figure kpo00003
선택된 신호(S1-S3)은 인버터 게이트(416)의 출력을 클럭 입력으로 하여 D형 F/F(411 및 412)에 래치되고, 각각의 Q출력은 역상관계로 있는 NOR 게이트(405 및 406)에 입력된다. 그러므로, 예를 들어 신호(S1)이 선택된 다음의 비트에서는 NOR 게이트(406)이 폐쇄되어, 신호(S3)은 선택되지 않는다. 이것은 다음에 기술되어 있다. 즉, 제4b도에 도시되어 있는 바와 같이, 본 발명의 비트 동기 회로에서는 선행 및 지연 수정간의 경로가 제거되어 있다. 그러므로, 수신된 디지털 신호의 듀티비가 나쁜 경우에도 재생 클럭 신호의 위상 수정이 가능해진다. 이것에 대해, 제4a도의 종래의 경우에는 선행 및 지연 수정간의 경로가 있기 때문에, 상술한 바와 같이 수신 디지털 신호의 듀티비가 나쁜 경우에는 위상 보정이 되지 않는다.
D형 F/F(411 및 412)는 이전의 비트의 수정 동작을 래치(기억)시키고, 다음의비트에서의 수정은 역방향으로는 행해지지 않도록 되어 있다. 즉, 이전의 비트에서 선행 수정을 한 경우는 다음의 비트에서는 지연 수정은 하지 못하고, 반대로 이전의 비트에서 지연 수정을 한 경우는 다음의 비트에서는 선행 수정은 하지 못하도록 되어 있다. 이것은 상술한 바와 같이 D형 F/F(411 및 412)의 Q단자 출력을 각각 NOR 게이트(406 및 405)로 궤환시킴으로써 달성된다.
제3도의 타이밍도를 사용하여 제2도에 도시된 회로의 동작을 설명하겠다. 이 타이밍도는 재생 클럭 신호(CLO)가 수신 디지털 신호(DATA)에 대하여 선행되어 있는 경우를 도시한 것이다. 수신 디지털 신호(DAT)의 변화점에서, 검출신호(CD)가 데이터 변화점 검출회로(1)로부터 출력된다. 이 신호(CD)와 위상 제어 회로(4)로부터 얻어진 신호(a 및 b)를 수신한 위상 감시 회로(3)은 선행 수정을 행하도록 위상 신호(-)를 출력시킨다. 이 위상 신호(-)를 수신한 위상 제어 회로(4)는 분주 출력 신호에 선택 신호(S1)이 하이 레벨로 되어 활성 상태로 되게 한다. 이 선택 신호(S1)에 응답하여, NAND 게이트(402)는 분주 출력 신호(N9)를 선택하고, S-R F/F(403 및 404) 및 D형 F/F(413 및 414)에 의해 동기 클럭 신호(CLO)를 1클럭분 위상을 지연시키도록 수정한다.
제7a도 및 제7b도는 종래 기술과 본 발명의 비트 동기 회로에 의해 얻어지는 동기 클럭 신호의 비교를 타이밍도로 도시한 것이다. 수신된 디지털 신호(DATA)의 튜티비가 나쁜 경우, 종래 기술에서는 제7a도에 도시한 바와 같이, 신호(DATA)에 대하여 선행 및 지연의 수정 동작이 1비트 마다 서로 반복되기 때문에 동기 클럭 신호(CLO)와 신호(DATA)와의 위상차는 수정되지 않는다. 이에 대해, 본 발명의 비트 동기 회로에서는 상술한 바와 같이 선행과 지연의 위상 수정간의 상태 천이가 없기 때문에, 제7b도에 도시한 바와 같이 동기 클럭 신호(CLO)는 신호(DATA)에 대해 점차적으로 위상차가 수정된다.
제5도는 제1도에서의 위상 감시 회로(3)의 구체적인 회로를 도시한 것이다. 이 회로는 2입력 NOR 게이트(517-521), D형 F/F(522-524) 및 인버터 게이트(525 및 526)을 포함하고 있다. 이 위상 감시 회로(3)의 동작은 제6도의 타이밍도를 참조하여 설명하겠다.
위상 제어 회로(4)로부터의 비트 단위의 리셋트 신호(R1)에 의해, D형 F/F(522-524)는 초기 리셋트된다. 위상의 감시는 위상 제어 회로(4)로부터의 출력 신호(a 및 b)와 데이터 변화점 검출 회로(1)로부터의 출력 신호(CD)로 행해진다. 결국, 제6도에서의 신호(b)가 하이레벨일 때에 신호(CD)가 출력되면, 게이트(521)을 통해 하이 레벨 신호가 D형 F/F(524)에서 래치되고, 이
Figure kpo00004
출력에 의해 위상 신호(-)(활성 로우상태)가 출력된다. 이와 마찬가지로, 신호(a)가 하이 레벨일 때에 신호(CD)가 출력되면, D형 F/F(525)가 NOR 게이트(517)의 하이 레벨 신호를 래치시키고,
Figure kpo00005
단자에 활성 로우상태의 위상 신호(+)를 출력시킨다.
다시말하면, 위상제어 회로(4)로부터의 신호(a 및 b)는 각각 동기 클럭 신호(CLO) 1비트의 전반 및 후반을 나타내는 신호이다. 따라서 위상 감시 회로(3)은 신호(a 및 b)들 중 어느 한 신호에 디지털 신호(DATA)의 변화점 신호(CD)가 존재하는지, 또는 어느 신호에도 존재하지 않는지를 판정한다. 결국, 신호(a)가 활성상태일때에 신호(CD)가 있으면, 동기 클럭 신호(CLO)는 디지털 신호(DATA)에 대해서 지연되고 있다고 판단하여 지연 수정용의 신호(+)를 출력시킨다. 반대로, 신호(b)가 활성 상태일 때에 신호(CD)가 있으면, 선행하고 있다고 판단하여 선행 수정 신호(-)를 출력시킨다.
D형 F/F(523)은 데이터 1비트내에 2개 이상 신호(CD)가 발생한 때에 위상 수정을 실행하지 않도록 하는데 사용된다. 결국, 2회째의 신호(CD)의 발생에 의해 D형 F/F(522-524)의 각
Figure kpo00006
단자 출력은 하이레벨로 된다. 이 D형 F/F(523)의 작용에 의해 내 잡음 성능이 향상된다.
이상 설명한 바와 같이, 본 발명에 따른 비트 동기 회로는 동기 클럭 신호의 위상 수정을 선행 및 지연 사이에서 금지하도록 되어 있다. 따라서, 수신된 디지털 신호의 듀티비가 나쁜 경우에도, 수신 디지털 신호와 동기 클럭신호와의 위상차가 점차적으로 수정된다. 이와 같이하여 얻어지는 동기 클럭에 의해 수신 디지털 신호의 샘플링을 하면, 정확한 샘플링이 가능하게 되고, 디지털 신호의 수신 성능 및 신뢰성이 향상된다.

Claims (7)

  1. 클럭 신호를 수신된 디지털 신호에 동기시키기 위한 비트 동기 회로에 있어서, 상기 디지털 신호에 관련된 각각의 비트 기간 동안, 상기 디지털 신호에 대하여 상기 클럭 신호의 위상의 선행 또는 지연을 검출하여, 상기 선행 또는 지연을 나타내는 위상 신호를 발생시키기 위한 위상 감시회로(3), 각각의 상기 비트 기간동안 상기 디지털 신호에 대하여 상기 클럭 신호의 위상을 선행, 지연 또는 변화되지 않은 상태로 남아있게 함으로써 상기 클럭신호의 위상을 선택적으로 수정하기 위해 상기 위상 신호에 응답하는 위상 제어 회로(400-404, 408, 409, 413-417), 상기 위상이 바로 직전의 선행 비트 기간동안 지연된 경우에는 상기 클럭 신호의 위상에 선행하지 않도록 또는 바로 직전의 선행 비트 기간 동안 상기 위상이 선행된 경우에는 상기 위상을 지연시키지 않도록 함으로써 상기 위상 수정의 변화가 행해지기 전에 최소한 한 비트 기간 동안 상기 위상 제어 회로가 상기 클럭 신호의 위상을 변화되지 않은 상태로 남아 있도록 상기 위상 제어 회로를 억제하기 위해 상기 위상 제어 회로에 결합된 억제수단(405-407, 411, 412; 제4b도)를 포함하는 것을 특징으로 하는 비트 동기 회로.
  2. 제1항에 있어서, 상기 디지털 신호의 각각의 비트에 관련되고, 상승 변화점 및 하강 변화점을 포함하는 2개의 신호 변화점들 중 한 변화점을 검출하여, 상기 한 변화점의 검출에 응답하여 변화점 표시 신호를 출력시키기 위한 변화점 검출수단(1) 및, 상이한 제1, 제2, 제3분주비에 의해 각각 분주된 주파수의 초기 클럭으로부터 얻어지는 제1, 제2, 제3분주 클럭신호를 출력시키기 위한 분주 회로(2)를 포함하고, 상기 위상 제어 회로가 상기 클럭 신호의 제1 및 제2절반-비트 기간을 각각 나타내는 제1 및 제2제어신호(a, b)를 공급하기 위한 공급수단(409, 413)을 포함하며, 상기 위상 감시 회로가 상기 제1 및 제2제어신호에 관련하여 상기 변화점 표시 신호의 위치를 결정하여, 상기 클럭 신호의 위상이 선행, 지연 또는 변화되지 않는 상태로 남아 있는지의 여부를 나타내는 형태로 상기 위상 신호를 출력시키기 위한 판정 수단(517-526)을 포함하며, 상기 위상 제어 회로가 각 비트 기간동안 상기 판정 수단으로부터의 상기 위상 신호를 래칭하여, 상기 수신된 디지털 신호의 현재 비트 기간동안 및 바로 직전의 선행 비트 기간동안 상기 위상 신호의 상태에 응답하여 상기 클럭 신호의 위상을 선행, 지연 또는 변화되지 않은 상태로 유지하기 위해 상기 제1, 제2 및 제3분주 클럭 신호들 중 한 신호를 선택하기 위한 래칭수단(400-404, 413-417)을 더 포함하는 것을 특징으로 하는 비트 동기 회로.
  3. 클럭 신호를 수신된 디지털 신호에 동기시키기 위한 비트 동기 회로에 있어서, 상승 변화점 및 하강 변화점을 포함하는 상기 디지털 신호의 2개의 신호 변화점들 중 한 변화점을 검출하여, 상기 한 변화점의 검출에 응답하여 변화점 표시 신호를 출력시키기 위한 변화점 검출 수단(1), 상기 디지털 신호에 대하여 상기 클럭 신호의 위상의 선행 또는 지연을 나타내는 위상 신호를 발생시키기 위해 상기 변화점 표시 신호 및 상기 클럭 신호에 응답하는 위상 감시 수단(3), 및 상기 디지털 신호에 관련된 각각의 비트 기간동안, 상기 클럭 신호를 상기 디지털 신호에 동기시키기 위해 상기 클럭 신호의 위상을 선택적으로 수정하기 위해 상기 위상 신호에 응답하고, 비트 기간 수정중에 상기 클럭 신호의 위상의 선행에서 지연으로 또는 지연에서 선행으로의 직접적인 상태천이를 억제하기 위한 수단을 포함하는 위상 제어 수단(4)를 포함하는 것을 특징으로 하는 비트 동기 회로.
  4. 클럭 신호를 디지털 신호에 동기시키기 위한 비트 동기 회로에 있어서, 초기 클럭의 분주에 의해 초기 클럭 신호로부터 분주되는 다수의 분주 클럭 신호를 공급하기 위한 분주 회로(2), 상기 디지털 신호에 관련된 각각 비트 기간중에 상기 디지털 신호에 대하여 상기 클럭 신호의 위상을 감시하여, 상기 디지털 신호에 관련하여 상기 클럭 신호의 위상 선행 또는 위상 지연을 나타내는 위상 신호를 공급하기 위해 상기 클럭 신호 및 디지털 신호에 응답하는 위상 감시 회로(3), 및 상기 위상 신호에 기초하여 다수의 상기 분주 클럭 신호들 중 한 신호를 선택하여, 상기 클럭 신호를 동기시키기 위해 다수의 상기 분주 클럭 신호들 중 상기 선택된 신호를 이용하기 위해 상기 위상 감시 회로 및 상기 분주 회로에 결합된 위상 제어 회로(4)를 포함하고, 상기 위상 제어 회로가 상기 분주 신호들 중 이전에 선택된 한 신호를 나타내는 신호를 임시로 기억하기 위한 메모리 수단(411, 412)를 포함하고, 상기 위상 수정이 연속적인 비트 기간에서 역방향으로 되지 않도록 상기 메모리 수단에 기억되어 있는 상기 신호 및 상기 위상 신호의 현재 상태에 기초하여 다수의 상기 분주 클럭 신호들 중 한 신호를 효율적으로 선택하는 것을 특징으로 하는 비트 동기 회로.
  5. 클럭 신호를 수신된 디지털 신호에 동기시키기 위한 비트 동기 회로에 있어서, 상기 디지털 신호에 관련된 각 비트 기간 동안 상기 클럭 신호와 상기 디지털 신호 사이의 위상 관계를 검출하여, 상기 클럭 신호의 현재 위상이 상기 디지털 신호에 관련하여 선행, 지연 또는 동기되어 있는가의 여부를 나타내는 현재 위상 신호를 출력하기 위한 검출 수단(3), 상기 디지털 신호의 바로 직전의 선행 비트 기간동안 상기 위상 신호의 상태를 나타내는 이전 비트 기간 위상 신호를 기억하기 위해 상기 검출 수단에 접속된 메모리 수단(411, 412), 및 수정이 연속적인 비트 기간에서 역방향으로 되지 않도록 상기 현재 위상 신호와 상기 이전 비트 기간 위상 신호에 기초하여 상기 클럭 신호의 위상이 수정되도록 상기 클럭 신호의 위상을 제어하기 위해 상기 현재 위상 신호 및 상기 이전 비트 기간 위상 신호에 응답하는 위상 제어 회로(400-409, 413-417)을 포함하는 것을 특징으로 하는 비트 동기 회로.
  6. 클럭 신호를 수신된 디지털 신호에 동기시키기 위한 방법에 있어서, 상기 디지털 신호에 관련된 각 비트 기간동안 상기 디지털 신호에 대하여 상기 클럭 신호의 위상 관계를 검출하여, 상기 클럭 신호가 상기 디지털 신호에 대하여 선행, 지연 또는 변화되지 않는 상태로 남아 있는지의 여부를 나타내는 위상 신호를 제공하는 단계, 상기 클럭 신호를 상기 디지털 신호에 동기시키는 방식으로 상기 위상 신호에 응답하여 상기 클럭 신호의 위상을 수정하는 단계, 및 위상 수정이 상기 디지털 신호에 관련된 인접 비트 기간에서 역방향으로 되지 않도록 상기 위상 수정을 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 각각의 비트 기간중에 상기 디지털 신호의 신호 변화점의 발생을 검출하는 단계, 상기 신호 변화점의 발생중에 상기 위상 관계의 상태를 결정하는 것에 기초하여 상기 위상 신호를 발생시키는 단계, 상이한 주파수의 다수의 분주 클럭 신호를 공급하기 위해 다수의 상이한 분주값에 의해 초기 클럭의 주파수를 분주하는 단계, 상기 디지털 신호의 각각의 비트 기간중에 상기 위상 신호를 래치시키는 단계, 현재 비트 기간중 및 바로 직전의 선행 비트 기간중에 상기 위상 신호의 상태에 기초하여 상기 분주 클럭 신호들 중 한 신호를 선택하는 단계, 및 상기 클럭 신호의 위상을 선택된 분주 클럭 신호의 위상에 동기시킴으로써 상기 클럭 신호의 위상을 수정하는 단계를 포함하는 것을 특징으로 하는 방법.
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