JP2597239B2 - ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 - Google Patents
ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法Info
- Publication number
- JP2597239B2 JP2597239B2 JP2505063A JP50506390A JP2597239B2 JP 2597239 B2 JP2597239 B2 JP 2597239B2 JP 2505063 A JP2505063 A JP 2505063A JP 50506390 A JP50506390 A JP 50506390A JP 2597239 B2 JP2597239 B2 JP 2597239B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- locked loop
- phase locked
- digital phase
- memory means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
- H03D3/24—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
- H04W88/02—Terminal devices
- H04W88/022—Selective call receivers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般的にはデータ受信機により受信されたデ
ータ伝送にビット同期するディジタル位相同期ループ
（DPLL）及び該ディジタル位相同期ループを具える受信
機及びその制御方法に関するものである。具体的には本
発明は携帯用ページング受信機に使用されるディジタル
位相同期ループ（DPLL）及び該ディジタル位相同期ルー
プを具える受信機及びその制御方法に関する。
ータ伝送にビット同期するディジタル位相同期ループ
（DPLL）及び該ディジタル位相同期ループを具える受信
機及びその制御方法に関するものである。具体的には本
発明は携帯用ページング受信機に使用されるディジタル
位相同期ループ（DPLL）及び該ディジタル位相同期ルー
プを具える受信機及びその制御方法に関する。
ディジタル伝送に対するビット同期はデータ伝送のビ
ット境界を決定し、その後データ伝送からのデータのビ
ットを同期的にサンプリングするのに使用される処理方
法である。ビット同期は英国において通常POCSAG（郵政
省コード標準化諮問グループ）と呼ばれるブリテッシュ
・テレコムによって提案されたディジタル信号通信プロ
トコルを復号化するページング受信機において使用され
る。
ット境界を決定し、その後データ伝送からのデータのビ
ットを同期的にサンプリングするのに使用される処理方
法である。ビット同期は英国において通常POCSAG（郵政
省コード標準化諮問グループ）と呼ばれるブリテッシュ
・テレコムによって提案されたディジタル信号通信プロ
トコルを復号化するページング受信機において使用され
る。
この通信プロトコルに対する同期についてはデービス
等による米国特許第4,518,961号明細書（1985年５月21
日発行）に詳細に説明されている。即ち、POCSAG又はゴ
ーレイ信号通信プロトコルの何れかの同期を示してい
る。更に、バンス等による米国特許第4,506,262号明細
書（1985年３月19日発行）は粗い同期モード及び精密な
同期モードを有する早い／遅い位相同期ループを使用す
るPOCSAGに対する同期を示している。
等による米国特許第4,518,961号明細書（1985年５月21
日発行）に詳細に説明されている。即ち、POCSAG又はゴ
ーレイ信号通信プロトコルの何れかの同期を示してい
る。更に、バンス等による米国特許第4,506,262号明細
書（1985年３月19日発行）は粗い同期モード及び精密な
同期モードを有する早い／遅い位相同期ループを使用す
るPOCSAGに対する同期を示している。
第１図A,B,Cは典型的な先行技術のPOCSAG信号を示
す。
す。
第１図Ａの10のラインは典型的なPOCSAG信号である。
信号に先んじて、雑音又は別のタイプの通信プロトコル
が、破線によって囲まれる12の領域に示されるように送
信される。POCSAG信号は、多数の1,0遷移信号からなる
プリアンブル信号14によって開始する。プリアンブル信
号14は複数の32ビット情報ワードによって追随され、そ
の各々は31,21の拡張したBCH符号（32,21）に符号化さ
れる。情報ワードは所定の２進シーケンスを含む同期符
号ワード16aにより開始する。その後17番目のワードご
とに別の同期符号ワード16bが信号内に発生する。同期
符号間には情報は８情報フレームとして構成され、その
各々はBCH符号（32,21）からなる２つのワードを含む。
説明のために18によって示されるようなフレーム（FR）
４の内容はライン34によって示される。ライン34は２つ
の32ビットワード36,38を有し、各情報ワードはBCH符号
（32,21）の形式によって構成される32データビットを
有する。非同期データ信号として観察される時、ライン
34上に示されるビットシーケンスはランダムビットシー
ケンスとなることは明らかである。
信号に先んじて、雑音又は別のタイプの通信プロトコル
が、破線によって囲まれる12の領域に示されるように送
信される。POCSAG信号は、多数の1,0遷移信号からなる
プリアンブル信号14によって開始する。プリアンブル信
号14は複数の32ビット情報ワードによって追随され、そ
の各々は31,21の拡張したBCH符号（32,21）に符号化さ
れる。情報ワードは所定の２進シーケンスを含む同期符
号ワード16aにより開始する。その後17番目のワードご
とに別の同期符号ワード16bが信号内に発生する。同期
符号間には情報は８情報フレームとして構成され、その
各々はBCH符号（32,21）からなる２つのワードを含む。
説明のために18によって示されるようなフレーム（FR）
４の内容はライン34によって示される。ライン34は２つ
の32ビットワード36,38を有し、各情報ワードはBCH符号
（32,21）の形式によって構成される32データビットを
有する。非同期データ信号として観察される時、ライン
34上に示されるビットシーケンスはランダムビットシー
ケンスとなることは明らかである。
同期符号は信号に対するフレーム同期手段を与える。
従って、最初にプリアンブル信号にビット同期すること
が望ましく、続いて同期符号にフレーム同期することが
望ましい。ライン20はPOCSAG信号に同期するページャの
動作を示している。間隙22と24の間にページャは信号に
同期することを意図している。間隙26の間にプリアンブ
ル信号14が存在し、ページャのビットは同期して同期符
号ワード16aを見出す。次いで公知の方法で、ページャ
は間隙28と32によって示されるように、予め割当てられ
たフレーム４の情報を複号化する。ページャはまた間隙
30の間に同期符号ワード16bをテストする。
従って、最初にプリアンブル信号にビット同期すること
が望ましく、続いて同期符号にフレーム同期することが
望ましい。ライン20はPOCSAG信号に同期するページャの
動作を示している。間隙22と24の間にページャは信号に
同期することを意図している。間隙26の間にプリアンブ
ル信号14が存在し、ページャのビットは同期して同期符
号ワード16aを見出す。次いで公知の方法で、ページャ
は間隙28と32によって示されるように、予め割当てられ
たフレーム４の情報を複号化する。ページャはまた間隙
30の間に同期符号ワード16bをテストする。
或る場合には、プリアンブル信号はプリアンブル信号
を検出不能にする雑音によって原形がそこなわれる。こ
のような状態では、32ビットワード内でデータビット上
においてビット同期を取得するのが望ましく、続いて周
期的な同期符号ワード16bの信号の１つにフレームを同
期させるのが望ましい。このモードにおけるビット同期
処理は32ビットワードが実効的にランダムであるから更
に難しい。結局、POCSAG情報ワード内で、POCSAGプリア
ンブル信号又はデータ信号の何れかによりビット同期を
取得することを可能にする選択的なコール受信機を提供
するのが望ましい。
を検出不能にする雑音によって原形がそこなわれる。こ
のような状態では、32ビットワード内でデータビット上
においてビット同期を取得するのが望ましく、続いて周
期的な同期符号ワード16bの信号の１つにフレームを同
期させるのが望ましい。このモードにおけるビット同期
処理は32ビットワードが実効的にランダムであるから更
に難しい。結局、POCSAG情報ワード内で、POCSAGプリア
ンブル信号又はデータ信号の何れかによりビット同期を
取得することを可能にする選択的なコール受信機を提供
するのが望ましい。
POCSAGプロトコルは２つのデータ転送速度即ち512ビ
ット／秒又は1200ビット／秒のうちの１つによって送信
されうる。ページング受信機は前記速度によって動作す
るデータ転送速度を選択するのが極めて望ましい。この
選択はページャコードプラグに選択され或いはプログラ
ムされたジャンパー線であってもよい。結局、単一の周
波数によってクロックされ、何れかのデータ転送速度に
よって動作するように構成されている位相同期ループを
有する選択的なコール受信機を提供するのが望ましい。
更に、両方のデータ転送速度によって実質的に同等の動
作特性を提供するために、両方のデータ転送速度におい
て位相同期ループが一定の帯域幅対データ転送速度比を
維持することが望ましい。
ット／秒又は1200ビット／秒のうちの１つによって送信
されうる。ページング受信機は前記速度によって動作す
るデータ転送速度を選択するのが極めて望ましい。この
選択はページャコードプラグに選択され或いはプログラ
ムされたジャンパー線であってもよい。結局、単一の周
波数によってクロックされ、何れかのデータ転送速度に
よって動作するように構成されている位相同期ループを
有する選択的なコール受信機を提供するのが望ましい。
更に、両方のデータ転送速度によって実質的に同等の動
作特性を提供するために、両方のデータ転送速度におい
て位相同期ループが一定の帯域幅対データ転送速度比を
維持することが望ましい。
最後に、ページングの市場において競争するために
は、低価格によってページング受信機を提供することが
望ましい。低価格は、ページング受信機内において最少
数の構成部品を具えることにより達成される。従って、
位相同期ループを全く単一の集積回路上において構成
し、単一の水晶発振器によって発生される周波数でクロ
ックされ、他方、何れかのデータ転送速度に同期可能で
あることが望ましい。
は、低価格によってページング受信機を提供することが
望ましい。低価格は、ページング受信機内において最少
数の構成部品を具えることにより達成される。従って、
位相同期ループを全く単一の集積回路上において構成
し、単一の水晶発振器によって発生される周波数でクロ
ックされ、他方、何れかのデータ転送速度に同期可能で
あることが望ましい。
本発明の目的は、上述の問題点を解決するディジタル
位相同期ループ（DPLL）及び該ディジタル位相同期ルー
プを具える受信機の制御方法を提供することである。
位相同期ループ（DPLL）及び該ディジタル位相同期ルー
プを具える受信機の制御方法を提供することである。
本発明の他の目的は、所定の信号又はデータ信号の何
れかにビット同期が可能であるディジタル位相同期ルー
プ（DPLL）及び該ディジタル位相同期ループを具える受
信機の制御方法を提供することである。
れかにビット同期が可能であるディジタル位相同期ルー
プ（DPLL）及び該ディジタル位相同期ループを具える受
信機の制御方法を提供することである。
本発明の他の目的は、単一の集積回路上で単一の入力
周波数により動作するディジタル位相同期ループ（DPL
L）及び該ディジタル位相同期ループを具える受信機の
制御方法を提供することである。
周波数により動作するディジタル位相同期ループ（DPL
L）及び該ディジタル位相同期ループを具える受信機の
制御方法を提供することである。
ディジタル位相同期ループ（DPLL）は、単一の周波数
入力及び最少数の構成部品の回路を使用し、しかも各デ
ータ転送速度において一定の帯域幅対データ転送速度比
を維持して少なくとも２つの実質的に無関係のデータ転
送速度においてビット同期することが可能である。
入力及び最少数の構成部品の回路を使用し、しかも各デ
ータ転送速度において一定の帯域幅対データ転送速度比
を維持して少なくとも２つの実質的に無関係のデータ転
送速度においてビット同期することが可能である。
本発明の更に他の目的は、データサンプルクロック信
号を、２個又はそれ以上のデータ転送速度を有する受信
データストリームに同期させるプログラム可能なディジ
タル位相同期ループ（DPLL）及び該ディジタル位相同期
ループを具える受信機の制御方法を提供することであ
る。
号を、２個又はそれ以上のデータ転送速度を有する受信
データストリームに同期させるプログラム可能なディジ
タル位相同期ループ（DPLL）及び該ディジタル位相同期
ループを具える受信機の制御方法を提供することであ
る。
前記ディジタル位相同期ループ（DPLL）は、安定な基
準周波数クロック信号を発生する発振器手段と、発振信
号の副高調波を発生させる第１分周器と、２つの副高調
波信号のうちの１つ又は第２分周器への入力としてDCレ
ベルの何れかを選択する選択手段と、選択手段の出力を
除算し再生サンプルクロック信号を発生する第２分周器
と、回復したサンプルクロック信号の相対的位相を受信
データ信号の位相と比較する位相検出器又は比較器手段
とを具備し、位相検出器の出力はまたサンプルクロック
信号を受信信号に“同期”させるのに必要な３個のクロ
ック源信号のうちの１つの適当な選択を有効にするため
選択手段に相互接続される。
準周波数クロック信号を発生する発振器手段と、発振信
号の副高調波を発生させる第１分周器と、２つの副高調
波信号のうちの１つ又は第２分周器への入力としてDCレ
ベルの何れかを選択する選択手段と、選択手段の出力を
除算し再生サンプルクロック信号を発生する第２分周器
と、回復したサンプルクロック信号の相対的位相を受信
データ信号の位相と比較する位相検出器又は比較器手段
とを具備し、位相検出器の出力はまたサンプルクロック
信号を受信信号に“同期”させるのに必要な３個のクロ
ック源信号のうちの１つの適当な選択を有効にするため
選択手段に相互接続される。
本発明によれば所定のデータ転送速度を有する２進信
号にビット同期するためのディジタル位相同期ループ
（DPLL）が見られている。ディジタル位相同期ループ
（DPLL）は、所定の周波数を有する基準信号を発生する
発振器手段を含む。ディジタル位相同期ループ（DPLL）
は更に基準信号に応答してアドバンス信号、公称信号、
遅延信号及びサンプル信号を発生する周波数発生手段を
含み、発生された各々の信号は基準信号から抽出され
る。ディジタル位相同期ループ（DPLL）は更に２進信号
に結合されかつサンプル信号に応答し、２進信号の変化
に応答してサンプルクロックの１サイクルに対応する周
期を有するエッジパルス信号を発生する、エッジ検出手
段を具える。ディジタル位相同期ループ（DPLL）は更に
実質的にデータ転送速度に等しい周波数を有するビット
クロック信号を発生する分周器を具える。ディジタル位
相同期ループ（DPLL）は更に出力信号を有する選択手段
を具え、その出力信号はエッジパルス信号が欠除した場
合に公称信号に等しくなるように選択され、かつその出
力信号はエッジパルス信号が存在する場合に、アドバン
ス信号又は遅延信号の何れかに等しくなるように選択さ
れる。ここで、アドバンス信号は第１の状態にあるビッ
トクロックに応答して選択され、遅延信号は第２の状態
にあるビットクロックに応答して選択され、更に、前記
分周器は出力信号の関数としてビットクロックを発生す
る。
号にビット同期するためのディジタル位相同期ループ
（DPLL）が見られている。ディジタル位相同期ループ
（DPLL）は、所定の周波数を有する基準信号を発生する
発振器手段を含む。ディジタル位相同期ループ（DPLL）
は更に基準信号に応答してアドバンス信号、公称信号、
遅延信号及びサンプル信号を発生する周波数発生手段を
含み、発生された各々の信号は基準信号から抽出され
る。ディジタル位相同期ループ（DPLL）は更に２進信号
に結合されかつサンプル信号に応答し、２進信号の変化
に応答してサンプルクロックの１サイクルに対応する周
期を有するエッジパルス信号を発生する、エッジ検出手
段を具える。ディジタル位相同期ループ（DPLL）は更に
実質的にデータ転送速度に等しい周波数を有するビット
クロック信号を発生する分周器を具える。ディジタル位
相同期ループ（DPLL）は更に出力信号を有する選択手段
を具え、その出力信号はエッジパルス信号が欠除した場
合に公称信号に等しくなるように選択され、かつその出
力信号はエッジパルス信号が存在する場合に、アドバン
ス信号又は遅延信号の何れかに等しくなるように選択さ
れる。ここで、アドバンス信号は第１の状態にあるビッ
トクロックに応答して選択され、遅延信号は第２の状態
にあるビットクロックに応答して選択され、更に、前記
分周器は出力信号の関数としてビットクロックを発生す
る。
本発明によれば第１又は第２の所定のデータ転送速度
に同期させるようにプログラム可能なディジタル位相同
期ループ（DPLL）を有する受信機を制御する方法が示さ
れる。ディジタル位相同期ループ（DPLL）は第１又は第
２の帯域幅の何れかにより動作するようにプログラムす
ることが可能である。受信機は更にディジタル位相同期
ループ（DPLL）の動作を決定する第１及び第２の状態を
有するメモリ手段を具える。その方法は下記のステップ
を具える。即ち、メモリ手段を読取りその状態を決定す
るステップと、メモリ手段が第１の状態にある場合にデ
ィジタル位相同期ループ（DPLL）を第１のデータ転送速
度に同期させ第１の帯域幅において動作させるようにプ
ログラムするステップと、メモリ手段が第２の状態にあ
る場合にディジタル位相同期ループ（DPLL）を第２のデ
ータ転送速度に同期させ第２の帯域幅において動作させ
るようにプログラムするステップとを具える。
に同期させるようにプログラム可能なディジタル位相同
期ループ（DPLL）を有する受信機を制御する方法が示さ
れる。ディジタル位相同期ループ（DPLL）は第１又は第
２の帯域幅の何れかにより動作するようにプログラムす
ることが可能である。受信機は更にディジタル位相同期
ループ（DPLL）の動作を決定する第１及び第２の状態を
有するメモリ手段を具える。その方法は下記のステップ
を具える。即ち、メモリ手段を読取りその状態を決定す
るステップと、メモリ手段が第１の状態にある場合にデ
ィジタル位相同期ループ（DPLL）を第１のデータ転送速
度に同期させ第１の帯域幅において動作させるようにプ
ログラムするステップと、メモリ手段が第２の状態にあ
る場合にディジタル位相同期ループ（DPLL）を第２のデ
ータ転送速度に同期させ第２の帯域幅において動作させ
るようにプログラムするステップとを具える。
従って、本発明の構成は以下に示す通りである。即
ち、所定のデータ転送速度を有する２進信号（138）に
ビット同期するディジタル位相同期ループであって、 所定の周波数を有する基準信号（123）を発生する発
振器（122）と、 前記基準信号（123）に応答し、前記基準信号（123）
から得られるアドバンス信号（126）、公称信号（12
8）、遅延信号（130）及びサンプル信号（132）を発生
する周波数分周器（124）と、 前記２進信号（138）に供給されかつサンプル信号（1
32）に応答し、前記２進信号（138）の変化に応答して
前記サンプル信号（132）の１サイクルに対応する周期
を有するエッジパルス信号（148）を発生するエッジ検
出器（140）と、 実質的にデータ転送速度に等しい周波数を有するビッ
トクロック信号（164）を発生する分周器（160）と、 前記エッジパルス信号（148）が存在しない場合には
公称信号（128）に等しくなるように選択され、前記エ
ッジパルス信号（148）が存在する場合には前記アドバ
ンス信号（126）又は前記遅延信号（130）の何れかに等
しくなるように選択された出力信号（162）を発生する
マルチプレクサ（170）とを具備し、 前記アドバンス信号（126）は第１の状態にある前記
ビットクロック信号（164）に応答して選択され、前記
遅延信号（130）は第２の状態にある前記ビットクロッ
ク信号（164）に応答して選択され、更に、前記分周器
（160）は前記出力信号（162）の関数としてのビットク
ロック信号（164）を発生し、 前記マルチプレクサ（170）で選択された前記出力信
号（162）は前記分周器（160）に印加され、前記分周器
（160）から発生された前記ビットクロック信号（164）
は前記マルチプレクサ（170）に印加されることを特徴
とする２進信号（138）にビット同期するディジタル位
相同期ループとしての構成を有する。
ち、所定のデータ転送速度を有する２進信号（138）に
ビット同期するディジタル位相同期ループであって、 所定の周波数を有する基準信号（123）を発生する発
振器（122）と、 前記基準信号（123）に応答し、前記基準信号（123）
から得られるアドバンス信号（126）、公称信号（12
8）、遅延信号（130）及びサンプル信号（132）を発生
する周波数分周器（124）と、 前記２進信号（138）に供給されかつサンプル信号（1
32）に応答し、前記２進信号（138）の変化に応答して
前記サンプル信号（132）の１サイクルに対応する周期
を有するエッジパルス信号（148）を発生するエッジ検
出器（140）と、 実質的にデータ転送速度に等しい周波数を有するビッ
トクロック信号（164）を発生する分周器（160）と、 前記エッジパルス信号（148）が存在しない場合には
公称信号（128）に等しくなるように選択され、前記エ
ッジパルス信号（148）が存在する場合には前記アドバ
ンス信号（126）又は前記遅延信号（130）の何れかに等
しくなるように選択された出力信号（162）を発生する
マルチプレクサ（170）とを具備し、 前記アドバンス信号（126）は第１の状態にある前記
ビットクロック信号（164）に応答して選択され、前記
遅延信号（130）は第２の状態にある前記ビットクロッ
ク信号（164）に応答して選択され、更に、前記分周器
（160）は前記出力信号（162）の関数としてのビットク
ロック信号（164）を発生し、 前記マルチプレクサ（170）で選択された前記出力信
号（162）は前記分周器（160）に印加され、前記分周器
（160）から発生された前記ビットクロック信号（164）
は前記マルチプレクサ（170）に印加されることを特徴
とする２進信号（138）にビット同期するディジタル位
相同期ループとしての構成を有する。
或いはまた、前記周波数分周器（124）は第１のプロ
グラム可能な整数で基準信号（123）を分周したサンプ
ル信号（132）を発生する第１のプログラム可能な整数
分周器（134）を具え、 前記分周器（160）はビットクロック信号（164）を発
生する第２のプログラム可能な整数で前記出力信号（16
2）を分周する第２のプログラム可能な整数分周器（16
0）を具え、 前記ディジタル位相同期ループは前記第1,第２のプロ
グラム可能な整数分周器（134,160）をプログラムする
コントローラ（190）を含むことを特徴とするディジタ
ル位相同期ループとしての構成を有する。
グラム可能な整数で基準信号（123）を分周したサンプ
ル信号（132）を発生する第１のプログラム可能な整数
分周器（134）を具え、 前記分周器（160）はビットクロック信号（164）を発
生する第２のプログラム可能な整数で前記出力信号（16
2）を分周する第２のプログラム可能な整数分周器（16
0）を具え、 前記ディジタル位相同期ループは前記第1,第２のプロ
グラム可能な整数分周器（134,160）をプログラムする
コントローラ（190）を含むことを特徴とするディジタ
ル位相同期ループとしての構成を有する。
或いはまた、前記第1,第２のプログラム可能な整数分
周器（134,160）用の第1,第２のプログラム可能な整数
の情報を記憶するメモリ手段（180）を更に具えるディ
ジタル位相同期ループとしての構成を有する。
周器（134,160）用の第1,第２のプログラム可能な整数
の情報を記憶するメモリ手段（180）を更に具えるディ
ジタル位相同期ループとしての構成を有する。
或いはまた、前記第１のプログラム可能な整数分周器
（134）は第１の所定値又は第２の所定値の何れかで選
択的に分周するものであり、 前記第２のプログラム可能な整数分周器（160）は第
３の所定値又は第４の所定値の何れかで選択的に分周す
るものであり、 前記メモリ手段（180）は前記第1,第２のプログラム
可能な整数分周器（134,160）用の所定値を選択する情
報を記憶する１個の２進状態を有し、 前記コントローラ（190）は第１の状態にある２進状
態に応答して第１及び第３の所定値を選択し、かつ前記
制御手段は第２の状態にある２進状態に応答して第２及
び第４の所定値を選択するディジタル位相同期ループと
しての構成を有する。
（134）は第１の所定値又は第２の所定値の何れかで選
択的に分周するものであり、 前記第２のプログラム可能な整数分周器（160）は第
３の所定値又は第４の所定値の何れかで選択的に分周す
るものであり、 前記メモリ手段（180）は前記第1,第２のプログラム
可能な整数分周器（134,160）用の所定値を選択する情
報を記憶する１個の２進状態を有し、 前記コントローラ（190）は第１の状態にある２進状
態に応答して第１及び第３の所定値を選択し、かつ前記
制御手段は第２の状態にある２進状態に応答して第２及
び第４の所定値を選択するディジタル位相同期ループと
しての構成を有する。
或いはまた、基準周波数（fL）は76,800サイクル／秒
であり、 第１の所定値は２であり、 第２の所定値は４であり、 第３の所定値は32であり、 かつ第４の所定値は75であり、 前記メモリ手段（180）のビットに基づいて512ビット
／秒のデータ転送速度又は1200ビット／秒のデータ転送
速度の何れかに同期するディジタル位相同期ループを提
供し、前記ディジタル位相同期ループの部分的な帯域幅
は前記データ転送速度の両方にわたり実質的に一定であ
るディジタル位相同期ループとしての構成を有する。
であり、 第１の所定値は２であり、 第２の所定値は４であり、 第３の所定値は32であり、 かつ第４の所定値は75であり、 前記メモリ手段（180）のビットに基づいて512ビット
／秒のデータ転送速度又は1200ビット／秒のデータ転送
速度の何れかに同期するディジタル位相同期ループを提
供し、前記ディジタル位相同期ループの部分的な帯域幅
は前記データ転送速度の両方にわたり実質的に一定であ
るディジタル位相同期ループとしての構成を有する。
或いはまた、前記メモリ手段（180）はプログラム可
能な読出し専用メモリを具えるディジタル位相同期ルー
プとしての構成を有する。
能な読出し専用メモリを具えるディジタル位相同期ルー
プとしての構成を有する。
或いはまた、前記メモリ手段（180）はプリント回路
基板上にジャンパー線（185）を具えるディジタル位相
同期ループとしての構成を有する。
基板上にジャンパー線（185）を具えるディジタル位相
同期ループとしての構成を有する。
或いはまた、更に、ディジタル位相同期ループの動作
を開始するスタート信号（199）を発生するコントロー
ラ（190）と、 前記スタート信号（199）及びエッジパルス信号（14
8）に応答し、前記分周器（160）をスタート信号（19
9）に続く第１のエッジパルス信号（148）に応答する所
定値に初期設定する初期設定手段（195）と、 を具えるディジタル位相同期ループとしての構成を有す
る。
を開始するスタート信号（199）を発生するコントロー
ラ（190）と、 前記スタート信号（199）及びエッジパルス信号（14
8）に応答し、前記分周器（160）をスタート信号（19
9）に続く第１のエッジパルス信号（148）に応答する所
定値に初期設定する初期設定手段（195）と、 を具えるディジタル位相同期ループとしての構成を有す
る。
或いはまた、第１又は第２の所定のデータ転送速度の
何れかに同期するようにプログラム可能なディジタル位
相同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の
帯域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を
決定する第１及び第２の状態を有するメモリ手段（18
0）を具え、 前記メモリ手段（180）を読取りかつその状態を決定
するステップと、 前記メモリ手段（180）が第１の状態にある場合に、
前記ディジタル位相同期ループを第１のデータ転送速度
に同期するようにプログラムしかつ、第１の帯域幅にて
動作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、
前記ディジタル位相同期ループを第２のデータ転送速度
に同期するようにプログラムしかつ、第２の帯域幅にて
動作させるステップとを具え、 第１の帯域幅は、第２のデータ転送速度に関係した第
２の部分的な帯域幅に実質的に等しい第１のデータ転送
速度に関係した第１の部分的な帯域幅を有することを特
徴とする、ディジタル位相同期ループを具える受信機の
制御方法としての構成を有する。
何れかに同期するようにプログラム可能なディジタル位
相同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の
帯域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を
決定する第１及び第２の状態を有するメモリ手段（18
0）を具え、 前記メモリ手段（180）を読取りかつその状態を決定
するステップと、 前記メモリ手段（180）が第１の状態にある場合に、
前記ディジタル位相同期ループを第１のデータ転送速度
に同期するようにプログラムしかつ、第１の帯域幅にて
動作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、
前記ディジタル位相同期ループを第２のデータ転送速度
に同期するようにプログラムしかつ、第２の帯域幅にて
動作させるステップとを具え、 第１の帯域幅は、第２のデータ転送速度に関係した第
２の部分的な帯域幅に実質的に等しい第１のデータ転送
速度に関係した第１の部分的な帯域幅を有することを特
徴とする、ディジタル位相同期ループを具える受信機の
制御方法としての構成を有する。
或いはまた、第１又は第２の所定のデータ転送速度の
何れかに同期するようにプログラム可能なディジタル位
相同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の
帯域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を
決定する第１及び第２の状態を有するメモリ手段（18
0）を具え、 前記メモリ手段（180）を読取りかつその状態を決定
するステップと、 前記メモリ手段（180）が第１の状態にある場合に、
前記ディジタル位相同期ループを第１のデータ転送速度
に同期するようにプログラムしかつ、第１の帯域幅にて
動作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、
前記ディジタル位相同期ループを第２のデータ転送速度
に同期するようにプログラムしかつ、第２の帯域幅にて
動作させるステップとを具え、 前記メモリ手段（180）はプログラム可能な読出し専
用メモリ内の１ビットを含むことを特徴とするディジタ
ル位相同期ループを具える受信機の制御方法としての構
成を有する。
何れかに同期するようにプログラム可能なディジタル位
相同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の
帯域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を
決定する第１及び第２の状態を有するメモリ手段（18
0）を具え、 前記メモリ手段（180）を読取りかつその状態を決定
するステップと、 前記メモリ手段（180）が第１の状態にある場合に、
前記ディジタル位相同期ループを第１のデータ転送速度
に同期するようにプログラムしかつ、第１の帯域幅にて
動作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、
前記ディジタル位相同期ループを第２のデータ転送速度
に同期するようにプログラムしかつ、第２の帯域幅にて
動作させるステップとを具え、 前記メモリ手段（180）はプログラム可能な読出し専
用メモリ内の１ビットを含むことを特徴とするディジタ
ル位相同期ループを具える受信機の制御方法としての構
成を有する。
或いはまた、第１又は第２の所定のデータ転送速度の
何れかに同期するようにプログラム可能なディジタル位
相同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の
帯域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を
決定する第１及び第２の状態を有するメモリ手段（18
0）を具え、 前記メモリ手段（180）を読取りかつその状態を決定
するステップと、 前記メモリ手段（180）が第１の状態にある場合に、
前記ディジタル位相同期ループを第１のデータ転送速度
に同期するようにプログラムしかつ、第１の帯域幅にて
動作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、
前記ディジタル位相同期ループを第２のデータ転送速度
に同期するようにプログラムしかつ、第２の帯域幅にて
動作させるステップとを具え、 前記メモリ手段（180）はプリント回路基板上に少な
くとも１本のジャンパー線（185）を具えることを特徴
とするディジタル位相同期ループを具える受信機の制御
方法としての構成を有する。
何れかに同期するようにプログラム可能なディジタル位
相同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の
帯域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を
決定する第１及び第２の状態を有するメモリ手段（18
0）を具え、 前記メモリ手段（180）を読取りかつその状態を決定
するステップと、 前記メモリ手段（180）が第１の状態にある場合に、
前記ディジタル位相同期ループを第１のデータ転送速度
に同期するようにプログラムしかつ、第１の帯域幅にて
動作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、
前記ディジタル位相同期ループを第２のデータ転送速度
に同期するようにプログラムしかつ、第２の帯域幅にて
動作させるステップとを具え、 前記メモリ手段（180）はプリント回路基板上に少な
くとも１本のジャンパー線（185）を具えることを特徴
とするディジタル位相同期ループを具える受信機の制御
方法としての構成を有する。
第１図A,B,Cは典型的な先行技術のPOCSAG信号を示
す。
す。
第２図は本発明に従うページング受信機用のディジタ
ル位相同期ループ（DPLL）としてのビット同期装置のブ
ロック構成図を示す。
ル位相同期ループ（DPLL）としてのビット同期装置のブ
ロック構成図を示す。
第３図A,B,Cは第２図に関連したタイミングチャート
図を示す。
図を示す。
好ましい実施例は、単一チップバイポーラ集積回路か
らなる復号器の一部分として実施される。復号器用の集
積回路（IC）は、ページング受信機での使用に必要な良
好な低電圧及び低電流性能を与えるI2L論理回路（I2L）
を用いて実施されることが好ましい。I2L技術は技術的
に既知である。別の実施例における論理回路はCMOS、TT
L、又は、本発明の範囲内にある他の技術を用いて実現
できることもまた明らかである。
らなる復号器の一部分として実施される。復号器用の集
積回路（IC）は、ページング受信機での使用に必要な良
好な低電圧及び低電流性能を与えるI2L論理回路（I2L）
を用いて実施されることが好ましい。I2L技術は技術的
に既知である。別の実施例における論理回路はCMOS、TT
L、又は、本発明の範囲内にある他の技術を用いて実現
できることもまた明らかである。
第２図は本発明に従うページング受信機用のディジタ
ル位相同期ループ（DPLL）としてのビット同期装置のブ
ロック構成図を示す。ディジタル位相同期ループ（DPL
L）は、約76,800Hzの周波数を発振する水晶120によって
駆動される。水晶120は、基準信号123を発生する発振器
122によって駆動される。基準信号123の周波数は好まし
い実施例では76,800Hzである。別の実施例における発振
器122は、水晶120の発振周波数と異なる周波数を有する
基準信号を発生するために１より大きい整数値によって
水晶120の発振周波数を分割できる分周手段を含むこと
が可能である。
ル位相同期ループ（DPLL）としてのビット同期装置のブ
ロック構成図を示す。ディジタル位相同期ループ（DPL
L）は、約76,800Hzの周波数を発振する水晶120によって
駆動される。水晶120は、基準信号123を発生する発振器
122によって駆動される。基準信号123の周波数は好まし
い実施例では76,800Hzである。別の実施例における発振
器122は、水晶120の発振周波数と異なる周波数を有する
基準信号を発生するために１より大きい整数値によって
水晶120の発振周波数を分割できる分周手段を含むこと
が可能である。
基準信号123は破線内に示される周波数分周器124によ
って使用される。周波数分周器124はアドバンス信号12
6、公称信号128及び遅延信号130を発生する。好ましい
実施例においてはアドバンス信号126を発生するための
手段127は基準信号123の周波数に等しい周波数を持つア
ドバンス信号126を提供する。公称信号128を発生するた
めの手段129は２で分割された基準信号123に等しい周波
数を有する公称信号128を提供する。遅延信号130を発生
するための手段131はゼロHz又は論理ゼロに等しい周波
数を有する遅延信号130を提供する。別の実施例におい
て、アドバンス信号126を発生するための手段127、公称
信号128を発生するための手段129及び遅延信号130を発
生するための手段131は本発明の範囲内にあるが、既知
の方法で、異なる値で基準信号123を分割することによ
り各々アドバンス信号126、公称信号128及び遅延信号13
0を発生できることが明らかである。
って使用される。周波数分周器124はアドバンス信号12
6、公称信号128及び遅延信号130を発生する。好ましい
実施例においてはアドバンス信号126を発生するための
手段127は基準信号123の周波数に等しい周波数を持つア
ドバンス信号126を提供する。公称信号128を発生するた
めの手段129は２で分割された基準信号123に等しい周波
数を有する公称信号128を提供する。遅延信号130を発生
するための手段131はゼロHz又は論理ゼロに等しい周波
数を有する遅延信号130を提供する。別の実施例におい
て、アドバンス信号126を発生するための手段127、公称
信号128を発生するための手段129及び遅延信号130を発
生するための手段131は本発明の範囲内にあるが、既知
の方法で、異なる値で基準信号123を分割することによ
り各々アドバンス信号126、公称信号128及び遅延信号13
0を発生できることが明らかである。
周波数分周器124はまたサンプル信号132を提供する。
サンプル信号132は基準信号123からプログラム可能な分
周器134により求められる。好ましい実施例において、
プログラム可能な分周器134はデータ転送速度が1200ビ
ット／秒の場合には２で分割するようにプログラムさ
れ、またデータ転送速度が512ビット／秒の場合には４
で分割するようにプログラムされる。後で詳細に述べら
れるように、このようにしてサンプルクロックを発生す
ることにより、ディジタル位相同期ループ（DPLL）の帯
域幅を調整できる。別の実施例において、別のディジタ
ル位相同期ループ（DPLL）の帯域幅を結果として生ず
る。プログラム可能な分周器134に対する他の分割値も
使用できるが、本発明の範囲内にあることは明らかであ
る。
サンプル信号132は基準信号123からプログラム可能な分
周器134により求められる。好ましい実施例において、
プログラム可能な分周器134はデータ転送速度が1200ビ
ット／秒の場合には２で分割するようにプログラムさ
れ、またデータ転送速度が512ビット／秒の場合には４
で分割するようにプログラムされる。後で詳細に述べら
れるように、このようにしてサンプルクロックを発生す
ることにより、ディジタル位相同期ループ（DPLL）の帯
域幅を調整できる。別の実施例において、別のディジタ
ル位相同期ループ（DPLL）の帯域幅を結果として生ず
る。プログラム可能な分周器134に対する他の分割値も
使用できるが、本発明の範囲内にあることは明らかであ
る。
データ信号138は受信された２進POCSAG信号を表わ
す。データ信号138及びサンプル信号132はエッジ検出器
140に与えられる。エッジ検出器140はサンプル信号132
によってクロックされる“D"フリップフロップ142を含
む。Ｄフリップフロップ142への入力はデータ信号138で
ある。Ｄフリップフロップ142は１サイクルのサンプル
信号132の間、データ信号138のサンプルを遅延するディ
ジタル遅延回路として作用する。Ｄフリップフロップ14
2の出力はデータ信号138とともに、XORゲート（排他的
論理割）144の入力に加えられる。XORゲート144の出力
は第２“D"フリップフロップ146の入力に与えられる。
エッジ検出器140の動作においてエッジ信号148は２進遷
移を有するデータ信号138に応答し、１サイクルのサン
プル信号132の間、第２“D"フリップフロップ146により
発生される。
す。データ信号138及びサンプル信号132はエッジ検出器
140に与えられる。エッジ検出器140はサンプル信号132
によってクロックされる“D"フリップフロップ142を含
む。Ｄフリップフロップ142への入力はデータ信号138で
ある。Ｄフリップフロップ142は１サイクルのサンプル
信号132の間、データ信号138のサンプルを遅延するディ
ジタル遅延回路として作用する。Ｄフリップフロップ14
2の出力はデータ信号138とともに、XORゲート（排他的
論理割）144の入力に加えられる。XORゲート144の出力
は第２“D"フリップフロップ146の入力に与えられる。
エッジ検出器140の動作においてエッジ信号148は２進遷
移を有するデータ信号138に応答し、１サイクルのサン
プル信号132の間、第２“D"フリップフロップ146により
発生される。
ディジタル位相同期ループ（DPLL）はビットクロック
信号164を発生するためにプログラム可能な整数値によ
り出力信号162を分割する第２のプログラム可能な分周
器160を含む。好ましい実施例において、第２のプログ
ラム可能な分周器160はデータ転送速度が1200ビット／
秒の場合には32で分割するようにプログラムされ、デー
タ転送速度が512ビット／秒の場合には75で分割するよ
うにプログラムされる。別の実施例では、結果として別
のディジタル位相同期ループ（DPLL）のデータ転送速度
になる第２のプログラム可能な分周器160に対する他の
分割値が選択できることが明らかである。
信号164を発生するためにプログラム可能な整数値によ
り出力信号162を分割する第２のプログラム可能な分周
器160を含む。好ましい実施例において、第２のプログ
ラム可能な分周器160はデータ転送速度が1200ビット／
秒の場合には32で分割するようにプログラムされ、デー
タ転送速度が512ビット／秒の場合には75で分割するよ
うにプログラムされる。別の実施例では、結果として別
のディジタル位相同期ループ（DPLL）のデータ転送速度
になる第２のプログラム可能な分周器160に対する他の
分割値が選択できることが明らかである。
ビットクロック信号164はマルチプレクサ（MUX）170
に帰還される。マルチプレクサ（MUX）170は更にエッジ
パルス信号148に応答する。マルチプレクサ（MUX）170
は入力Ｂにおけるビットクロック信号164,入力Ａにおけ
るエッジパルス信号148であるアドレス信号を有する。
データ入力はマルチプレクサ（MUX）170の入力３に接続
されたアドバンス信号126及びマルチプレクサ（MUX）17
0の入力０（ゼロ）及び１に接続された公称信号128及び
マルチプレクサ（MUX）170の入力２に接続された遅延信
号130と考えられる。マルチプレクサ（MUX）170の出力
信号162は第２のプログラム可能な分周器160への信号入
力である。真理値表172は、マルチプレクサ（MUX）170
の動作を定義する。エッジパルス信号148が不存在の時
には出力信号162は公称信号128に等しく選択される。こ
れは真理値表172において、ABが00又は01の何れかに等
しければ、出力Ｑが０又は１の何れか一方になるように
選択され、その両方が公称信号128に接続されることを
示す。更に、真理値表172は、エッジパルス信号148が存
在する場合には、出力はビットクロック信号が１であれ
ばアドバンス信号126であるように選択され、またビッ
トクロック信号がゼロであれば遅延信号130であるよう
に選択されることを示す。これは真理値表172におい
て、ABが各々10又は11に等しくなることによって示され
ている。
に帰還される。マルチプレクサ（MUX）170は更にエッジ
パルス信号148に応答する。マルチプレクサ（MUX）170
は入力Ｂにおけるビットクロック信号164,入力Ａにおけ
るエッジパルス信号148であるアドレス信号を有する。
データ入力はマルチプレクサ（MUX）170の入力３に接続
されたアドバンス信号126及びマルチプレクサ（MUX）17
0の入力０（ゼロ）及び１に接続された公称信号128及び
マルチプレクサ（MUX）170の入力２に接続された遅延信
号130と考えられる。マルチプレクサ（MUX）170の出力
信号162は第２のプログラム可能な分周器160への信号入
力である。真理値表172は、マルチプレクサ（MUX）170
の動作を定義する。エッジパルス信号148が不存在の時
には出力信号162は公称信号128に等しく選択される。こ
れは真理値表172において、ABが00又は01の何れかに等
しければ、出力Ｑが０又は１の何れか一方になるように
選択され、その両方が公称信号128に接続されることを
示す。更に、真理値表172は、エッジパルス信号148が存
在する場合には、出力はビットクロック信号が１であれ
ばアドバンス信号126であるように選択され、またビッ
トクロック信号がゼロであれば遅延信号130であるよう
に選択されることを示す。これは真理値表172におい
て、ABが各々10又は11に等しくなることによって示され
ている。
ディジタル位相同期ループ（DPLL）の位相同期方法は
タイミングチャート図を有する第３図において模式的に
示されている。第３図の200のラインは第２図のデータ
信号138を表わす。202において示される事象はデータ信
号138上のエッジ遷移を表わす。205のラインはエッジ遷
移202の結果として発生される第２図のエッジパルス信
号148を表わす。エッジパルス信号205と第２図のビット
クロック信号164との間の３個の相対的な位相は210a、2
10b及び210cのラインによって示され、また第２図の出
力信号162は215a、215b及び215cのラインで示される。
タイミングチャート図を有する第３図において模式的に
示されている。第３図の200のラインは第２図のデータ
信号138を表わす。202において示される事象はデータ信
号138上のエッジ遷移を表わす。205のラインはエッジ遷
移202の結果として発生される第２図のエッジパルス信
号148を表わす。エッジパルス信号205と第２図のビット
クロック信号164との間の３個の相対的な位相は210a、2
10b及び210cのラインによって示され、また第２図の出
力信号162は215a、215b及び215cのラインで示される。
エッジパルス信号205は間隔206の間低である。エッジ
遷移202において、データ信号200のデータ転換が起こ
る。データ転換に応答し、エッジパルス信号205は、間
隔207の間高に移行し、間隔208の間低に戻る。間隔207
は、サンプル信号132の周期に対応する。
遷移202において、データ信号200のデータ転換が起こ
る。データ転換に応答し、エッジパルス信号205は、間
隔207の間高に移行し、間隔208の間低に戻る。間隔207
は、サンプル信号132の周期に対応する。
210aに示すラインは、エッジパルス信号205とエッジ
遷移212aに示されるビットクロック信号210aのデータ転
換の間の負の位相関係を示す。間隔206の間出力信号215
aは公称信号128に等しい。間隔207の間ビットクロック
信号210aはライン210aに示す如く低であるから、遅延信
号130が選択され、これは、間隔207の間、出力信号215a
上にパルスが欠除することにより示される。間隔208の
間は、出力信号215aは、公称信号128に戻る。
遷移212aに示されるビットクロック信号210aのデータ転
換の間の負の位相関係を示す。間隔206の間出力信号215
aは公称信号128に等しい。間隔207の間ビットクロック
信号210aはライン210aに示す如く低であるから、遅延信
号130が選択され、これは、間隔207の間、出力信号215a
上にパルスが欠除することにより示される。間隔208の
間は、出力信号215aは、公称信号128に戻る。
間隔207は、公称信号128の２サイクルに等しい大きさ
である。ライン210aの位相関係の結果、２サイクルの公
称信号128は間隔207の間有効に削除される。これは第２
図のプログラム可能な分周器160によって２カウントを
消去し、結果として次のデータ転換の時のエッジパルス
信号205に対する、ビットクロック信号210aの“遅延”
の位相シフトとなる。十分な数のデータ転換のあとで、
この“遅延”の位相シフトは、位相同期の結果となる。
である。ライン210aの位相関係の結果、２サイクルの公
称信号128は間隔207の間有効に削除される。これは第２
図のプログラム可能な分周器160によって２カウントを
消去し、結果として次のデータ転換の時のエッジパルス
信号205に対する、ビットクロック信号210aの“遅延”
の位相シフトとなる。十分な数のデータ転換のあとで、
この“遅延”の位相シフトは、位相同期の結果となる。
210bに示すラインは、エッジパルス信号205とエッジ
遷移212bにより示されるビットクロック信号210bのデー
タ転換との間の正の位相関係を示す。間隔206の間出力
信号215bは、公称信号128に等しい。間隔207の間、ビッ
トクロック信号210bは高であるから、間隔207の間、出
力信号215bの上の４個のパルスで示されるアドバンス信
号126が選択される。間隔208の間出力信号215bは、公称
信号128に戻る。
遷移212bにより示されるビットクロック信号210bのデー
タ転換との間の正の位相関係を示す。間隔206の間出力
信号215bは、公称信号128に等しい。間隔207の間、ビッ
トクロック信号210bは高であるから、間隔207の間、出
力信号215bの上の４個のパルスで示されるアドバンス信
号126が選択される。間隔208の間出力信号215bは、公称
信号128に戻る。
間隔207は公称信号128の２サイクルに等しい大きさで
ある。ライン210bの位相関係の結果として、間隔207の
間に４サイクルが起こる。これは公称信号128に２サイ
クルを有効に加え、次のデータ転換によるエッジパルス
信号205に対して“前進”させるビットクロック信号210
bの位相をシフトする結果となる。十分な数のデータ転
換の後で、この“前進”の位相シフトは位相を同期する
結果となる。
ある。ライン210bの位相関係の結果として、間隔207の
間に４サイクルが起こる。これは公称信号128に２サイ
クルを有効に加え、次のデータ転換によるエッジパルス
信号205に対して“前進”させるビットクロック信号210
bの位相をシフトする結果となる。十分な数のデータ転
換の後で、この“前進”の位相シフトは位相を同期する
結果となる。
210cを示すラインは、エッジパルス信号205と、エッ
ジ遷移212cに示されるビットクロック信号210cのデータ
転換との間の位相同期関係を示す。間隔206の間、出力
信号215cは公称信号128に等しい。間隔207の第１部分の
間、エッジ遷移212cの前はビットクロック信号210cは高
であり、また出力信号215c上の２個のパルスで示される
アドバンス信号126が選択される。間隔207の第２部分の
間、エッジ遷移212cのあとはビットクロック信号210cは
低であり、また出力信号215c上のパルスの欠除により示
される遅延信号130が選択される。間隔208の間、出力信
号215cは公称信号128に戻る。
ジ遷移212cに示されるビットクロック信号210cのデータ
転換との間の位相同期関係を示す。間隔206の間、出力
信号215cは公称信号128に等しい。間隔207の第１部分の
間、エッジ遷移212cの前はビットクロック信号210cは高
であり、また出力信号215c上の２個のパルスで示される
アドバンス信号126が選択される。間隔207の第２部分の
間、エッジ遷移212cのあとはビットクロック信号210cは
低であり、また出力信号215c上のパルスの欠除により示
される遅延信号130が選択される。間隔208の間、出力信
号215cは公称信号128に戻る。
間隔207は公称信号128の２サイクルの大きさに等し
い。ビットクロック信号210cの位相関係は第１部分では
２サイクルとなり、間隔207の第２部ではサイクルが欠
除した結果となる。そこで間隔207の間の２サイクルは
公称信号128により発生された２サイクルと等しい。そ
こで、ビットクロック信号210cの位相関係ではビットク
ロック信号210cに対する正味の位相調整は何も起こら
ず、ループは位相同期と考えられる。
い。ビットクロック信号210cの位相関係は第１部分では
２サイクルとなり、間隔207の第２部ではサイクルが欠
除した結果となる。そこで間隔207の間の２サイクルは
公称信号128により発生された２サイクルと等しい。そ
こで、ビットクロック信号210cの位相関係ではビットク
ロック信号210cに対する正味の位相調整は何も起こら
ず、ループは位相同期と考えられる。
位相調整は受信データのデータ転換に応答してのみ起
こることから、ディジタル位相同期ループ（DPLL）はPO
CSAGプリアンブル信号又はPOCSAGデータ信号内の有効な
ランダムデータビットの何れかに同期できる能力を有す
る。POCSAGプリアンブル信号は交替する1.0のパターン
であるから、データ転換はビット毎に起きることが理解
できる。従って、ディジタル位相同期ループ（DPLL）は
最少時間でプリアンブル信号に位相同期する。更に、PO
CSAGデータ信号のランダムデータビットはまた比較的頻
繁にデータ転換を提供し、それによりディジタル位相同
期ループ（DPLL）をいくらか長い時間内で位相同期させ
る。プリアンブル又はデータ信号の何れかに対する位相
同期はPOCSAG信号が送信される時は常にディジタル位相
同期ループ（DPLL）をPOCSAG信号に対し同期させる。
こることから、ディジタル位相同期ループ（DPLL）はPO
CSAGプリアンブル信号又はPOCSAGデータ信号内の有効な
ランダムデータビットの何れかに同期できる能力を有す
る。POCSAGプリアンブル信号は交替する1.0のパターン
であるから、データ転換はビット毎に起きることが理解
できる。従って、ディジタル位相同期ループ（DPLL）は
最少時間でプリアンブル信号に位相同期する。更に、PO
CSAGデータ信号のランダムデータビットはまた比較的頻
繁にデータ転換を提供し、それによりディジタル位相同
期ループ（DPLL）をいくらか長い時間内で位相同期させ
る。プリアンブル又はデータ信号の何れかに対する位相
同期はPOCSAG信号が送信される時は常にディジタル位相
同期ループ（DPLL）をPOCSAG信号に対し同期させる。
ビットクロック信号210a,210b,210cは、ディジタル位
相同期ループ（DPLL）が位相同期するとビットクロック
信号210a,210b,210cの負のエッジ遷移212a,212b,212cが
データ転換点のエッジと所定の位相関係を有する方形波
として実質的に生成される。ビットクロック信号210a,2
10b,210cの正のエッジ遷移はデータビットを中央でサン
プルするのに用いられる。ビットクロック信号の正のエ
ッジ遷移が用いられるので、出力信号215cはビットの中
央に関してビットクロック信号の正のエッジ遷移の位相
に何ら変化をもたらさないことに注意すべきである。
相同期ループ（DPLL）が位相同期するとビットクロック
信号210a,210b,210cの負のエッジ遷移212a,212b,212cが
データ転換点のエッジと所定の位相関係を有する方形波
として実質的に生成される。ビットクロック信号210a,2
10b,210cの正のエッジ遷移はデータビットを中央でサン
プルするのに用いられる。ビットクロック信号の正のエ
ッジ遷移が用いられるので、出力信号215cはビットの中
央に関してビットクロック信号の正のエッジ遷移の位相
に何ら変化をもたらさないことに注意すべきである。
このディジタル位相同期ループ（DPLL）の動作は、従
来の技術の進み／遅れディジタル位相同期ループ（DPL
L）と相異することに注意すべきである。進み／遅れデ
ィジタル位相同期ループ（DPLL）は全てのデータ転換点
でビットクロック信号を一定に位相調節するように動作
する。第２図のディジタル位相同期ループ（DPLL）はひ
とたび位相同期するとビットクロック信号の位相を変え
ない。代わりに、本発明はあるデータ転換点から次のデ
ータ転換点までビットクロックの不変の位相を有する信
号に同期されたままに保つ。
来の技術の進み／遅れディジタル位相同期ループ（DPL
L）と相異することに注意すべきである。進み／遅れデ
ィジタル位相同期ループ（DPLL）は全てのデータ転換点
でビットクロック信号を一定に位相調節するように動作
する。第２図のディジタル位相同期ループ（DPLL）はひ
とたび位相同期するとビットクロック信号の位相を変え
ない。代わりに、本発明はあるデータ転換点から次のデ
ータ転換点までビットクロックの不変の位相を有する信
号に同期されたままに保つ。
第２図に示す回路において、マルチプレクサ（MUX）1
70は入力Ａ及び入力Ｂが不変に保たれる期間中にプログ
ラム可能な分周器160のクロック源信号として入力Ａの
アドバンス信号126、もしくは入力Ｂの遅延信号130の何
れかを選択するために、エッジパルス信号148によって
０から１状態への変化に応答して動作する。この選択処
理は入力Ａ及び入力Ｂが両方とも高にあるとビットクロ
ック信号164での出力周波数を前進或いは増加する効果
を有し、ループの出力位相が遅れていることを意味す
る。逆に、入力Ａが高で入力Ｂが低であると、ビットク
ロック信号164での出力周波数が“遅延”或いは減少す
る効果を有し、ループの出力位相が入力信号より進んで
いることを意味する。
70は入力Ａ及び入力Ｂが不変に保たれる期間中にプログ
ラム可能な分周器160のクロック源信号として入力Ａの
アドバンス信号126、もしくは入力Ｂの遅延信号130の何
れかを選択するために、エッジパルス信号148によって
０から１状態への変化に応答して動作する。この選択処
理は入力Ａ及び入力Ｂが両方とも高にあるとビットクロ
ック信号164での出力周波数を前進或いは増加する効果
を有し、ループの出力位相が遅れていることを意味す
る。逆に、入力Ａが高で入力Ｂが低であると、ビットク
ロック信号164での出力周波数が“遅延”或いは減少す
る効果を有し、ループの出力位相が入力信号より進んで
いることを意味する。
サンプル信号132によってクロックされるエッジ検出
器140から入力Ａの信号が導出されるので、入力Ａにお
ける信号はサンプルクロック周期の整数倍に対して出現
することになる。
器140から入力Ａの信号が導出されるので、入力Ａにお
ける信号はサンプルクロック周期の整数倍に対して出現
することになる。
データ信号138上に何らデータ転換点が存在しない場
合に、マルチプレクサ（MUX）170はプログラム可能な分
周器160のクロック源信号として入力０もしくは１の何
れかを選択する。このモードにおいて、出力信号162は
基準周波数fLの２分の１、即ちfL/2Nと等しく、ここで
はＮはプログラム可能な分周器160のプログラムされた
除算の基数である。即ち、次の通りになる。
合に、マルチプレクサ（MUX）170はプログラム可能な分
周器160のクロック源信号として入力０もしくは１の何
れかを選択する。このモードにおいて、出力信号162は
基準周波数fLの２分の１、即ちfL/2Nと等しく、ここで
はＮはプログラム可能な分周器160のプログラムされた
除算の基数である。即ち、次の通りになる。
ループが同期はずれである場合、即ち、出力信号162
のデータ転換点がデータ信号138のデータ転換点と同期
していない場合、マルチプレクサ（MUX）170はプログラ
ム可能な分周器160用のクロック源信号として入力２或
いは３の何れかを選択するように駆動される。
のデータ転換点がデータ信号138のデータ転換点と同期
していない場合、マルチプレクサ（MUX）170はプログラ
ム可能な分周器160用のクロック源信号として入力２或
いは３の何れかを選択するように駆動される。
基準周波数fLの周波数を有するアドバンス信号126で
ある入力３が選択されると、プログラム可能な分周器16
0はサンプルクロック周波数fSのＩ周期の間fLの周波数
により駆動される。もし、 fS＝Ｌ×f0 即ち、ビット間隔当たりＬのサンプルがあるならば、
入力信号の１サイクルの間にプログラム可能な分周器16
0に印加されるクロックパルスの数は、次の通りとな
る。
ある入力３が選択されると、プログラム可能な分周器16
0はサンプルクロック周波数fSのＩ周期の間fLの周波数
により駆動される。もし、 fS＝Ｌ×f0 即ち、ビット間隔当たりＬのサンプルがあるならば、
入力信号の１サイクルの間にプログラム可能な分周器16
0に印加されるクロックパルスの数は、次の通りとな
る。
これらのパルス数は、1/f0にあたる入力信号の１ビッ
トの周期において印加されることになるので、ビットク
ロック信号164での最大周波数出力は次の通りになる。
トの周期において印加されることになるので、ビットク
ロック信号164での最大周波数出力は次の通りになる。
同様に、ゼロの周波数を有するマルチプレクサ（MU
X）170の入力２が入力のデータ転換点により選択される
と、入力信号の１サイクル中にプログラム可能な分周器
160に印加されるクロックパルス数は次の通りになる。
X）170の入力２が入力のデータ転換点により選択される
と、入力信号の１サイクル中にプログラム可能な分周器
160に印加されるクロックパルス数は次の通りになる。
これらのパルスは１ビット周期において印加されるこ
とになるので、ビットクロック信号164の平均最小周波
数は次の通りになる。
とになるので、ビットクロック信号164の平均最小周波
数は次の通りになる。
f0,f max,及びf minの方程式は正、負及び総トラツキ
ング帯域幅を得るように減算される場合、 fL＝Kfs＝KLf0であるので となり、中心周波数f0の部分的な帯域幅は となり中心周波数f0と独立である。
ング帯域幅を得るように減算される場合、 fL＝Kfs＝KLf0であるので となり、中心周波数f0の部分的な帯域幅は となり中心周波数f0と独立である。
部分的な帯域幅BWの上記表現は、 の形式の部分的な帯域幅をもたらす現行技術のシステム
に対して価値ある進歩を示す。
に対して価値ある進歩を示す。
本発明の部分的な帯域幅 の表現におけるＫ係数の追加は、Ｎ値の範囲に変換され
る出力周波数の範囲にわたり、一定の部分的な帯域幅を
保持する手段を提供する。
る出力周波数の範囲にわたり、一定の部分的な帯域幅を
保持する手段を提供する。
例えば、４対１の出力周波数範囲のループを有する従
来技術のシステムは部分的な帯域幅での４対１の変動を
受けることになるが、部分的な帯域幅は分周器134の係
数Ｋの値を変動させることによって固定値に近い値に保
持され得るものである。
来技術のシステムは部分的な帯域幅での４対１の変動を
受けることになるが、部分的な帯域幅は分周器134の係
数Ｋの値を変動させることによって固定値に近い値に保
持され得るものである。
この新しい構成によって提供される利点を説明するた
めに、1200ボー及び512ボーのPOCSAG信号に位相同期す
るシステムの例を説明する。
めに、1200ボー及び512ボーのPOCSAG信号に位相同期す
るシステムの例を説明する。
この応用において、Ｌの最適値は回路の複雑性、電力
消費及び性能を考慮して、約32となる。即ち、サンプル
クロック周波数fSは受信信号のデータ転送速度の約32倍
とする。更に、76.800kHzの基準周波数fLも最適に決定
されている。これらの値は次の通りである。
消費及び性能を考慮して、約32となる。即ち、サンプル
クロック周波数fSは受信信号のデータ転送速度の約32倍
とする。更に、76.800kHzの基準周波数fLも最適に決定
されている。これらの値は次の通りである。
従って、〔2N/K〕の値をおよそ32に選ぶことによって
0.0625即ち、6.25％の部分的な帯域幅が与えられ、POCS
AG信号を必要とする場合にほぼ最適となる。512ボーの
データ転送速度に対してはＮ＝75,K＝４として選択する
ことによって次の通りになる。即ち、 1200ボーのデータ信号の利用に対して、Ｋの値を２、
かつＮの値を32に変更することによって次の通りにな
る。即ち、 部分的なBWのみがこれらのパラメータに対して0.0533
から0.0625に変わる。従来技術のシステムでは、この帯
域幅パラメータは本発明によって与えられる1.17対１の
性能に比べて1200/512即ち、2.34対１の比によって変化
することになる。
0.0625即ち、6.25％の部分的な帯域幅が与えられ、POCS
AG信号を必要とする場合にほぼ最適となる。512ボーの
データ転送速度に対してはＮ＝75,K＝４として選択する
ことによって次の通りになる。即ち、 1200ボーのデータ信号の利用に対して、Ｋの値を２、
かつＮの値を32に変更することによって次の通りにな
る。即ち、 部分的なBWのみがこれらのパラメータに対して0.0533
から0.0625に変わる。従来技術のシステムでは、この帯
域幅パラメータは本発明によって与えられる1.17対１の
性能に比べて1200/512即ち、2.34対１の比によって変化
することになる。
このようにして、ディジタル位相同期ループ（DPLL）
は実効的に同一の部分的なBWに対して512ビット／秒も
しくは1200ビット／秒の何れかのデータ転送速度で動作
し得る。第２図に戻ると、２つのデータ転送速度の間の
選択は、メモリ手段として働き、かつ典型的なプログラ
ム可能な読出し専用メモリであるページャのコードプラ
グ180において１ビットを設定することによってなされ
る。望ましい実施例においては、２つのデータ転送速度
間の選択はプリント回路基板上のジャンパー線185を具
えるメモリ手段180によって行われる。実装されたジャ
ンパー線185は512ビット／秒に対応し、一方ジャンパー
線185が開放されると選択されたデータ転送速度は1200
ビット／秒に対応する。コードプラグ180のビットもし
くはジャンパー線185の何れかがコントローラ190によっ
て読出される。コントローラ190は次に信号197を発生
し、データ転送速度が512bpsの場合にはプログラム可能
な分周器134は４で割り、データ転送速度1200bpsの場合
には２で割ることとする。同様に、コントローラ190は
信号199を送出し、データ転送速度が512bpsの場合には
プログラム可能な分周器134は75で割り、データ転送速
度が1200bpsの場合には32で割ることとする。
は実効的に同一の部分的なBWに対して512ビット／秒も
しくは1200ビット／秒の何れかのデータ転送速度で動作
し得る。第２図に戻ると、２つのデータ転送速度の間の
選択は、メモリ手段として働き、かつ典型的なプログラ
ム可能な読出し専用メモリであるページャのコードプラ
グ180において１ビットを設定することによってなされ
る。望ましい実施例においては、２つのデータ転送速度
間の選択はプリント回路基板上のジャンパー線185を具
えるメモリ手段180によって行われる。実装されたジャ
ンパー線185は512ビット／秒に対応し、一方ジャンパー
線185が開放されると選択されたデータ転送速度は1200
ビット／秒に対応する。コードプラグ180のビットもし
くはジャンパー線185の何れかがコントローラ190によっ
て読出される。コントローラ190は次に信号197を発生
し、データ転送速度が512bpsの場合にはプログラム可能
な分周器134は４で割り、データ転送速度1200bpsの場合
には２で割ることとする。同様に、コントローラ190は
信号199を送出し、データ転送速度が512bpsの場合には
プログラム可能な分周器134は75で割り、データ転送速
度が1200bpsの場合には32で割ることとする。
信号197及び信号199は組み合わされて1200bpsもしく
は512bpsの各々に応じて共通論理１もしくは０となり得
ることは明らかである。このような組み合わせをつくる
ことによって、ディジタル位相同期ループ（DPLL）の同
期周波数及びディジタル位相同期ループ（DPLL）の部分
的な百分率帯域幅はコントローラ190からの単一の２進
数状態と同時に変化できる。これはディジタル位相同期
ループ（DPLL）を制御するのに必要な回路網の量を縮小
する更なる利点を有し、その動作を簡単化する。
は512bpsの各々に応じて共通論理１もしくは０となり得
ることは明らかである。このような組み合わせをつくる
ことによって、ディジタル位相同期ループ（DPLL）の同
期周波数及びディジタル位相同期ループ（DPLL）の部分
的な百分率帯域幅はコントローラ190からの単一の２進
数状態と同時に変化できる。これはディジタル位相同期
ループ（DPLL）を制御するのに必要な回路網の量を縮小
する更なる利点を有し、その動作を簡単化する。
更に有益となるのは、データ信号の通常のいくつかの
データ転換点はディジタル位相同期ループ（DPLL）をデ
ータ信号に初期的に位相同期するのに必要となることで
ある。これはデータ信号とビットクロック信号との間の
初期的にランダムな位相関係の結果である。もっと急速
な位相同期動作は最初のデータ信号のデータ転換点との
所定の位相関係にビットクロック信号を設定することに
よって達成され得る。理想的な位相関係は第３図のビッ
トクロック信号210cのラインによって示されるものとな
る。これは第２図のフリップフロップ195によって達成
される。ページャが初期的にビット同期を得ている場合
には、コントローラ190はフリップフロップ195を設定す
る。これによってフリップフロップ195の出力にプログ
ラム可能な分周器160の所定のカウント値を設定させて
カウンティングを停止させる。エッジパルス信号205に
応答して、フリップフロップ195はリセツト状態からプ
ログラム可能な分周器160を解除し、プログラム可能な
分周器160はカウンティングを開始する。この事象の順
序はデータ信号のデータ転換点の第１のエッジ上で位相
同期状態にビットクロック信号を初期化する効果を有す
る。
データ転換点はディジタル位相同期ループ（DPLL）をデ
ータ信号に初期的に位相同期するのに必要となることで
ある。これはデータ信号とビットクロック信号との間の
初期的にランダムな位相関係の結果である。もっと急速
な位相同期動作は最初のデータ信号のデータ転換点との
所定の位相関係にビットクロック信号を設定することに
よって達成され得る。理想的な位相関係は第３図のビッ
トクロック信号210cのラインによって示されるものとな
る。これは第２図のフリップフロップ195によって達成
される。ページャが初期的にビット同期を得ている場合
には、コントローラ190はフリップフロップ195を設定す
る。これによってフリップフロップ195の出力にプログ
ラム可能な分周器160の所定のカウント値を設定させて
カウンティングを停止させる。エッジパルス信号205に
応答して、フリップフロップ195はリセツト状態からプ
ログラム可能な分周器160を解除し、プログラム可能な
分周器160はカウンティングを開始する。この事象の順
序はデータ信号のデータ転換点の第１のエッジ上で位相
同期状態にビットクロック信号を初期化する効果を有す
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドラパツク，ジヨージ アンドリユー アメリカ合衆国フロリダ州33433，ボ カ・レイトン，アンバーウツズ・ドライ ブ 6230番 (72)発明者 デービス，ワルター リー アメリカ合衆国フロリダ州33071，コー ラル・スプリングス，エヌダブリユー・ サード・ストリート 10948番
Claims (11)
- 【請求項１】所定のデータ転送速度を有する２進信号
（138）にビット同期するディジタル位相同期ループで
あって、 所定の周波数を有する基準信号（123）を発生する発振
器（122）と、 前記基準信号（123）に応答し、前記基準信号（123）か
ら得られるアドバンス信号（126）、公称信号（128）、
遅延信号（130）及びサンプル信号（132）を発生する周
波数分周器（124）と、 前記２進信号（138）に供給されかつサンプル信号（13
2）に応答し、前記２進信号（138）の変化に応答して前
記サンプル信号（132）の１サイクルに対応する周期を
有するエッジパルス信号（148）を発生するエッジ検出
器（140）と、 実質的にデータ転送速度に等しい周波数を有するビット
クロック信号（164）を発生する分周器（160）と、 前記エッジパルス信号（148）が存在しない場合には公
称信号（128）に等しくなるように選択され、前記エッ
ジパルス信号（148）が存在する場合には前記アドバン
ス信号（126）又は前記遅延信号（130）の何れかに等し
くなるように選択された出力信号（162）を発生するマ
ルチプレクサ（170）とを具備し、 前記アドバンス信号（126）は第１の状態にある前記ビ
ットクロック信号（164）に応答して選択され、前記遅
延信号（130）は第２の状態にある前記ビットクロック
信号（164）に応答して選択され、更に、前記分周器（1
60）は前記出力信号（162）の関数としてのビットクロ
ック信号（164）を発生し、 前記マルチプレクサ（170）で選択された前記出力信号
（162）は前記分周器（160）に印加され、前記分周器
（160）から発生された前記ビットクロック信号（164）
は前記マルチプレクサ（170）に印加されることを特徴
とする２進信号（138）にビット同期するディジタル位
相同期ループ。 - 【請求項２】前記周波数分周器（124）は第１のプログ
ラム可能な整数で基準信号（123）を分周したサンプル
信号（132）を発生する第１のプログラム可能な整数分
周器（134）を具え、 前記分周器（160）はビットクロック信号（164）を発生
する第２のプログラム可能な整数で前記出力信号（16
2）を分周する第２のプログラム可能な整数分周器（16
0）を具え、 前記ディジタル位相同期ループは前記第1,第２のプログ
ラム可能な整数分周器（134,160）をプログラムするコ
ントローラ（190）を含むことを特徴とする請求項１記
載のディジタル位相同期ループ。 - 【請求項３】前記第1,第２のプログラム可能な整数分周
器（134,160）用の第1,第２のプログラム可能な整数の
情報を記憶するメモリ手段（180）を更に具える請求項
２記載のディジタル位相同期ループ。 - 【請求項４】前記第１のプログラム可能な整数分周器
（134）は第１の所定値又は第２の所定値の何れかで選
択的に分周するものであり、 前記第２のプログラム可能な整数分周器（160）は第３
の所定値又は第４の所定値の何れかで選択的に分周する
ものであり、 前記メモリ手段（180）は前記第1,第２のプログラム可
能な整数分周器（134,160）用の所定値を選択する情報
を記憶する１個の２進状態を有し、 前記コントローラ（190）は第１の状態にある２進状態
に応答して第１及び第３の所定値を選択し、かつ前記制
御手段は第２の状態にある２進状態に応答して第２及び
第４の所定値を選択する請求項３記載のディジタル位相
同期ループ。 - 【請求項５】基準周波数（fL）は76,800サイクル／秒で
あり、 第１の所定値は２であり、 第２の所定値は４であり、 第３の所定値は32であり、 かつ第４の所定値は75であり、 前記メモリ手段（180）のビットに基づいて512ビット／
秒のデータ転送速度又は1200ビット／秒のデータ転送速
度の何れかに同期するディジタル位相同期ループを提供
し、前記ディジタル位相同期ループの部分的な帯域幅は
前記データ転送速度の両方にわたり実質的に一定である
請求項４記載のディジタル位相同期ループ。 - 【請求項６】前記メモリ手段（180）はプログラム可能
な読出し専用メモリを具える請求項３記載のディジタル
位相同期ループ。 - 【請求項７】前記メモリ手段（180）はプリント回路基
板上にジャンパー線（185）を具える請求項３記載のデ
ィジタル位相同期ループ。 - 【請求項８】更に、ディジタル位相同期ループの動作を
開始するスタート信号（199）を発生するコントローラ
（190）と、 前記スタート信号（199）及びエッジパルス信号（148）
に応答し、前記分周器（160）をスタート信号（199）に
続く第１のエッジパルス信号（148）に応答する所定値
に初期設定する初期設定手段（195）と、 を具える請求項１記載のディジタル位相同期ループ。 - 【請求項９】第１又は第２の所定のデータ転送速度の何
れかに同期するようにプログラム可能なディジタル位相
同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の帯
域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を決
定する第１及び第２の状態を有するメモリ手段（180）
を具え、 前記メモリ手段（180）を読取りかつその状態を決定す
るステップと、 前記メモリ手段（180）が第１の状態にある場合に、前
記ディジタル位相同期ループを第１のデータ転送速度に
同期するようにプログラムしかつ、第１の帯域幅にて動
作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、前
記ディジタル位相同期ループを第２のデータ転送速度に
同期するようにプログラムしかつ、第２の帯域幅にて動
作させるステップとを具え、 第１の帯域幅は、第２のデータ転送速度に関係した第２
の部分的な帯域幅に実質的に等しい第１のデータ転送速
度に関係した第１の部分的な帯域幅を有することを特徴
とする、ディジタル位相同期ループを具える受信機の制
御方法。 - 【請求項１０】第１又は第２の所定のデータ転送速度の
何れかに同期するようにプログラム可能なディジタル位
相同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の帯
域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を決
定する第１及び第２の状態を有するメモリ手段（180）
を具え、 前記メモリ手段（180）を読取りかつその状態を決定す
るステップと、 前記メモリ手段（180）が第１の状態にある場合に、前
記ディジタル位相同期ループを第１のデータ転送速度に
同期するようにプログラムしかつ、第１の帯域幅にて動
作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、前
記ディジタル位相同期ループを第２のデータ転送速度に
同期するようにプログラムしかつ、第２の帯域幅にて動
作させるステップとを具え、 前記メモリ手段（180）はプログラム可能な読出し専用
メモリ内の１ビットを含むことを特徴とするディジタル
位相同期ループを具える受信機の制御方法。 - 【請求項１１】第１又は第２の所定のデータ転送速度の
何れかに同期するようにプログラム可能なディジタル位
相同期ループを具える受信機の制御方法であって、 前記ディジタル位相同期ループは更に第１又は第２の帯
域幅の何れかで動作するようプログラム可能であり、 前記受信機は更にディジタル位相同期ループの動作を決
定する第１及び第２の状態を有するメモリ手段（180）
を具え、 前記メモリ手段（180）を読取りかつその状態を決定す
るステップと、 前記メモリ手段（180）が第１の状態にある場合に、前
記ディジタル位相同期ループを第１のデータ転送速度に
同期するようにプログラムしかつ、第１の帯域幅にて動
作させるステップと、 前記メモリ手段（180）が第２の状態にある場合に、前
記ディジタル位相同期ループを第２のデータ転送速度に
同期するようにプログラムしかつ、第２の帯域幅にて動
作させるステップとを具え、 前記メモリ手段（180）はプリント回路基板上に少なく
とも１本のジャンパー線（185）を具えることを特徴と
するディジタル位相同期ループを具える受信機の制御方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US324,277 | 1989-03-15 | ||
| US07/324,277 US5111486A (en) | 1989-03-15 | 1989-03-15 | Bit synchronizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03504674A JPH03504674A (ja) | 1991-10-09 |
| JP2597239B2 true JP2597239B2 (ja) | 1997-04-02 |
Family
ID=23262881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2505063A Expired - Lifetime JP2597239B2 (ja) | 1989-03-15 | 1990-03-09 | ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5111486A (ja) |
| EP (1) | EP0419618A4 (ja) |
| JP (1) | JP2597239B2 (ja) |
| KR (1) | KR950000160B1 (ja) |
| WO (1) | WO1990010976A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| KR950000761B1 (ko) * | 1992-01-15 | 1995-01-28 | 삼성전자 주식회사 | 직렬 입력신호의 동기회로 |
| DE4343252A1 (de) * | 1993-12-17 | 1995-06-22 | Thomson Brandt Gmbh | Schaltung zum Dekodieren von 2T-vorkodierten Binärsignalen |
| US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
| US5812617A (en) * | 1994-12-28 | 1998-09-22 | Silcom Research Limited | Synchronization and battery saving technique |
| US5974086A (en) * | 1995-07-31 | 1999-10-26 | Motorola, Inc. | Method and apparatus in a communication receiver for adjusting an operating attribute at a predetermined boundary of a protocol |
| US6137850A (en) * | 1999-08-18 | 2000-10-24 | Hughes Electronics Corporation | Digital bit synchronizer for low transition densities |
| US7076014B2 (en) * | 2001-12-11 | 2006-07-11 | Lecroy Corporation | Precise synchronization of distributed systems |
| US8085857B1 (en) | 2003-09-25 | 2011-12-27 | Cypress Semiconductor Corporation | Digital-compatible multi-state-sense input |
| WO2005122407A1 (en) * | 2004-06-10 | 2005-12-22 | Koninklijke Philips Electronics N.V. | Synchronization scheme with coupled frequency dividers |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4280099A (en) * | 1979-11-09 | 1981-07-21 | Sperry Corporation | Digital timing recovery system |
| US4518961A (en) * | 1980-10-01 | 1985-05-21 | Motorola, Inc. | Universal paging device with power conservation |
| GB2103402B (en) * | 1981-07-27 | 1984-09-05 | Standard Telephones Cables Ltd | Synchronisation of digital radio pager |
| US4534044A (en) * | 1983-05-02 | 1985-08-06 | Honeywell Information Systems Inc. | Diskette read data recovery system |
| JPS59207068A (ja) * | 1983-05-10 | 1984-11-24 | Panafacom Ltd | フロツピイデイスク装置 |
| US4590602A (en) * | 1983-08-18 | 1986-05-20 | General Signal | Wide range clock recovery circuit |
| JPH0650591B2 (ja) * | 1985-07-29 | 1994-06-29 | 株式会社東芝 | Ｆｄｄウインドウゲ−ト回路 |
| US4808884A (en) * | 1985-12-02 | 1989-02-28 | Western Digital Corporation | High order digital phase-locked loop system |
-
1989
- 1989-03-15 US US07/324,277 patent/US5111486A/en not_active Expired - Fee Related
-
1990
- 1990-03-09 EP EP19900905049 patent/EP0419618A4/en not_active Ceased
- 1990-03-09 KR KR1019900702432A patent/KR950000160B1/ko not_active Expired - Fee Related
- 1990-03-09 WO PCT/US1990/001252 patent/WO1990010976A1/en not_active Ceased
- 1990-03-09 JP JP2505063A patent/JP2597239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920700491A (ko) | 1992-02-19 |
| EP0419618A1 (en) | 1991-04-03 |
| WO1990010976A1 (en) | 1990-09-20 |
| US5111486A (en) | 1992-05-05 |
| KR950000160B1 (ko) | 1995-01-10 |
| EP0419618A4 (en) | 1992-12-30 |
| JPH03504674A (ja) | 1991-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2597239B2 (ja) | ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 | |
| JPH07202657A (ja) | ディジタル遅延線 | |
| US6351165B1 (en) | Digital jitter attenuator using an accumulated count of phase differences | |
| US20030035502A1 (en) | Data reception circuit | |
| JPH0744448B2 (ja) | デジタル位相同期ル−プ回路 | |
| JP3850063B2 (ja) | 位相同期ループにおいてフィードバック分周比を決定する方法および装置 | |
| US4390985A (en) | Device for the synchronization of digital data transmitted in packets | |
| US4594516A (en) | Sampling pulse generator | |
| KR910000624B1 (ko) | 비트 동기 회로 및 방법 | |
| JPH06507769A (ja) | クロック同期方法および回路 | |
| JP3251464B2 (ja) | クロック再生回路 | |
| US5937021A (en) | Digital phase-locked loop for clock recovery | |
| JPS6320051B2 (ja) | ||
| US6084442A (en) | Digital oscillator for generating two fixed pulse signals from one clock | |
| JP2655634B2 (ja) | ディジタルｐｌｌ回路 | |
| JPS6362144B2 (ja) | ||
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JPH09135240A (ja) | マルチレート信号受信回路用ディジタル位相同期回路 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| JPH06311154A (ja) | タイミング再生回路 | |
| JPH0124992Y2 (ja) | ||
| JPS6350896B2 (ja) | ||
| JPH0591096A (ja) | クロツク再生回路 | |
| JPS61225933A (ja) | ３周波ト−ン信号検出用基準信号発生回路 | |
| JPS6245240A (ja) | デイジタル信号同期回路 |