JP2655634B2 - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
- Publication number
- JP2655634B2 JP2655634B2 JP6263649A JP26364994A JP2655634B2 JP 2655634 B2 JP2655634 B2 JP 2655634B2 JP 6263649 A JP6263649 A JP 6263649A JP 26364994 A JP26364994 A JP 26364994A JP 2655634 B2 JP2655634 B2 JP 2655634B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- clock
- input terminal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明はディジタルＰＬＬ回路に
関し、特にディジタル伝送において入力データに同期し
たクロックを高速に抽出するディジタルＰＬＬ回路に関
する。
関し、特にディジタル伝送において入力データに同期し
たクロックを高速に抽出するディジタルＰＬＬ回路に関
する。
【０００２】
【従来の技術】図３は従来のディジタルＰＬＬ回路の一
例のブロック図である。
例のブロック図である。
【０００３】図３を参照すると、この従来例のディジタ
ルＰＬＬ回路において、可変分周回路３２はアップ・ダ
ウンカウンタ３４からの制御信号によって分周率を制御
され、発振器（ＯＳＣ）３１からの高速クロックを分周
する。
ルＰＬＬ回路において、可変分周回路３２はアップ・ダ
ウンカウンタ３４からの制御信号によって分周率を制御
され、発振器（ＯＳＣ）３１からの高速クロックを分周
する。
【０００４】分周回路３３は可変分周回路３２の出力信
号に固定的な分周率を与えて出力端子３８に出力する。
エッジ検出回路３６は入力端子３７からの入力信号の変
化点を検出する。
号に固定的な分周率を与えて出力端子３８に出力する。
エッジ検出回路３６は入力端子３７からの入力信号の変
化点を検出する。
【０００５】位相比較回路３５はエッジ検出回路３６の
出力位相と分周回路３３の出力位相を比較して、エッジ
検出回路３６の出力位相が進んでいたときは遅れ制御信
号を、またエッジ検出回路３６の出力位相が遅れていた
ときは進み制御信号をアップ・ダウンカウンタ３４に出
力する。
出力位相と分周回路３３の出力位相を比較して、エッジ
検出回路３６の出力位相が進んでいたときは遅れ制御信
号を、またエッジ検出回路３６の出力位相が遅れていた
ときは進み制御信号をアップ・ダウンカウンタ３４に出
力する。
【０００６】アップ・ダウンカウンタ３４は位相比較回
路３５からの制御信号が遅れ制御信号ならばカウント値
を１インクリメントし、進み制御信号ならばカウント値
を１デクリメントする。
路３５からの制御信号が遅れ制御信号ならばカウント値
を１インクリメントし、進み制御信号ならばカウント値
を１デクリメントする。
【０００７】ＯＳＣ３１の高速クロック出力は可変分周
回路３２のクロック端子に接続され、アップ・ダウンカ
ウンタ３４のカウント値をもとに任意の周期に分周され
る。
回路３２のクロック端子に接続され、アップ・ダウンカ
ウンタ３４のカウント値をもとに任意の周期に分周され
る。
【０００８】次に、本例の動作について説明する。
【０００９】エッジ検出回路３６は入力端子３７への入
力信号の変化点を検出して位相比較回路３５に入力す
る。位相比較回路３５はエッジ検出回路３６の検出出力
信号とＯＳＣ３１からの高速クロックを可変分周回路３
２および分周回路３３で分周した信号とを比較する。そ
して、この位相比較の結果、エッジ検出回路３６からの
出力位相が進んでいたときは、アップ・ダウンカウンタ
３４のカウント値をアップさせる制御信号を出力する。
またエッジ検出回路３６からの出力位相が遅れていたと
きは、アップ・ダウンカウンタ３４のカウント値をダウ
ンさせる制御信号を出力する。
力信号の変化点を検出して位相比較回路３５に入力す
る。位相比較回路３５はエッジ検出回路３６の検出出力
信号とＯＳＣ３１からの高速クロックを可変分周回路３
２および分周回路３３で分周した信号とを比較する。そ
して、この位相比較の結果、エッジ検出回路３６からの
出力位相が進んでいたときは、アップ・ダウンカウンタ
３４のカウント値をアップさせる制御信号を出力する。
またエッジ検出回路３６からの出力位相が遅れていたと
きは、アップ・ダウンカウンタ３４のカウント値をダウ
ンさせる制御信号を出力する。
【００１０】アップ・ダウンカウンタ３４は位相比較回
路３５からの制御信号をもとにカウント値をアップまた
はダウンさせて可変分周回路３２の分周率を変化させ、
分周回路３３から外部への出力信号の位相（周期）を調
整する。
路３５からの制御信号をもとにカウント値をアップまた
はダウンさせて可変分周回路３２の分周率を変化させ、
分周回路３３から外部への出力信号の位相（周期）を調
整する。
【００１１】以上の動作を繰り返すことによってデータ
とクロックの位相同期が行われる。
とクロックの位相同期が行われる。
【００１２】このような従来のディジタルＰＬＬ回路と
しては、例えば特開平１−２６１９２７号公報，特開昭
６２−７３８１９号公報に所載の「ディジタルＰＬＬ回
路」や、特開平１−１２３５２５号公報に所載の「デジ
タルフェーズロックループ装置」などを挙げることがで
きる。
しては、例えば特開平１−２６１９２７号公報，特開昭
６２−７３８１９号公報に所載の「ディジタルＰＬＬ回
路」や、特開平１−１２３５２５号公報に所載の「デジ
タルフェーズロックループ装置」などを挙げることがで
きる。
【００１３】
【発明が解決しようとする課題】これらすべての従来の
ディジタルＰＬＬ回路では、原発振器からの高速クロッ
クを、調整した分周率によって分周して出力信号として
いるので、入力データのクロック成分よりかなり高い周
波数を入力しなければならないという問題点があった。
ディジタルＰＬＬ回路では、原発振器からの高速クロッ
クを、調整した分周率によって分周して出力信号として
いるので、入力データのクロック成分よりかなり高い周
波数を入力しなければならないという問題点があった。
【００１４】また、その同期方式から同期引込みに時間
がかかり、同期引込みが完了した後でも位相比較を行い
アップ・ダウンカウンタを動作させているので、出力信
号に必ず高速クロック１周期分のジッタが乗ってしまう
という問題点があった。
がかかり、同期引込みが完了した後でも位相比較を行い
アップ・ダウンカウンタを動作させているので、出力信
号に必ず高速クロック１周期分のジッタが乗ってしまう
という問題点があった。
【００１５】本発明の目的は、クロックと非同期で入力
されるデータから高速にクロックを抽出してジッタのな
い同期のとれた２つの出力信号を得るディジタルＰＬＬ
回路を提供することにある。
されるデータから高速にクロックを抽出してジッタのな
い同期のとれた２つの出力信号を得るディジタルＰＬＬ
回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明によれば、第１の
分周回路と、この第１の分周回路と分周率が異なる第２
および第３の分周回路と、第１のインバータ回路と、２
入力ナンド回路とを備え、第１の信号入力端子はこの第
１の信号入力端子に入力されるデータをクロックとして
動作する前記第１の分周回路のクロック入力端子に接続
され、第２の信号入力端子はこの第２の信号入力端子に
入力される信号をクロックとし且つ前記第１の分周回路
の出力をリセット信号として動作する前記第２の分周回
路のクロック入力端子に接続されるとともに前記第２の
信号入力端子に入力される信号をクロックとし且つ前記
第１の分周回路の出力を反転した信号をリセット信号と
して動作する前記第３の分周回路のクロック入力端子に
接続され、前記第１の分周回路の出力は前記第２の分周
回路のリセット入力端子と前記第１のインバータ回路と
に接続され、前記第１のインバータ回路の出力は前記第
３の分周回路のリセット入力端子に接続され、前記第２
の分周回路の反転出力は前記２入力ナンド回路の第１の
入力端子に接続され、前記第３の分周回路の反転出力は
前記２入力ナンド回路の第２の入力端子に接続されるこ
とを特徴とするディジタルＰＬＬ回路ディジタルＰＬＬ
回路が得られる。
分周回路と、この第１の分周回路と分周率が異なる第２
および第３の分周回路と、第１のインバータ回路と、２
入力ナンド回路とを備え、第１の信号入力端子はこの第
１の信号入力端子に入力されるデータをクロックとして
動作する前記第１の分周回路のクロック入力端子に接続
され、第２の信号入力端子はこの第２の信号入力端子に
入力される信号をクロックとし且つ前記第１の分周回路
の出力をリセット信号として動作する前記第２の分周回
路のクロック入力端子に接続されるとともに前記第２の
信号入力端子に入力される信号をクロックとし且つ前記
第１の分周回路の出力を反転した信号をリセット信号と
して動作する前記第３の分周回路のクロック入力端子に
接続され、前記第１の分周回路の出力は前記第２の分周
回路のリセット入力端子と前記第１のインバータ回路と
に接続され、前記第１のインバータ回路の出力は前記第
３の分周回路のリセット入力端子に接続され、前記第２
の分周回路の反転出力は前記２入力ナンド回路の第１の
入力端子に接続され、前記第３の分周回路の反転出力は
前記２入力ナンド回路の第２の入力端子に接続されるこ
とを特徴とするディジタルＰＬＬ回路ディジタルＰＬＬ
回路が得られる。
【００１７】また、上記ディジタルＰＬＬ回路に、第２
のインバータ回路と、ＦＩＦＯと、前記第１の信号入力
端子に加えられるデータをリタイミングするフリップフ
ロップと、前記第１の分周回路と分周率が異なり且つ前
記第２おび第３の分周回路と同じ分周率の第４の分周回
路とを付加し、前記２入力ナンド回路の出力は前記第２
のインバータ回路の入力と前記ＦＩＦＯのライトクロッ
ク端子とに接続され、前記第２のインバータ回路の出力
は前記フリップフロップのクロック入力端子に接続さ
れ、前記フリップフロップのデータ入力端子は前記第１
の信号入力端子に接続され、前記フリップフロップの出
力は前記ＦＩＦＯのデータ入力端子に接続され、前記第
４の分周回路のクロック入力端子は前記第２の信号入力
端子に接続され、前記第４の分周回路の出力は前記ＦＩ
ＦＯのリードクロック端子と第１の出力端子とに接続さ
れ、前記ＦＩＦＯのデータ出力端子は第２の出力端子に
接続されることを特徴とするディジタルＰＬＬ回路が得
られる。
のインバータ回路と、ＦＩＦＯと、前記第１の信号入力
端子に加えられるデータをリタイミングするフリップフ
ロップと、前記第１の分周回路と分周率が異なり且つ前
記第２おび第３の分周回路と同じ分周率の第４の分周回
路とを付加し、前記２入力ナンド回路の出力は前記第２
のインバータ回路の入力と前記ＦＩＦＯのライトクロッ
ク端子とに接続され、前記第２のインバータ回路の出力
は前記フリップフロップのクロック入力端子に接続さ
れ、前記フリップフロップのデータ入力端子は前記第１
の信号入力端子に接続され、前記フリップフロップの出
力は前記ＦＩＦＯのデータ入力端子に接続され、前記第
４の分周回路のクロック入力端子は前記第２の信号入力
端子に接続され、前記第４の分周回路の出力は前記ＦＩ
ＦＯのリードクロック端子と第１の出力端子とに接続さ
れ、前記ＦＩＦＯのデータ出力端子は第２の出力端子に
接続されることを特徴とするディジタルＰＬＬ回路が得
られる。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１９】図１は本発明のディジタルＰＬＬ回路の一
実施例を示すブロック図、図２は図１の各部におけるデ
ータおよび信号のタイミングチャートである。
実施例を示すブロック図、図２は図１の各部におけるデ
ータおよび信号のタイミングチャートである。
【００２０】図１を参照すると、本実施例のディジタル
ＰＬＬ回路は、分周率ｉのｉ分周回路１１と、このｉ分
周回路１１と異なる分周率ｍのｍ分周回路１２，１３お
よび１４と、インバータ回路（ＩＮＶ）１８および１１
３と、２入力ナンド回路（ＮＡＮＤ）１５と、ＦＩＦＯ
１７と、データ入力端子（ＤＴＩ）１９に加えられるデ
ータをリタイミングするフリップフロップ（Ｆ／Ｆ）１
６とを備えている。
ＰＬＬ回路は、分周率ｉのｉ分周回路１１と、このｉ分
周回路１１と異なる分周率ｍのｍ分周回路１２，１３お
よび１４と、インバータ回路（ＩＮＶ）１８および１１
３と、２入力ナンド回路（ＮＡＮＤ）１５と、ＦＩＦＯ
１７と、データ入力端子（ＤＴＩ）１９に加えられるデ
ータをリタイミングするフリップフロップ（Ｆ／Ｆ）１
６とを備えている。
【００２１】入力データａは、ＤＴＩ１９から入力され
るｎｂｐｓのデータであり、入力データａをｉ分周して
ｍ分周回路１２，１３に与えるリセット信号を作るため
のｉ分周回路１１のクロック端子（Ｃ）と、ＤＴＩ１９
からの入力データａをリタイミングするためのＦ／Ｆ１
６のデータ端子（Ｄ）とに接続される。
るｎｂｐｓのデータであり、入力データａをｉ分周して
ｍ分周回路１２，１３に与えるリセット信号を作るため
のｉ分周回路１１のクロック端子（Ｃ）と、ＤＴＩ１９
からの入力データａをリタイミングするためのＦ／Ｆ１
６のデータ端子（Ｄ）とに接続される。
【００２２】クロック入力端子（ＣＫＩ）１１０から入
力されるｎ＊ｍＨｚの入力クロックｂは、ｎｂｐｓの入
力データａに位相同期したクロックを作るためのｍ分周
回路１２，１３のクロック端子（Ｃ）と、ＦＩＦＯ１７
のリードクロック（ＲＣＫ）および外部に出力するｎＨ
ｚのクロックを作るためのｍ分周回路１４のクロック端
子（Ｃ）とに接続される。
力されるｎ＊ｍＨｚの入力クロックｂは、ｎｂｐｓの入
力データａに位相同期したクロックを作るためのｍ分周
回路１２，１３のクロック端子（Ｃ）と、ＦＩＦＯ１７
のリードクロック（ＲＣＫ）および外部に出力するｎＨ
ｚのクロックを作るためのｍ分周回路１４のクロック端
子（Ｃ）とに接続される。
【００２３】入力データａをｉ分周したｉ分周回路１１
の出力端子Ｑからの分周信号ｃは、入力データａに位相
同期したクロックを出力するためのｍ分周回路１２のリ
セット端子（Ｒ）にはそのまま接続される。また、ｍ分
周回路１３のリセット端子（Ｒ）にはＩＮＶ１８による
分周信号ｃの反転信号ｄが接続される。
の出力端子Ｑからの分周信号ｃは、入力データａに位相
同期したクロックを出力するためのｍ分周回路１２のリ
セット端子（Ｒ）にはそのまま接続される。また、ｍ分
周回路１３のリセット端子（Ｒ）にはＩＮＶ１８による
分周信号ｃの反転信号ｄが接続される。
【００２４】ｍ分周回路１２，１３の反転出力端子（Ｑ
Ｂ）からの反転出力信号ｅ，ｆはＮＡＮＤ１５の２入力
端子にそれぞれ接続される。
Ｂ）からの反転出力信号ｅ，ｆはＮＡＮＤ１５の２入力
端子にそれぞれ接続される。
【００２５】入力データａに位相同期した信号を出力す
るＮＡＮＤ１５の出力信号ｇは、入力データａをリタイ
ミングするクロックを出力するＩＮＶ１１３の入力端子
と、クロック乗せ換えのためのＦＩＦＯ１７のライトク
ロック（ＷＣＫ）端子とに接続される。
るＮＡＮＤ１５の出力信号ｇは、入力データａをリタイ
ミングするクロックを出力するＩＮＶ１１３の入力端子
と、クロック乗せ換えのためのＦＩＦＯ１７のライトク
ロック（ＷＣＫ）端子とに接続される。
【００２６】ＩＮＶ１１３の出力は入力データａをリタ
イミングするためのＦ／Ｆ１６のクロック端子（Ｃ）に
接続される。
イミングするためのＦ／Ｆ１６のクロック端子（Ｃ）に
接続される。
【００２７】ＮＡＮＤ１５の出力信号ｇの逆相でリタイ
ミングされたＦ／Ｆ１６の出力端子（Ｑ）はクロック乗
せ換えのためＦＩＦＯ１７のデータ入力（ＤＩＮ）端子
に接続される。
ミングされたＦ／Ｆ１６の出力端子（Ｑ）はクロック乗
せ換えのためＦＩＦＯ１７のデータ入力（ＤＩＮ）端子
に接続される。
【００２８】ＦＩＦＯ１７のデータ出力（ＤＯＵＴ）端
子はクロック出力端子（ＣＫＯ）１１２からの出力クロ
ックｈと同期した出力データｋを出力する端子としてデ
ータ出力端子（ＤＴＯ）１１１に接続される。
子はクロック出力端子（ＣＫＯ）１１２からの出力クロ
ックｈと同期した出力データｋを出力する端子としてデ
ータ出力端子（ＤＴＯ）１１１に接続される。
【００２９】ｍ分周回路１４の出力端子（Ｑ）はＦＩＦ
Ｏ１７のリードクロックとしてＦＩＦＯ１７のリードク
ロック（ＲＣＫ）端子と、ＤＴＯ１１１への出力データ
ｋと位相同期した出力クロックｈを出力するＣＫＯ１１
２とに接続される。
Ｏ１７のリードクロックとしてＦＩＦＯ１７のリードク
ロック（ＲＣＫ）端子と、ＤＴＯ１１１への出力データ
ｋと位相同期した出力クロックｈを出力するＣＫＯ１１
２とに接続される。
【００３０】本実施例のディジタルＰＬＬ回路では、入
力クロックｂの周波数（ｎ＊ｍＨｚ），ｉ分周回路１１
の分周率ｉ，ｍ分周回路１２，１３，１４の分周率ｍお
よびＦＩＦＯ１７の容量を変えることにより様様な使用
条件に対して最適な回路構成を選択することができる。
力クロックｂの周波数（ｎ＊ｍＨｚ），ｉ分周回路１１
の分周率ｉ，ｍ分周回路１２，１３，１４の分周率ｍお
よびＦＩＦＯ１７の容量を変えることにより様様な使用
条件に対して最適な回路構成を選択することができる。
【００３１】入力クロックｂの周波数ｎ＊ｍＨｚが高い
値の時は、ＮＡＮＤ１５の出力信号ｇに含まれるジッタ
が小さくなり、それに伴いＦＩＦＯ１７の容量を小さく
することができ、入力データａに含まれるジッタに対す
る耐力も増加する。また、入力クロックｂの周波数ｎ＊
ｍＨｚを高い値に設定することができないときは、ＦＩ
ＦＯ１７の容量を大きく設定すればよい。
値の時は、ＮＡＮＤ１５の出力信号ｇに含まれるジッタ
が小さくなり、それに伴いＦＩＦＯ１７の容量を小さく
することができ、入力データａに含まれるジッタに対す
る耐力も増加する。また、入力クロックｂの周波数ｎ＊
ｍＨｚを高い値に設定することができないときは、ＦＩ
ＦＯ１７の容量を大きく設定すればよい。
【００３２】続いて本実施例の動作について図２を併用
して説明する。
して説明する。
【００３３】ＤＴＩ１９から入力される入力データａは
最終的にＣＫＩ１１０から入力される入力クロックｂと
位相同期する信号である。
最終的にＣＫＩ１１０から入力される入力クロックｂと
位相同期する信号である。
【００３４】この入力データａをｉ分周回路１１でｉ分
周した後、その出力の分周信号ｃはｍ分周回路１２のリ
セット信号になり、また分周信号ｃをＩＮＶ１８で反転
した反転信号ｄはｍ分周回路１３のリセット信号にな
る。
周した後、その出力の分周信号ｃはｍ分周回路１２のリ
セット信号になり、また分周信号ｃをＩＮＶ１８で反転
した反転信号ｄはｍ分周回路１３のリセット信号にな
る。
【００３５】このように構成することによってｉ分周回
路１１の出力の分周信号ｃがＨｉｇｈのときとＬｏｗの
ときとで別の分周回路を動作させることになる。
路１１の出力の分周信号ｃがＨｉｇｈのときとＬｏｗの
ときとで別の分周回路を動作させることになる。
【００３６】ｉ分周回路１１の出力の分周信号ｃがＨｉ
ｇｈに変化すると、ｍ分周回路１２のリセットが解除さ
れ、入力クロックｂをクロックとしてｍ分周回路１２が
動作する。
ｇｈに変化すると、ｍ分周回路１２のリセットが解除さ
れ、入力クロックｂをクロックとしてｍ分周回路１２が
動作する。
【００３７】また、ｉ分周回路１１の出力の分周信号ｃ
がＨｉｇｈのときｍ分周回路１３はリセットされてい
る。
がＨｉｇｈのときｍ分周回路１３はリセットされてい
る。
【００３８】次に入力データａの変化によりｉ分周回路
１１の出力がＬｏｗに変化すると、逆にｍ分周回路１２
がリセット状態になり、ｍ分周回路１３が入力クロック
ｂをクロックとして動作する。
１１の出力がＬｏｗに変化すると、逆にｍ分周回路１２
がリセット状態になり、ｍ分周回路１３が入力クロック
ｂをクロックとして動作する。
【００３９】このように、ｉ分周回路１１の出力をリセ
ット信号として２つのｍ分周回路１２，１３を動作させ
ることによって、入力データａに同期したｍ分周回路１
２，１３の反転出力信号ｅ，ｆを得ることができる。
ット信号として２つのｍ分周回路１２，１３を動作させ
ることによって、入力データａに同期したｍ分周回路１
２，１３の反転出力信号ｅ，ｆを得ることができる。
【００４０】ｍ分周回路１２の反転出力信号ｅとｍ分周
回路１３の反転出力信号ｆとのナンド論理をＮＡＮＤ１
５によってとることにより、１本の入力データａに同期
したＮＡＮＤ１５の出力信号ｇを得る。
回路１３の反転出力信号ｆとのナンド論理をＮＡＮＤ１
５によってとることにより、１本の入力データａに同期
したＮＡＮＤ１５の出力信号ｇを得る。
【００４１】入力データａを、ＮＡＮＤ１５の出力信号
ｇのＩＮＶ１１３による反転信号をクロック端子（Ｃ）
に入力したＦ／Ｆ１６にリタイミングして取り込み、Ｆ
／Ｆ１６の出力端子（Ｑ）からの出力データｊをＦＩＦ
Ｏ１７のライトクロック（ＷＣＫ）端子に入力したＮＡ
ＮＤ１５の出力信号ｇでＦＩＦＯ１７に書き込む。
ｇのＩＮＶ１１３による反転信号をクロック端子（Ｃ）
に入力したＦ／Ｆ１６にリタイミングして取り込み、Ｆ
／Ｆ１６の出力端子（Ｑ）からの出力データｊをＦＩＦ
Ｏ１７のライトクロック（ＷＣＫ）端子に入力したＮＡ
ＮＤ１５の出力信号ｇでＦＩＦＯ１７に書き込む。
【００４２】ＣＫＩ１１０から入力される入力クロック
ｂはｍ分周回路１４でｍ分周され、その出力端子（Ｑ）
からジッタを含んでいない出力クロックｈがＦＩＦＯ１
７のリードクロック（ＲＣＫ）およびＤＴＯ１１１への
出力データｋに同期したクロック信号としてＣＫＯ１１
２に出力される。
ｂはｍ分周回路１４でｍ分周され、その出力端子（Ｑ）
からジッタを含んでいない出力クロックｈがＦＩＦＯ１
７のリードクロック（ＲＣＫ）およびＤＴＯ１１１への
出力データｋに同期したクロック信号としてＣＫＯ１１
２に出力される。
【００４３】また、出力クロックｈによりＦＩＦＯ１７
から読み出された出力データｋは出力クロックｈと同期
した出力データとしてＤＴＯ１１１から外部に出力され
る。
から読み出された出力データｋは出力クロックｈと同期
した出力データとしてＤＴＯ１１１から外部に出力され
る。
【００４４】このように本実施例では、全く非同期で入
力される入力データａと入力クロックｂの同期を高速に
確立して、ジッタを含んでいない出力データｋと出力ク
ロックｈとを外部に出力することができる。
力される入力データａと入力クロックｂの同期を高速に
確立して、ジッタを含んでいない出力データｋと出力ク
ロックｈとを外部に出力することができる。
【００４５】
【発明の効果】以上説明したように本発明は、基準とな
る位相のデータ信号を分周回路で分周し、その出力信号
をリセット信号としてクロックを抽出する他の分周回路
を動作させることにより、入力されるデータ信号の位相
に同期したクロックを高速に抽出することができるとい
う効果を有する。
る位相のデータ信号を分周回路で分周し、その出力信号
をリセット信号としてクロックを抽出する他の分周回路
を動作させることにより、入力されるデータ信号の位相
に同期したクロックを高速に抽出することができるとい
う効果を有する。
【００４６】また、ＦＩＦＯで不安定なクロックから安
定したクロックに乗せ換えることにより、ジッタ成分を
含んでいないクロック信号を得ることができるという効
果を有する。
定したクロックに乗せ換えることにより、ジッタ成分を
含んでいないクロック信号を得ることができるという効
果を有する。
【００４７】さらに、回路構成を簡単にすることができ
るという効果を有する。
るという効果を有する。
【図１】本発明のディジタルＰＬＬ回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１の各部におけるデータおよび信号のタイミ
ングチャートである。
ングチャートである。
【図３】従来のディジタルＰＬＬ回路の一例のブロック
図である。
図である。
１１ ｉ分周回路 １２，１３，１４ ｍ分周回路 １５ ２入力ナンド回路（ＮＡＮＤ） １６ フリップフロップ（Ｆ／Ｆ） １７ ＦＩＦＯ １８，１１３ インバータ回路（ＩＮＶ） １９ データ入力端子（ＤＴＩ） １１０ クロック入力端子（ＣＫＩ） １１１ データ出力端子（ＤＴＯ） １１２ クロック出力端子（ＣＫＯ） ３１ 発振器（ＯＳＣ） ３２ 可変分周回路 ３３ 分周回路 ３４ アップ・ダウンカウンタ ３５ 位相比較回路 ３６ エッジ検出回路 ３７ 入力端子 ３８ 出力端子 ａ ｎｂｐｓの入力データ ｂ ｎ＊ｍＨｚの入力クロック ｃ 分周信号 ｄ 反転信号 ｅ，ｆ 反転出力信号 ｇ ＮＡＮＤ１５の出力信号 ｈ 出力クロック ｉ，ｍ 分周率 ｊ，ｋ 出力データ Ｃ クロック端子 Ｄ データ端子 ＤＩＮ データ入力 ＤＯＵＴ データ出力 Ｑ 出力端子 ＱＢ 反転出力端子 Ｒ リセット端子 ＲＣＫ リードクロック ＷＣＫ ライトクロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 茂樹 静岡県掛川市下俣４番２ 静岡日本電気 株式会社内 (72)発明者 宇野 浩介 神奈川県川崎市中原区小杉町一丁目403 番地 日本電気テレコムシステム株式会 社内
Claims (2)
- 【請求項１】 第１の分周回路と、この第１の分周回路
と分周率が異なる第２および第３の分周回路と、第１の
インバータ回路と、２入力ナンド回路とを備え、第１の
信号入力端子はこの第１の信号入力端子に入力されるデ
ータをクロックとして動作する前記第１の分周回路のク
ロック入力端子に接続され、第２の信号入力端子はこの
第２の信号入力端子に入力される信号をクロックとし且
つ前記第１の分周回路の出力をリセット信号として動作
する前記第２の分周回路のクロック入力端子に接続され
るとともに前記第２の信号入力端子に入力される信号を
クロックとし且つ前記第１の分周回路の出力を反転した
信号をリセット信号として動作する前記第３の分周回路
のクロック入力端子に接続され、前記第１の分周回路の
出力は前記第２の分周回路のリセット入力端子と前記第
１のインバータ回路とに接続され、前記第１のインバー
タ回路の出力は前記第３の分周回路のリセット入力端子
に接続され、前記第２の分周回路の反転出力は前記２入
力ナンド回路の第１の入力端子に接続され、前記第３の
分周回路の反転出力は前記２入力ナンド回路の第２の入
力端子に接続されることを特徴とするディジタルＰＬＬ
回路。 - 【請求項２】 請求項１記載のディジタルＰＬＬ回路に
おいて、第２のインバータ回路と、ＦＩＦＯと、前記第
１の信号入力端子に加えられるデータをリタイミングす
るフリップフロップと、前記第１の分周回路と分周率が
異なり且つ前記第２おび第３の分周回路と同じ分周率の
第４の分周回路とを備え、前記２入力ナンド回路の出力
は前記第２のインバータ回路の入力と前記ＦＩＦＯのラ
イトクロック端子とに接続され、前記第２のインバータ
回路の出力は前記フリップフロップのクロック入力端子
に接続され、前記フリップフロップのデータ入力端子は
前記第１の信号入力端子に接続され、前記フリップフロ
ップの出力は前記ＦＩＦＯのデータ入力端子に接続さ
れ、前記第４の分周回路のクロック入力端子は前記第２
の信号入力端子に接続され、前記第４の分周回路の出力
は前記ＦＩＦＯのリードクロック端子と第１の出力端子
とに接続され、前記ＦＩＦＯのデータ出力端子は第２の
出力端子に接続されることを特徴とするディジタルＰＬ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263649A JP2655634B2 (ja) | 1994-10-27 | 1994-10-27 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263649A JP2655634B2 (ja) | 1994-10-27 | 1994-10-27 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125648A JPH08125648A (ja) | 1996-05-17 |
| JP2655634B2 true JP2655634B2 (ja) | 1997-09-24 |
Family
ID=17392414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6263649A Expired - Lifetime JP2655634B2 (ja) | 1994-10-27 | 1994-10-27 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655634B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012065252A (ja) * | 2010-09-17 | 2012-03-29 | Nec Commun Syst Ltd | クロック抽出回路及び受信装置 |
-
1994
- 1994-10-27 JP JP6263649A patent/JP2655634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125648A (ja) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5812619A (en) | Digital phase lock loop and system for digital clock recovery | |
| US5142555A (en) | Phase detector | |
| US6711227B1 (en) | Synchronizing method and apparatus | |
| JP3649194B2 (ja) | Ｐｌｌ回路および光通信受信装置 | |
| US5644605A (en) | Jitter attenuator | |
| US20210111859A1 (en) | Clock data recovery circuit with improved phase interpolation | |
| JP2002198808A (ja) | Ｐｌｌ回路および光通信受信装置 | |
| KR950008461B1 (ko) | Nrz 데이터 비트 동기 장치 | |
| JP3327249B2 (ja) | Ｐｌｌ回路 | |
| JP2704103B2 (ja) | 位相比較回路 | |
| JP2597239B2 (ja) | ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 | |
| US6298104B1 (en) | Clock recovery circuit | |
| JP2655634B2 (ja) | ディジタルｐｌｌ回路 | |
| JP2002198807A (ja) | Ｐｌｌ回路および光通信受信装置 | |
| JPS5957530A (ja) | 位相同期回路 | |
| EP1149482B1 (en) | Synchronizing method | |
| US4829544A (en) | Bit synchronization circuit | |
| TWI555337B (zh) | 相位偵測器、時脈與資料回復電路、以及相關之控制方法 | |
| JP3284702B2 (ja) | 多段中継方式 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| US5095289A (en) | Adjustable crystal controlled oscillator | |
| JP2562775B2 (ja) | 送受タイミング同期制御回路 | |
| KR100350471B1 (ko) | 디지탈 신호의 클럭 추출 회로 | |
| KR100189773B1 (ko) | 디지털 위상 동기 회로 | |
| JP2891814B2 (ja) | ディジタルｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970415 |