KR100350471B1 - 디지탈 신호의 클럭 추출 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

디지탈 신호의 클럭 추출회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

여러가지 트래킹 특성을 가진 상태도를 갖는 위상 동기 클럭 발생부를 이용하여 이를 프로세서를 이용하여 제어, 선택하여 다양한 적응 특성을 갖는 클럭추출회로를 제공한다.

3. 발명의 해결 방법의 요지

수신되는 디지탈 신호로부터 동기화된 디지탈 신호와 클럭신호를 추출하는 클럭추출회로는 상기 디지탈 신호의 상승 혹은 하강 에지를 검출하여 데이타 변화를 나타내는 천이신호를 발생시키는 에지검출부와, 다양한 속도로 동기상태인 록킹이 되도록 하는 제어신호를 발생하는 프로세서와, 상기 디지탈 신호의 단위 비트에 한정되어 초기값에서 미리 설정된 차수(N-1)까지 1주기 카운트하는 카운트부를 구비하며, 상기 천이신호가 비활성화상태일 시 상기 제어신호에 상관없이 정상적으로 1씩 업카운트하며, 상기 천이신호가 활성화 상태이면서 동시에 상기 카운트부의 출력이 록킹상태일 경우 1씩 업카운트하며, 상기 제어신호가 비활성화 상태이며 동시에 상기 천이신호가 활성화 상태인 경우 상기 카운터부의 출력이 1에서 (N/2)-1의 범위일 시 1카운팅 지연하며, 상기 카운터부의 출력이 N/2에서 N-2의 범위일 시 1 카운팅 빨라지고, 상기 제어신호가 활성화 상태이며 동시에 상기 천이신호가 활성화 상태인 경우 상기 카운터부의 출력이 1에서 (N/2)-1의 범위일 시 2 카운팅 지연하며, 상기 카운터부의 출력이 N/2와 N-3의 범위일 시 2 카운팅 빨라지고, 상기 카운터부의 출력이 N-2일 시 2 카운팅 빨라지도록 설정하여 일정 기간의 주기가 반복된 후 상기 록킹상태가 되도록 하며, 미리 설정된 카운팅 출력에 따라 위상 동기를 위한 상기 클럭신호를 발생하는 위상 비교,보상 클럭 발생계수부와, 상기 디지탈 신호를 입력하여 상기 위상 비교,보상 클럭 발생계수부에서 발생된 클럭에 동기하여 상기 동기화된 디지탈 신호를 출력하는 수신신호 재동기부와, 기준클럭을 상기 프로세서의 제어에 의해 소정 분주하여 상기 에지 검출부 및 상기 위상비교,보상클럭발생계수부의 클럭원으로 제공하는 기준클럭분주기로 구성한다.

4. 발명의 중요한 용도

디지탈 신호로 부터 동기된 클럭신호를 디지탈적으로 추출해내는 회로로 신호 상호간의 동기를 맞추어주는데 이를 구현한다.

Description

디지탈 신호의 클럭 추출 회로.

본 발명은 데이타 통신 시스템에 관한 것으로, 특히 입력되는 디지탈 신호의 샘플링 시점을 추출하는 클럭을 생성하여 상기 디지탈 신호의 미리 설정된 위상에 동기를 맞추는 클럭추출회로에 관한 것이다.

디지탈 신호의 셈플링 시점을 추출하는 클럭을 생성하는 클럭 추출회로의 일실시예는 제1도에 도시되고 있다. 상기 제1도의 클럭 추출회로는 한국 특허 공개번호 94-17399에 개시되고 있다. 상기 클럭추출회로의 동작을 간략히 설명하면 다음과 같다.

디지탈 신호가 클럭 추출회로에 입력되면 에지검출부 2에서는 디지탈 신호의 논리 'L'에서 논리 'H', 또는 논리 'H'에서 논리 'L'로의 변환시에 기준클럭에 동기가 맞추어진 기준클럭의 1주기 동안의 천이펄스를 발생한다. 계수기 4는 상기 천이 펄스를 받아 현재신호의 위상값을 계산하여 위상 비교 및 제어부 6에 필요에 파형의 위상 펄스를 발생시킨다. 따라서 위상 비교 및 제어부 6는 계수기 4의 출력인 위상펄스와 후단에 연결된 데이타 클럭 생성 분주기 8의 데이타 클럭을 받아 상기 두 신호의 위상을 비교하여 데이타 클럭의 위상이 앞서면 출력값인 위상보상 제어펄스를 1개 삭제하고, 만약 데이타 클럭의 위상이 뒤지면 출력값인 위상 보상 제어펄스를 1개 추가하여 준다. 그러므로 데이타 클럭 생성분주기 8에서는 상기 위상 보상 제어펄스에 의거하여 수신신호에 동기된 데이타 클럭을 발생한다.

상기한 제1도와 같은 종래의 회로는 마스터 클럭보다 작은 노이즈는 에지 검출부 2에서 미리 걸려지고 설사 마스터 클럭보다 큰 노이즈가 발생하더라도 클럭분주기가 샘플된 시점을 현재 위치에서 T/64만큼만 바꾸므로 샘플링 시점을 잃어버리거나 데이타의 삽입 또는 분실할 가능성이 거의 없으며, 일단 동기상태인 록킹이 이루어지면 입력 데이타의 강한 흔들림현상에도 셈플링 시점을 놓치지 않고 데이타 클럭을 복구하여내는 효과가 있다.

그러나 제1도의 클럭추출회로는 계수기 4, 위상비교 및 제어부 6, 데이타 클럭생성 분주기 8 등이 독립적으로 존재하여 회로가 복잡하며, 기준 클럭도 데이타클럭 생성분주기의 분주비와 계수기 4의 계수비의 곱에 디지탈 신호의 전송속도의 곱 만큼이 필요하여 매우 높은 기준 클럭이 필요한 문제점이 있다.

종래의 디지탈 신호의 클럭 추출회로의 다른 실시예는 제2도에 도시되고 있다. 상기 제2도의 클럭추출회로는 본원 발명자가 발명하고, 본원 출원인에 의하여 특허출원된 출원번호 제 1995-17855 호에 자세히 기재되어 있다. 이하 상기 제2도를 참조하여 설명하면, 프리스케일분주기 12에 인가되는 기준클럭은 위상비교, 보상, 클럭 발생 계수기 14의 계수비와 프리스케일러 분주기 12의 분주비와 디지탈 신호 D1의 전송속도의 곱에 해당하는 주파수가 필요하며 매우 높은 안정도를 가지고 있어야 한다. 이에 프리스케일러 분주기 12는 상기의 기준클럭을 소정 분주하여 D0신호를 발생한다. 상기 D0신호는 에지검출부 10 및 위상비교, 보상, 클럭 발생계수기 14의 클럭단에 인가된다. 그리고 디지탈 신호 D1은 에지검출부 10에 인가되면, 상기 에지검출부 10은 디지탈 신호의 논리 'H'에서 논리 'L'로 또는 논리 'L'에서 논리 'H'로의 변환시점에서 D0신호에 동기가 맞추어진 D0클럭 1주기의 천이펄스 D4를 출력한다.

이때 여기서 상기 위상 비교, 보상, 클럭 발생 계수기 14의 동작을 살펴보면, 먼저 상기 위상 비교, 보상 클럭 발생 계수기 14는 미리 설정된 계수비 N을 구비하여 초기값(0)에서 차수(N-1)까지 카운팅한다. 이에 상기 천이 펄스가 활성화 상태인 'H'일때 상기 계수기 14의 현재카운팅수가 0이거나 N-1일 경우 위상이 0에 록킹되어 있는 것이므로 상기 계수기 14는 Dn+1로 카운팅되며, 상기 천이펄스 D4가 비활성화 상태인 'L'상태일때는 현재 계수(Dn)상태가 어떤 경우이더라도 다음 상태의 계수(Dn+1)로 카운팅되어 위상 비교, 보상, 클럭발생 계수기 14의 클럭신호 D5에는 아무런 영향을 주지 않는다. 그러나 상기 천이 펄스가 활성화 상태가 될 시 상기 현재 카운팅수가 0 혹은 N-1이 아닐 경우에 계수기가 1≤Dn≤(N/2)-1의 상태일 시 카운팅수를 1 지연시킨 후 카운팅을 계속하여 다음 초기화값에서 천이펄스가 활성화될 수 있도록 한다. 또한 상기 천이 펄스 D4가 활성화될 시 상기 계수기가 N/2≤Dn≤N-2의 상태시 클럭신호 D5는 위상이 뒤쳐져 있으므로 상기 계수기의 현재 계수(Dn)에서 다음 계수 Dn+2로 계수되어 카운팅을 계속하여 다음 초기화값에서 천이 펄스가 활성화될 수 있도록 한다. 상기의 상태가 반복될 시 클럭신호 D5는 0위상으로 록킹된다. 즉, 후술되는 제5도의 상태도와 동일하게 상기 위상 비교, 보상, 클럭 발생 계수기 14는 동작한다.

이후 수신신호 제 동기회로 16은 디지탈 신호 D1을 상기 위상 비교, 보상 클럭 발생 계수기 14로 부터 출력되는 클럭 D5에 재 동기하여 동기된 디지탈 신호 D6을 출력한다.

상기한 제2도와 같은 종래 회로는 제1도의 회로와 같은 특성뿐만아니라 회로가 간단하고 프리스케일러분주기 12의 분주비만 변경하여도 디지탈 신호 D1의 공칭속도에 쉽게 적용할 수 있으며, 기준 클럭의 주파수를 상기 제1도의 회로보다 낮게 할 수 있는 장점이 있다.

그러나 상기 제2도와 같은 종래회호는 위상 비교, 보상, 클럭 발생 계수기 14는 다양한 트래킹 특성의 회로를 쉽계 설계할 수 있으나 회로를 완성한 후에 상기 특성이 고정된다는 문제점이 있다. 즉, 다양한 트래킹 특성으로 가지지 못하기때문에 데이타 통신 장비와 같이 빠른 적응특성과 느린 적응 특성을 동시에 만족해야 하는 응용분야에는 적절치 못한 경우가 있다. 즉, 종래의 클럭 추출회로는 동기된 디지탈 신호를 출력함에 있어 빠르게 혹은 늦게 동기를 맞추지 못한다.

따라서 본 발명의 목적은 여러가지 트래킹 특성을 가진 상태도를 갖는 위상 동기 클럭 발생부를 이용하여 이를 프로세서를 이용하여 제어, 선택하여 다양한 적응 특성을 갖는 클럭추출회로를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 수신되는 디지탈 신호로부터 동기화된 디지탈 신호와 클럭신호를 추출하는 클럭추출회로에 있어서, 상기 디지탈 신호의 상승 혹은 하강 에지를 검출하여 데이타 변화를 나타내는 천이신호를 발생시키는 에지검출부와, 동기상태인 록킹이 되도록 다양한 공칭속도와 트래킹속도의 제어신호를 발생하는 프로세서와, 상기 디지탈 신호의 위상을 비교, 보상하고 클럭을 계수하는 메모리와 에지로 구성된 카운트부를 구비, 상기 천이신호가 비활성화상태일 시 상기 제어신호에 상관없이 정상적으로 +1씩 업카운트하며, 상기 천이신호가 활성화 상태이면서 동시에 상기 카운트부의 출력이 록킹상태일 경우 상기 제어신호에 상관없이 +1씩 업카운트하며, 상기 제어신호가 비활성화 상태이며 동시에 상기 천이신호가 활성화 상태인 경우 상기 카운터부의 출력이 1에서 (N/2)-1의 범위일 시 상기 카운터는 1주기 전 상태를 유지하며, 1주기 지연하며, 상기 카운터부의 출력이 N/2에서 N-2의 범위일 시 상기 카운터는 +2를 카운팅하며 1주기 빨라지고, 상기 제어신호가 활성화 상태이며 동시에 상기 천이신호가 활성화 상태인 경우 상기 카운터부의 출력이 1에서 (N/2)-1의 범위일 시 상기 카운터는 -1을 카운팅하여 2주기 지연하며, 상기 카운터부의 출력이 N/2와 N-3의 범위일 시 상기 카운터는 +3을 카운팅하여 2 카운팅 주기 빨라지고, 상기 카운터부의 출력이 N-2일시 상기 카운터는 +2를 카운팅하여 2 카운팅 주기 빨라지도록 설정하여 일정 기간의 주기가 반복된 후 상기 록킹상태가 되도록 하는, 미리 설정된 카운팅 상태도에 따라 위상 동기를 위한 상기 클럭신호를 발생하는 위상 비교,보상 클럭 발생계수부와, 상기 디지탈 신호를 입력하여 상기 위상 비교,보상 클럭 발생계수부에서 발생된 클럭에 동기하여 동기화된 디지탈 신호를 출력하는 수신신호 재동기부와, 기준클럭을 상기 프로세서의 제어에 의해 소정 분주하여 상기 에지 검출부 및 상기 위상 비교,보상 클럭발생계수부의 클럭원으로 제공하는 프리스케일러분주기로 구성되는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 구성요소들은 가능한한 어느곳에서든지 동일한 참조부호들을 나타내고 있음을 유의하여야 한다.

여기에서 사용되는 "록킹(locking)"이라는 용어는 디지탈 신호와 추출된 클럭신호가 동기되어 위상이 0인 상태를 나타낸다.

제3도는 본 발명에 따른 디지탈 신호의 클럭 추출회로의 블럭구성도이다. 상기 클럭 추출회로는 기준클럭을 입력하여 후술되는 프로세서 32의 출력신호 D7에 의거하여 소정 분주하여 출력신호 D10을 출력하는 프리스케일러 분주기 12와, 디지탈 신호 D1으로 부터 신호 D10에 동기된 1주기 길이의 천이 신호 D4를 생성하기 위한 에지검출부 10과, 상기 천이 신호 및 후술되는 상기 프로세서 32의 제어신호 D8을 입력하여 상기 디지탈 신호 D1의 위상이 0으로 보상되도록 하는 클럭신호 D5를 출력하며 래치부 36과 메모리부 38로 구현된 위상 비교,보상 클럭 발생계수부 34와, 상기 프리스케일러 분주기 12의 분주비 및 상기 위상 비교,보상 클럭 발생계수부 34의 트래킹 특성을 제어하도록 하는 프로세서 32와, 상기 클럭신호 D5 및 상기 디지탈 신호 D1을 입력하여 재동기를 하여 동기된 디지탈 신호 D6을 출력하는 수신신호 재동기회로 16으로 구성한다.

제4도는 제3도의 구체적인 회로를 보여주고 있다. 그리고 상기 제4도의 위상 비교,보상 클럭 발생계수부 34의 상태도가 제5도 및 제6도에 보여주고 있다. 그리고 제7도는 본 발명의 타이밍도이며, 제8도는 제5도와 제6도를 구현한 메모리부 38의 프로그램예이다.

먼저, 제4도 및 상기 제5도, 제6도를 참조하여 본 발명의 동작을 더욱 상세하게 설명한다.

프리스케일러 분주기 12에 인가되는 기준 클럭은 위상 동기 클럭 발생부 34의 계수비와 프리스케일러 분주기 12의 분주비의 곱과 디지탈 신호 D1의 전송속도의 곱에 해당하는 주파수를 정도가지며, 본 회로에서는 디지탈 신호 D1의 다양한 전송속도에 쉽게 응용할 수 있도록 프로세서 32의 출력신호 D7에 의하여 분주비가 조정된다. 상기 프리스케일러 분주기 12는 프로세서 32의 제어에 의하여 디지탈 신호 D1의 속도에 적절하도록 분주되어 에지검출부 10과 래치부 36에 사용되는 신호 D10을 생성한다. 디지탈 신호 D1은 제7도에 도시된 바와 같이 논리 'L'에서 논리 'H'로 (또는 논리 'H'에서 논리 'L'로)천이시 플립플롭 20에 의하여 클럭단으로 인가되는 D10신호에 동기되어 래치출력된다. 이때 상기 플립플롭 20의 래치출력은 D2이다. 상기 플립플롭 20에 동기 래치된 출력 D2는 플립플롭 22에 의하여 클럭단으로 인가되는 D10신호에 동기되어 한번 더 래치출력된다. 이때 상기 플립플롭 22의 래치 출력은 D3이다. 그리고 배타적 논리합 게이트 24는 상기 래치 출력 D2, D3를 배타적 논리합하여 출력한다. 이때의 출력데이타는 천이 신호 D4로 제7도에 도시한 바와 같다. 상기 천이신호 D4는 D10신호의 1주기 만한 길이의 펄스가 디지탈 신호 D1의 변환시점에서 D10신호에 동기하여 발생하는 것이다.

위상 비교,보상 클럭 발생계수부 34는 제5도 및 제6도와 같은 상태로 동작하도록 설계되어 있다. 상기 위상 비교,보상 클럭 발생계수부 34의 동작을 살펴보기로 한다. 래치부 36은 D10신호의 하강에지에 의거하여 입력단 D0-D7의 데이타를 출력단 Q0-Q7으로 래치하여 출력한다. 그리고 메모리부 38은 입력되는 래치부 36의 출력신호를 주소번지로 입력하여 상기 주소번지에 따라 미리 설정되어 저장된 출력데이타를 출력단 D0-D5로 출력한다. 즉, 제어신호 D8은 래치부 36의 입력단 D7에 인가되어 래치된 후 메모리부 38의 입력단 A7에 인가되며, 천이신호 D4는 래치부 36의 입력단 D6에 인가되어 래치된 후 메모리부 입력단 A6에 인가되며, 메모리부 38의 출력단 D0-D5의 출력신호는 피드백되어 래치부 36의 입력단 D0-D5로 인가된다. 이에 상기 메모리부 38은 0에서 N-1까지 카운팅하도록 설계한다. 상기 계수 N은 상기 디지탈 신호 D1의 특정 단위 비트에 한정된 카운팅한 값이다. 예를 들면 디지탈 신호 D1의 1비트에 카운팅수가 N이 발생되도록 하기 위해 상기 계수 N은 설정된다. 메모리부 38은 출력단 D0-D5까지 사용하여 64(N)진 카운터를 설계하도록한다. 그리고 상기 메모리부 38의 출력단 D5 즉, 래치부 36의 출력단 Q5의 논리 상태를 위상 비교,보상 클럭발생계수부 34는 클럭신호 D5로 출력한다. 즉, 상기 클럭 신호 D5의 논리 상태는 메모리부 38의 현재 계수 Dn이 N/2로 카운팅될 시 하이에지가 발생된다.

이에 상기 메모리부 38의 입력 데이타 A0-A7에 따른 출력단의 출력데이타 D0-D5는 제8도에 도시되어 있다. 여기서 상기 제5도는 제어신호 D8이 비활성화 상태일 시 발생되는 상태도이며, 제6도는 제어신호 D8이 활성화 상태일 시 발생되는 상태도이다. 상기 제6도는 빠른 트래킹으로 인해 록킹상태가 빨리 되도록 하기 위한 것이며, 상기 제2도의 종래의 회로에 대해 상기 제6도의 상태도를 첨가한 것이 본 발명의 중요한 효과이다.

즉, 상기 제5도, 제6도, 제8도의 상태에 따른 메모리부 38의 입/출력 관계에 대해 살펴보면, 현재 계수 Dn가 초기화 상태인 0일 시 제어신호 D8 및 천이신호 D4에 관계없이 메모리부 38은 다음 계수 Dn+1는 1이 출력된다. 또한 현재 계수 Dn가 N-1일 시 제어신호 D8 및 천이신호 D4에 관계없이 메모리부 38은 다음계수 Dn+1는 0이 출력된다. 즉, 현재 계수 Dn이 0 및 N-1의 상태에서 천이신호 D4가 활성화 상태일 시 위상이 동기된 록킹상태이다.

그리고 제어신호 D8이 비활성화상태일 시 즉, 논리 'L'이 출력되는 경우를 살펴보자. 이때는 전술된 바와 같이 제5도의 상태도와 같이 동작된다. 이는 메모리부 38의 트래킹 상태가 느려 록킹상태로 되는 속도가 느리게 되는 경우이다. 즉, 천이 신호 D4이 비활성화가 될 시 현재 계수 Dn은 1씩 업카운팅하고, 상기 천이 신호 D4이 활성화가 될 시 현재계수 Dn가 1≤ Dn≤(N/2)-1의 범위인 경우 현재의 계수(Dn)로 카운팅되며 상기 현재 계수(Dn)가 N/2≤Dn≤N-2의 범위인 경우 다음 계수(Dn+2)로 카운팅된다.

또한 상기 제어신호 D8이 활성화 상태일 시 즉, 논리 'H'이 출력되는 경우를 살펴보자. 이때는 전술된 바 제6도의 상태도와 같이 동작된다. 이는 메모리부 38의 트래킹 상태가 빨라 록킹상태로 되는 속도가 빨리 되는 경우이다. 즉, 천이신호 D4이 비활성화가 될 시 현재 계수 Dn은 1씩 업카운팅하고, 상기 천이 신호 D4이 활성화가 될 시 상기 현재 계수(Dn)가 1≤Dn≤(N/2)-1 범위인 경우 전 상태의 계수(Dn-1)로 카운팅되며, 상기 현재 계수(Dn)가 N/2≤Dn≤N-3의 범위인 경우 다음 계수(Dn+3)으로 카운팅되며, 상기 현재 계수(Dn)가 N-2인 경우 상기 초기값(0)으로 카운팅하며, 상기 현재 계수(Dn)이 N-1인 경우 상기 초기값(0)으로 카운팅한다.

그리고 래치부 36의 Q5단 출력이 위상 동기 클럭 발생부 34의 출력이 된다. 즉, 상기 계수비 N의 N/2에 해당되는 계수가 래치부 34에서 출력될 시 논리 'L'에서 논리 'H'로 전이된 클럭신호 D5는 플립플롭 16에 인가된다. 따라서 위상 비교,보상 클럭 발생계수부 34는 상기 디지탈 신호 D1의 데이타 변환시점에서 변환이 끝나는 시점의 중간지점에서 항상 클럭신호 D5가 활성화신호가 되도록 조정한다. 이에 플립플롭 16은 상기 클럭신호 D5의 활성화신호에 동기되어 상기 디지탈 신호 D1을 출력한다. 그러므로 동기된 디지탈 신호 D6은 플립플롭 16에서 출력된다.

메모리부 38은 카운터 구현되어 현재 계수 Dn가 N/2로 카운팅될 시 동기된 클럭이 추출되나 이 클럭은 상기 메모리부 38의 어드레싱하는 디코더의 시간차이에의하여 불확실한 데이타 영역이 존재한다. 이를 제거하기 위하여 위상 비교,보상 클럭 발생계수부 34는 래치부 36을 사용한다.

전술된 바와 같이 디지탈 신호의 클럭 추출회로는 간단히 메모리상에 프로그램하므로써 구현할 수 있다. 이에 여러 트래킹 특성을 가진 회로를 여러개 동시에 내장할 수 있다. 즉, 상기 제8도는 본 발명의 일 실시예로 메모리를 이용하여 또 다른 트래킹 특성이 갖는 디지탈 신호 클럭 추출회로는 구현될 수 있다. 상기 여러개의 내장된 트래킹 특성은 프로세서 32로 제어하므로서 모뎀과 같은 회로 및 동기식 전송장치의 클럭 추출회로 등에 폭넓게 사용가능하다. 즉, 상기 회로들을 동작시작 시에 빠른 트래킹 특성이 필요하며, 정상동작시에는 늦은 트래킹 특성이 필요하다. 또한 프리스케일러 분주기 12를 프로세서 32에 의해 직접 제어가능하므로 회로의 수정없이 다양한 전송속도를 갖는 회로에 쉽게 응용가능하다.

제1도는 종래의 디지탈 신호의 클럭 추출회로의 일실시예의 블럭구성도.

제2도는 종래의 디지탈 신호의 클럭 추출회로의 다른 실시예의 블럭구성도.

제3도는 본 발명에 따른 디지탈 신호의 클럭 추출회로의 블럭 구성도.

제4도는 제3도의 구체회로도.

제5도는 제2도 및 제4도의 위상 동기 클럭 발생부의 상태도.

제6도는 제4도의 위상 동기 클럭 발생부의 상태도.

제7도는 제3도의 각부 파형도.

제8도는 제3도의 위상 동기 클럭 발생부의 메모리맵도.

Claims (3)

1. 수신되는 디지탈 신호로부터 동기화된 디지탈 신호와 클럭신호를 추출하는 클럭추출회로에 있어서,

   상기 디지탈 신호의 상승 혹은 하강 에지를 검출하여 데이타 변화를 나타내는 천이신호를 발생시키는 에지검출수단과,

   다양한 속도로 동기상태인 록킹이 되도록 하는 제어신호를 발생하는 프로세서와,

   상기 디지탈 신호의 단위 비트에 한정되어 초기값에서 미리 설정된 차수(N-1)까지 1주기 카운트하는 카운트수단을 구비하며, 상기 천이신호가 비활성화상태일 시 상기 제어신호에 상관없이 정상적으로 1씩 업카운트하며, 상기 천이신호가 활성화 상태이면서 동시에 상기 카운트수단의 출력이 록킹상태일 경우 1씩 업카운트하며, 상기 제어신호가 비활성화 상태이며 동시에 상기 천이신호가 활성화 상태인 경우 상기 카운터수단의 출력이 1에서 (N/2)-1의 범위일 시 1 카운팅 지연하며, 상기 카운터수단의 출력이 N/2에서 N-2의 범위일 시 1 카운팅 빨라지고, 상기 제어신호가 활성화 상태이며 동시에 상기 천이신호가 활성화 상태인 경우 상기 카운터 수단의 출력이 1에서 (N/2)-1의 범위일 시 2 카운팅 지연하며, 상기 카운터 수단의 출력이 N/2에서 N-3의 범위일 시 3 카운팅 빨라지고, 상기 카운터 수단의 출력이 N-2일 시 2 카운팅 빨라지도록 설정하여 일정 기간의 주기가 반복된 후 상기 록킹상태가 되도록 하며, 미리 설정된 카운팅 출력에 따라 위상 동기를 위한 상기 클럭신호를 발생하는 위상 비교,보상 클럭 발생계수수단과,

   상기 디지탈 신호를 입력하여 상기 위상 비교,보상 클럭 발생계수수단에서 발생된 클럭에 동기하여 상기 동기화된 디지탈 신호를 출력하는 수신신호 재동기수단과,

   기준클럭을 상기 프로세서의 제어에 의해 소정 분주하여 상기 에지검출수단 및 상기 위상비교,보상클럭발생계수수단의 클럭원으로 제공하는 기준클럭분주기로 구성됨을 특징으로 하는 디지탈 신호의 클럭추출회로.
2. 제1항에 있어서, 상기 위상 비교,보상 클럭 발생계수수단은,

   메모리로 구현되어 상기 제어신호 및 상기 천이신호 및 상기 메모리의 출력을 피드백한 신호를 어드레싱주소로 하여 상기 록킹상태가 되도록 프로그램함을 특징으로 하는 디지탈 신호의 클럭 추출회로.
3. 제1항에 있어서, 상기 위상 비교,보상 클럭 발생계수수단은,

   상기 제어신호 및 상기 천이 신호 및 피드백신호를 상기 기준클럭 분주기의 출력으로 동기하여 출력하는 래치수단과,

   상기 래치수단의 출력을 어드레싱주소로 하여 상기 록킹상태가 되도록 상기 피드백신호를 출력하기 위한 메모리로 구성됨을 특징으로 하는 디지탈 신호의 클럭추출회로.