KR100340658B1 - 지연형 위상 동기 회로 - Google Patents

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KR100340658B1
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Abstract

본 발명은 기준 신호의 듀티의 제약을 없애는 것으로 응용 상의 제약을 없앨 수 있고, 에러 록 상태를 확실하게 검출하여 에러 록으로부터 빠져나와 정상적인 동작으로 이행시킬 수 있는 것을 주요 특징으로 한다.
DLL 회로(10)는 전압 제어 지연 회로(11)를 구비하고, 에러 록 검출 회로(14)는 회로(11) 내의 복수의 지연단중 특정한 지연단보다도 전단측의 복수의 지연단중 각각 서로 인접하는 각 2개의 지연단의 지연 신호 간의 지연 시간에 대응한 펄스 폭을 갖는 복수의 펄스 신호와, 특정한 지연단을 포함하며 특정한 지연단보다도 후단측의 복수의 지연단중 각각 서로 인접하는 각 2개의 지연단의 지연 신호 간의 지연 시간에 대응한 펄스 폭을 갖는 1개의 펄스 신호를 가산하여 펄스 신호를 발생하고, 그 펄스 신호와 기준 신호의 단위 시간 당 펄스 수를 비교함으로써, DLL 회로(10)가 정상으로 동작하는지를 검출한다.

Description

지연형 위상 동기 회로{DELAYEDTYPE PHASE LOCKED LOOP}
본 발명은 N 체배 회로나 다상 클럭 발생 회로 등에 사용되고, 입력 신호를 제어 전압에 따라 지연하는 지연형 위상 동기 회로에 관한 것으로, 특히 에러 록(lock) 시에 에러 록 상태를 검출하여 이 에러 록 상태를 해제하기 위한 제어 신호를 발생하는 에러 록 검출 회로를 구비하는 지연형 위상 동기 회로에 관한 것이다.
종래의 지연형 위상 동기 회로(Delay Locked Loop, 이하, DLL 회로라고 칭함)를 사용한 일반적인 N 체배 회로의 구성을 도 13에 도시한다. 이 N 체배 회로는, DLL 회로(101)와 N 체배 신호 합성 회로(102)로 구성되어 있다.
DLL 회로(101)는 전압 제어 지연 회로(103)와, 위상 비교기(PHC :104)와, 저역 통과 필터 회로(LPF : 105)로 구성되어 있다.
전압 제어 지연 회로(103)는 직렬 접속된 복수단의 지연단으로 이루어지고, 초단(初段)에 입력되는 기준 신호 FREF를 각 지연단에서 차례로 지연한다. 그리고, 각 지연단에서의 지연 시간은 저역 통과 필터 회로(105)로부터 출력되는 제어 전압 LPFO에 따라 각각 가변이 된다.
위상 비교기(104)에는 한쪽 입력으로서 기준 신호 FREF가, 다른 입력으로서 전압 제어 지연 회로(103)의 최종단으로부터의 지연 신호 FSIG가 각각 공급된다. 이 위상 비교기(104)는 양 입력 신호 FREF, FSIG의 상승 또는 하강 엣지에서의 위상차를 검출하고, 이 위상차에 따른 오차 신호 VERR을 출력한다. 또한, 위상 비교기(104)에는 후술하는 에러 록 검출 회로로부터 출력되는 강제 업 신호가 입력되고,이 신호의 상태에 따라 오차 신호 VERR이 강제적으로 'H'상태로 설정된다. 위상 비교기(104)로부터의 오차 신호 VERR은 저역 통과 필터 회로(105)로 입력된다.
저역 통과 필터 회로(105)는 오차 신호 VERR로부터 직류 성분만을 추출하여, 전압 제어 지연 회로(103)에 제어 전압 LPFO로서 출력한다.
또한, 전압 제어 지연 회로(103)의 임의의 지연단으로부터의 지연 신호 S1∼S4가 에러 록 검출 회로(106)에 입력된다. 여기서, 기준 신호 FREF에 가까운 측의 2개의 지연 신호 S1, S2는 각각 인버터에 의해 반전되어 AND 게이트 회로(107)에 입력된다. 또한, 기준 신호 FREF에 먼 측의 2개의 지연 신호 S3, S4는 그대로 AND 게이트 회로(107)에 입력된다. AND 게이트 회로(107)의 출력은 D형 플립플롭으로 이루어지는 래치 회로(108)에 입력되고, 이 래치 회로(108)의 출력이 강제 업 신호로서 위상 비교기(104)에 입력된다. 또, 래치 회로(108)의 클럭 신호 입력 단자에는 기준 신호 FREF가 입력된다.
N 체배 신호 합성 회로(102)는 전압 제어 지연 회로(103)의 임의의 지연단으로부터 출력되는 상호 위상이 다른 n 개의 다상 클럭 신호 F1∼Fn을 이용하여 N 체배 신호를 합성한다.
상기 구성으로 이루어지는 N 체배 회로에서, 전압 제어 지연 회로(103), 위상 비교기(104) 및 저역 통과 필터 회로(105)는 폐루프를 구성하고 있고, 이 폐 루프에 의해 기준 신호 FREF와 전압 제어 지연 회로(103)의 지연 신호 FSIG 사이의 위상차를 없애도록 제어 전압 LPFO의 값이 조정된다. 그리고, DLL 회로가 정상적으로 동작하고 있는 경우, 전압 제어 지연 회로(103)의 지연 신호 FSIG는 기준 신호 FREF에 대해 1주기 지연된 신호가 된다.
그러나, DLL 회로에서는 기준 신호 FREF의 상승 또는 하강 엣지와, 지연 신호 FSIG의 상승 또는 하강 엣지의 위치가 위상 비교기(104)에서 비교될 뿐이고, 전압 제어 지연 회로(103)의 내부 상태가 완전히 정상인지의 여부까지의 검출은 행해지지 않는다.
여기서 전압 제어 지연 회로(103)의 내부 상태와 상기 4개의 지연 신호 S1∼S4와의 관계를 도 14에 나타낸다.
상태 1은 전압 제어 지연 회로(103)의 내부 상태가 정상적인 경우이고, 기준 신호 FREF의 1주기분에 상당하는 시간이 전압 제어 지연 회로(103)에 수습되어 있다. 이 상태 1에서는, 지연 신호 S1이 'L', S2가 'L', S3이 'H', S4가 'H'가 되므로, 에러 록 검출 회로(106)의 AND 게이트 회로(107)의 출력 신호는 'H'가 된다. 그리고, 기준 신호 FREF의 상승에 동기하여 AND 게이트 회로(107)의 출력 신호가 래치 회로(108)에서 래치되고, 이에 따라 강제 업 신호가 'H'가 된다. 이 경우, DLL 회로(101)는 정상적인 상태에서 록하는 것이라고 판단되어, 위상 비교기(104)의 출력 신호는 강제적으로 업, 즉 'H'로는 되지 않고, 정상적인 동작이 그대로 유지된다.
한편, 만약 전압 제어 지연 회로(103)가 정상 록 시의 2배 느린 지연 시간으로 록하는 경우(1/2록 시), 전압 제어 지연 회로(103)의 내부 상태는 상태 2에 도시된 바와 같이 되어, 원래 'L'이 되어야 할 지연 신호 S2가 'H', 원래 'H'가 되어야 할 지연 신호 S3이 'L'이 된다. 이 상태 2에서는 에러 록 검출 회로(106)의 AND 게이트 회로(107)의 출력 신호가 'L'이 된다. 따라서, AND 게이트 회로(107)의 출력 신호를 래치하는 래치 회로(108)의 출력인 강제 업 신호도 'L'이 된다. 이 경우, DLL 회로(101)는 에러 록하고 있는 것으로 판단되어, 위상 비교기(104)의 출력 신호가 강제적으로 'H'이 되고, 전압 제어 지연 회로(103)에서는 지연 시간을 늘리는 제어가 행해진다.
도 14의 상태 3은, 기준 신호 FREF의 3주기분에 상당하는 시간이 전압 제어 지연 회로(103)에 축적된 경우에 상당하고, DLL 회로(101)가 에러 록하는 경우(1/3록 시)의 전압 제어 지연 회로(103)의 내부 상태를 나타내고 있다.
이 경우, 지연 신호 S1∼S4의 각 레벨은 정상 상태인 상태 1의 경우와 동일해지고, 에러 록 검출 회로(106)에서는 마치 정상적인 록 상태인 것처럼 판단되어 버린다.
이러한 오(誤) 판단을 피하기 위해서는, 에러 록 검출 회로(106)에서 검출해야 할 지연 신호의 수 및 위치를 늘리는 것을 생각할 수 있지만, 더욱 지연 시간이 늦어진 경우에는 대응하는 것이 불가능하다.
또, 도 14 중의 상태 4는 에러 록으로서 검출 가능한 전압 제어 지연 회로(103)의 내부 상태를 나타내고 있다.
이와 같이 종래의 에러 록 검출 회로는 전압 제어 지연 회로(103)의 내부 상태에 의해서는 에러 록을 검출할 수 없다는 문제가 있다.
또한, 종래의 에러 록 검출 회로는 입력되는 지연 신호가 미리 결정되어 있기 때문에, 전압 제어 지연 회로(103)에 입력되는 기준 신호 FREF의 듀티를 일정하게 할 필요가 있다. 그 때문에, 기준 신호 FREF로서 어떠한 듀티의 신호라도 사용할 수 있는 것은 아니다.
또한, 종래의 DLL 회로에서는 기준 신호 FREF나 제어 전압 LPFO에의 노이즈 혼입등에 의해, 위상 비교기(104)에 입력되는 기준 신호 FREF와 지연 신호 FSIG의 위상 관계가 역전한 경우에도 에러 록을 방지할 수 없다.
이하에 에러 록이 일어나는 구체예에 대해 설명한다.
도 15(a)는, 예를 들면 전원 전압의 변동에 따라 제어 전압 LPFO의 전위가 일시적으로 변동한 경우의 파형도이다. 제어 전압 LPFO의 전위 변동이 원인으로 지연 신호 FSIG의 펄스가 소실(도면 중, 파선으로 나타내고 있음)하면, 기준 신호 FREF와 지연 신호 FSIG의 위상 관계가 역전하고, 이 결과 제어 전압 LPFO가 전원 전압 Vdd에 합치되어, 에러 록에 빠진다.
도 15(b)는, 기준 신호 FREF에 펄스 노이즈가 혼입한 경우의 파형도이다. 이 경우, 위상 비교기(104)는 펄스 노이즈를 기준 신호 FREF로서 오인하기 때문에, 기준 신호 FREF와 지연 신호 FSIG의 위상 관계가 역전하고, 제어 전압 LPFO가 전원 전압 Vdd에 합치되어, 에러 록에 빠진다.
도 15(c)는, 제어 전압 LPFO의 전위가 일시적으로 변동한 경우의 파형도이다. 이 경우, 지연 신호 FSIG가 기준 신호 FREF에 대해 2주기분 이상 지연되면, 위상 비교기(104)에서는 2주기 지연되어 온 지연 신호 FSIG와 기준 신호 FREF의 위상차를 없애도록 귀환 제어가 행해져, 에러 록에 빠진다.
이상과 같은 경우, 에러 록 검출 회로(106)가 설치되어 있어도, 정상적인 동작으로 이행할 수 없다.
본 발명은 상기된 바와 같은 사정을 고려하여 행해진 것으로서, 그 목적은 기준 신호의 듀티의 제약을 없앰으로써 응용 상의 제약을 없앨 수 있어, 에러 록 상태를 확실하게 검출하여 에러 록으로부터 추출하여 정상적인 동작으로 이행할 수 있는 지연형 위상 동기 회로를 제공하는 것에 있다.
본 발명의 지연형 위상 동기 회로는, 기준 신호 및 제어 전압이 입력되고, 상기 기준 신호를 상기 제어 전압에 따라 복수의 지연단에서 차례로 지연하고, 위상이 상이한 복수의 지연 신호를 출력하는 전압 제어 지연 회로와, 상기 전압 제어 지연 회로의 복수의 지연단 중 특정한 지연단으로부터의 지연 신호와 기준 신호가 입력되고, 양 신호 사이의 위상차를 검출하고, 이 위상차에 따른 오차 신호를 출력하는 위상 검출기와, 상기 위상 검출기로부터 출력되는 오차 신호로부터 직류 성분을 추출하여 상기 전압 제어 지연 회로에 상기 제어 전압으로서 입력하는 저역 통과 필터 회로와, 상기 전압 제어 지연 회로의 복수의 지연단에 있어서의 상기 특정한 지연단보다도 전단측(前段側)의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 복수의 펄스 신호와, 상기 특정한 지연단을 포함하여 특정한 지연단보다도 후단측(後段側)의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 적어도 하나의 펄스 신호를 가산하여 가산 신호를 생성하고, 이 생성한 가산 신호와 상기 기준 신호의 단위 시간당 펄스수를 비교함으로써, 상기 전압 제어 지연 회로, 위상 검출기 및 저역 통과 필터 회로로 이루어지는 폐 루프 회로가 에러 록되어 있는지의 여부를 판단하는 에러 록 검출 회로를 포함하고 있다.
도 1은 본 발명의 지연형 위상 동기 회로를 이용한 N 체배 회로에 따른 제1 실시예를 나타내는 블럭도.
도 2는 도 1중의 에러 록 검출 회로의 구체적인 구성을 나타내는 블럭도.
도 3은 도 2중의 에러 록 검출 회로의 체배 신호 생성 회로의 동작을 설명하기 위한 파형도.
도 4는 도 2중의 에러 록 검출 회로의 체배 신호 생성 회로의 동작을 설명하기 위한 파형도.
도 5는 도 2중의 에러 록 검출 회로의 체배 신호 생성 회로의 동작을 설명하기 위한 파형도.
도 6은 도 2중의 에러 록 검출 회로에서의 상기 체배 신호 생성 회로 이외의 회로의 동작을 설명하기 위한 파형도.
도 7은 본 발명의 제2 실시예에 따른 N 체배 회로에서 사용되는 도 2와는 다른 다른 구성의 에러 록 검출 회로의 블럭도.
도 8은 도 7의 에러 록 검출 회로의 동작을 설명하기 위한 파형도.
도 9는 본 발명의 제3 실시예에서 사용되는 에러 록 검출 회로의 일부의 구성을 전압 제어 지연 회로등으로 함께 나타내는 블럭도.
도 10은 상기 각 실시예에서 사용되는 전압 제어 지연 회로의 제2 전압 제어 지연 회로부의 상세한 회로 구성의 일례를 나타내는 회로도.
도 11은 상기 각 실시예에서 사용되는 제1 비교 회로의 일례를 나타내는 회로도.
도 12는 상기 각 실시예에서 사용되는 상승 검출 회로 및 하강 검출 회로의 일례를 나타내는 회로도.
도 13은 종래의 지연형 위상 동기 회로를 사용한 일반적인 N 체배 회로의 구성을 나타내는 회로도.
도 14는 도 13의 N 체배 회로에서의 전압 제어 지연 회로의 내부 상태와 지연 신호와의 관계를 나타내는 도면.
도 15는 지연형 위상 동기 회로에서 에러 록이 일어나는 구체예를 나타내는 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10 : DLL 회로
11 : 전압 제어 지연 회로
11a, 11d : 제1 전압 제어 지연 회로부
11b, 11e : 제2 전압 제어 지연 회로부
11c, 11f : 제3 전압 제어 지연 회로부
12 : 위상 비교기(PHC)
13 : 저역 통과 필터 회로(LPF)
14 : 에러 록 검출 회로
20 : N 체배 신호 합성 회로
31 : 체배 신호 생성 회로
32 : 제1 카운터
33 : 제2 카운터
34 : 제1 비교 회로
35 : 제2 비교 회로
36 : 제3 비교 회로
37, 38 : AND 게이트 회로
39, 40 : 엣지 검출형의 RS 플립플롭 회로
41∼43, 611∼61m : 상승 검출 회로
44, 62 : 가산 회로
45 : 1/2분주 회로
46 : NOR 게이트 회로
47∼50 : 래치 회로
63 : 1/m 분주 회로
71 : 지연단
72a, 72b : CMOS 반전 회로
73, 74 : P 채널 MOS 트랜지스터
75, 76 : N 채널 MOS 트랜지스터
이하, 도면을 참조하여 본 발명을 실시예에 의해 설명한다.
도 1은, 본 발명의 지연형 위상 동기 회로를 이용한 N 체배 회로에 따른 제1 실시예를 나타내는 블럭도이다.
이 N 체배 회로는 DLL 회로(10)와 N 체배 신호 합성 회로(20)로 구성되어 있다.
DLL 회로(10)는 전압 제어 지연 회로(11)와, 위상 비교기(PHC : 12)와, 저역 통과 필터 회로(LPF : 13)와, 에러 록 검출 회로(14)로 구성되어 있다. 또한, 상기 전압 제어 지연 회로(11), 위상 비교기(PHC : 12) 및 저역 통과 필터 회로(13)는 폐 루프 회로를 구성하고 있다.
전압 제어 지연 회로(11)는 제1, 제2, 제3 전압 제어 지연 회로부(11a, 11b, 11c)로 구성되어 있다. 이들 제1, 제2, 제3 전압 제어 지연 회로부(11a, 11b, 11c)는 직렬 접속되어 있다. 또한, 제1 및 제3 전압 제어 지연 회로부(11a, 11c)는 각각 적어도 1단의 지연단으로 구성되어 있고, 제2 전압 제어 지연 회로부(11b)는 복수단의 지연단으로 구성되어 있다.
제1 전압 제어 지연 회로부(11a)에는 기준 신호 FREF가 입력되고, 이 제1 전압 제어 지연 회로부(11a)로부터는 지연 신호 S1이 출력된다. 제2 전압 제어 지연 회로부(11b)에는 상기 지연 신호 S1이 입력되고, 이 제2 전압 제어 지연 회로부(11b)로부터는 지연 신호 S2∼S5 및 SX가 출력된다. 또, 지연 신호 SX는 지연 신호 S2∼S5 중 어느 한 지연 신호와 동일한 것이라도 좋고, 지연 신호 S2∼S5와는 다른 지연 신호라도 좋다. 제3 전압 제어 지연 회로부(11c)에는 제2 전압 제어 지연 회로부(11b)의 최종단의 지연단으로부터의 지연 신호 S5가 입력되고, 이 제3 전압 제어 지연 회로부(11c)로부터는 지연 신호 S6이 출력된다. 또한, 이들 제1, 제2, 제3 전압 제어 지연 회로부(11a, 11b, 11c) 내의 각 지연단의 지연 시간은, 저역 통과 필터 회로(13)로부터 출력되는 제어 전압 LPFO에 따라 각각 가변이 된다.
또, 전압 제어 지연 회로(11) 내의 제1 전압 제어 지연 회로부(11a)는 기준 신호 FREF의 파형 정형용으로서 설치되어 있다. 그리고, DLL 회로(10)가 정상적으로 록하는 경우, 제1 전압 제어 지연 회로부(11a)로부터 출력되는 지연 신호 S1과, 제2 전압 제어 지연 회로부(11b)의 최종단으로부터 출력되는 지연 신호 S5 사이의 지연 시간이, 기준 신호 FREF의 1주기분의 시간에 일치하도록, 전압 제어 지연 회로(11), 위상 비교기(PHC : 12) 및 저역 통과 필터 회로(13)로 이루어지는 폐 루프 회로가 구성되어 있다.
위상 비교기(12)에는 한쪽 입력으로서 제1 전압 제어 지연 회로부(11a)로부터의 지연 신호 S1이 공급되고, 다른 입력으로서 전압 제어 지연 회로부(11b)의 최종단으로부터의 지연 신호 S5가 공급된다.
위상 비교기(12)는 양입력 신호 S1, S5의 상승 또는 하강 엣지에서의 위상차를 검출하고, 이 위상차에 따른 오차 신호 VERR을 출력한다. 또한, 위상 비교기(12)에는, 후술하는 에러 록 검출 회로(14)로부터 출력되는 PHC 리셋트 신호 및 강제 업 신호가 입력되고, 이들 제어 신호의 상태에 따라 내부 상태가 리셋트 또는 오차 신호 VERR이 강제적으로 'H'상태로 설정된다. 위상 비교기(12)로부터의 오차 신호 VERR은 저역 통과 필터 회로(13)에 입력된다.
저역 통과 필터 회로(13)는 오차 신호 VERR로부터 직류 성분만을 추출하고, 이 직류 전압을 전압 제어 지연 회로(11)의 각 전압 제어 지연 회로(11a, 11b, 11c)에 제어 전압 LPFO로서 출력한다.
또한, 전압 제어 지연 회로(11) 내의 제2 전압 제어 지연 회로부(11b)로부터 출력되는 지연 신호 S1∼S5 및 SX, 제3 전압 제어 지연 회로부(11c)로부터 출력되는 지연 신호 S6은 기준 신호 FREF와 함께 에러 록 검출 회로(14)에 입력된다.
에러 록 검출 회로(14)는 이들의 지연 신호에 기초하여 DLL 회로(10)가 정상적으로 동작하고 있는지를 검출하고, 지연 시간이 너무 늦는 경우에는 강제 업 신호를 활성화 레벨(예를 들면 'H')로 하고, 지연 시간이 지나치게 빠른 경우에는 PHC 리셋트 신호를 활성화 레벨로 한다.
N 체배 신호 합성 회로(20)는, 전압 제어 지연 회로(11)의 임의의 지연단으로부터 출력되는 상호 위상이 다른 n 개의 다상 클럭 신호 F1∼Fn을 이용하여 N 체배 신호를 합성한다.
도 1 중의 에러 록 검출 회로(14)의 구체적인 구성을 도 2의 블럭도에 나타낸다. 에러 록 검출 회로(14)는, 체배 신호 생성 회로(31)와, 제1 및 제2 카운터(32, 33)와, 제1 내지 제3 비교 회로(34∼36)와, AND 게이트 회로(37, 38)와, 엣지 검출형의 RS 플립플롭 회로(이하, 단순히 플립플롭 회로라고 칭함)(39, 40)로 구성되어 있다.
또한 상기 체배 신호 생성 회로(31)는, 3개의 상승 검출 회로(41∼43)와, 가산 회로(44)와, 1/2분주 회로(45)로 구성되어 있다. 상승 검출 회로(41)에는 지연 신호 S1과 S2가 입력되고, 이 상승 검출 회로(41)는 한쪽 지연 신호 S1의 상승 엣지로부터 다른 지연 신호 S2의 상승 엣지까지의 시간에 상당하는 펄스 폭을 갖는 펄스 신호 E1을 출력한다. 상승 검출 회로(42)에는 지연 신호 S3과 S4가 입력되고, 이 상승 검출 회로(42)는 한쪽의 지연 신호 S3의 상승 엣지로부터 다른 지연 신호 S4의 상승 엣지까지의 시간에 상당하는 펄스 폭을 갖는 펄스 신호 E2를 출력한다. 마찬가지로, 상승 검출 회로(43)에는 지연 신호 S5와 S6이 입력되고, 이 상승 검출 회로(42)는 한쪽의 지연 신호 S5의 상승 엣지로부터 다른 지연 신호 S6의 상승 엣지까지의 시간에 상당하는 펄스 폭을 갖는 펄스 신호 E3을 출력한다.
상기 3개의 상승 검출 회로(41∼43)로부터 출력되는 펄스 신호 E1∼E3은 가산 회로(44)에 입력되고, 가산된다. 이 가산 회로(44)의 출력 신호 D2는 1/2분주 회로(45)에 입력되고, 분주된다.
제1 카운터(32)에는 카운트 입력으로서 기준 신호 FREF가 입력되고, 제2 카운터(33)에는 카운트 입력으로서 상기 1/2분주 회로(45)로부터의 분주 출력 신호 D0이 입력된다. 제1 카운터(32)의 카운트 출력 신호 C1은 제1 비교 회로(34)에 입력된다. 또한, 제2 카운터(33)의 카운트 출력 신호 C2는 제2 비교 회로(35) 및제3 비교 회로(36)에 입력된다.
제1 비교 회로(34)는, 카운트 출력 신호 C1의 값과 제1 고정치 N과의 일치 검출을 행하고, 양쪽 값이 일치했을 때에 활성화(예를 들면 'H')되는 신호 GATE를 출력한다. 이 신호 GATE는 리셋트 신호로서 제1, 제2 카운터(32, 33)에 입력됨과 동시에 AND 게이트 회로(37, 38)에 입력된다. 제2 비교 회로(35)는, 카운트 출력 신호 C2의 값과 앞의 제1 고정치 N의 0.5배의 값(0.5N)과의 대소 검출을 행하고, C2≤0.5N 시에 활성화되는 신호 CMP1을 출력한다. 이 신호 CMP1은 AND 게이트 회로(37)에 입력된다. 제3 비교 회로(36)는, 카운트 출력 신호 C2의 값과 앞의 제1 고정치 N의 1.5배의 값(1.5N)과의 대소 검출을 행하고, C2≥1.5N 시에 활성화되는 신호 CMP2를 출력한다. 이 신호 CMP2는 AND 게이트 회로(38)에 입력된다.
상기 AND 게이트 회로(37)는 상기 신호 GATE 및 신호 CMP1에 기초하여 느린 에러 록 판정 신호를 생성한다. 이 느린 에러 록 판정 신호는 플립플롭 회로(39)의 셋트 입력단에 입력된다. 또한, AND 게이트 회로(38)는 상기 신호 GATE 및 신호 CMP2에 기초하여 빠른 에러 록 판정 신호를 생성한다. 이 빠른 에러 록 판정 신호는 플립플롭 회로(39)의 리셋트 입력단에 입력됨과 동시에 플립플롭 회로(40)의 셋트 입력단에 입력된다. 또한, 플립플롭 회로(40)의 리셋트 입력단에는 앞의 전압 제어 지연 회로부(11b)로부터 출력되는 지연 신호 SX가 입력된다. 플립플롭 회로(39)는 입력되는 느린 에러 록 판정 신호와 빠른 에러 록 판정 신호에 따라 강제 업 신호를 생성한다. 플립플롭 회로(40)는, 입력되는 빠른 에러 록 판정 신호와 지연 신호 SX에 따라 앞의 PHC 리셋트 신호를 생성한다.
이어서, 상기된 구성으로 이루어지는 회로의 동작을 설명한다.
우선, 도 2의 에러 록 검출 회로(14) 내의 체배 신호 생성 회로(31)에서 지연 신호 S1∼S6이 입력되고나서 신호 D0이 출력되기까지의 동작에 대해, 도 3, 도 4 및 도 5를 참조하여 설명한다.
우선, DLL 회로(10)가 정상적으로 록하고 있는 상태의 경우를 도 3의 파형도로 설명한다. 지연 신호 S1의 상승 엣지로부터 지연 신호 S5의 상승 엣지까지의 시간은 기준 신호 FREF의 1주기의 시간 T와 동일하므로, 지연 신호 S5의 상승 엣지로부터 지연 신호 S6의 상승 엣지까지의 시간에 상당하는 펄스 폭을 갖고, 상승 검출 회로(43)로부터 출력되는 펄스 신호 E3은, 상승 검출 회로(41)로부터 출력되고, 지연 신호 S1의 상승 엣지로부터 지연 신호 S2의 상승 엣지까지의 시간에 상당하는 펄스 폭을 갖는 펄스 신호 E1과 동일한 위상이 된다. 이 때문에, 펄스 신호 E1∼E3을 가산 회로(44)에서 가산함에 따라 얻을 수 있는 신호 D2에서, 지연 신호 S1의 1주기 기간에 포함되는 펄스의 수는 2개가 되고, 이 신호 D2를 1/2분주 회로(45)로 분주함으로써 얻을 수 있는 분주 출력 신호 D0의, 지연 신호 S1의 1주기 기간에 포함되는 펄스의 수는 하나가 된다.
즉, DLL 회로(10)가 정상적으로 록하는 상태일 때, 분주 출력 신호 D0에 포함되는 펄스의 단위 시간당의 갯수는 기준 신호 FREF와 동일한 갯수가 된다.
이어서, DLL 회로(10) 내의 전압 제어 지연 회로(11)의 지연 시간이 빠른 상태에서 록하는 경우를 도 4의 파형도로 설명한다. 이 경우, 도시된 바와 같이 다음 사이클의 지연 신호 S1이 상승하기 전에 지연 신호 S6의 상승 엣지가 도래하므로, 상승 검출 회로(43)로부터 출력되는 펄스 신호 E3은, 상승 검출 회로(41)로부터 출력되는 펄스 신호 E1과 다른 위상이 된다. 이 때문에, 펄스 신호 E1∼E3을 가산 회로(44)로 가산함으로써 얻을 수 있는 신호 D2에서, 지연 신호 S1의 1주기 기간에 포함되는 펄스의 수는 3개가 되고, 이 신호 D2를 1/2분주 회로(45)에서 분주함으로써 얻을 수 있는 분주 출력 신호 D0의, 지연 신호 S1의 1주기 기간에 포함되는 펄스의 수는 1.5개가 된다.
즉, DLL 회로(10) 내의 전압 제어 지연 회로(11)의 지연 시간이 빠른 상태에서 록하고 있을 때, 분주 출력 신호 D0에 포함되는 펄스의 단위 시간당의 갯수는 기준 신호 FREF보다도 1.5배 이상 많아진다.
한편, DLL 회로(10) 내의 전압 제어 지연 회로(11)의 지연 시간이 느린 상태에서 록하는 경우를 도 5의 파형도로 설명한다. 이 예에서는, 상승 검출 회로(41, 42, 43)로부터 출력되는 펄스 신호 E1∼E3은 전부 동위상이 된다. 이러한 펄스 신호 E1∼E3을 가산 회로(44)에서 가산함으로써 얻을 수 있는 신호 D2에서, 지연 신호 S1의 1주기 기간에 포함되는 펄스의 수는 예를 들면 하나가 되고, 이 신호 D2를 1/2분주 회로(45)에서 분주함으로써 얻을 수 있는 분주 출력 신호 D0의, 지연 신호 S1의 1주기 기간에 포함되는 펄스의 수는 0.5개가 된다. 즉, DLL 회로(10) 내의 전압 제어 지연 회로(11)의 지연 시간이 느린 상태로 록하고 있을 때, 분주 출력 신호 D0에 포함되는 펄스의 단위 시간당의 갯수는 기준 신호 FREF보다도 반이하로 적어진다.
이 실시예에서의 에러 록 검출 회로(14)에서는, 기준 신호 FREF의 1주기당의 분주 출력 신호 D0의 펄스수의 단수(端數)를 확대시키기 위해 제1 및 제2 카운터(32, 33)를 사용하고 있다.
이어서, 도 2중의 에러 록 검출 회로(14)에서의 상기 체배 신호 생성 회로(31) 이외의 회로의 동작에 대해 도 6을 참조하여 설명한다.
도 6(a)은 DLL 회로(10)가 정상적으로 록하는 경우의 파형도이고, 분주 출력 신호 D0이 입력되는 제2 카운터(33), 기준 신호 FREF가 입력되는 제1 카운터(32)는 각각의 입력 신호를 카운트하고, 제1 카운터(32)의 카운트 출력 신호 C1의 값이 N이 됐을 때, 제1 비교 회로(34)의 출력 신호 GATE가 'H'가 된다. 이 때, DLL 회로(10)는 정상적으로 록하고, 제2 카운터(33)의 카운트 출력 신호 C2의 값도 N이 되므로, 제2 비교 회로(35)의 출력 신호 CMP1 및 제3 비교 회로(36)의 출력 신호 CMP1은 모두 'L'가 된다. 따라서, AND 게이트 회로(37)의 출력 신호인 느린 에러 록 판정 신호는 'L', AND 게이트 회로(38)의 출력 신호인 빠른 에러 록 판정 신호도 'L'이 되고, 플립플롭 회로(39, 40)는 셋트되지 않는다. 즉, DLL 회로(10)가 정상적으로 록하는 경우에는, 플립플롭 회로(39)의 출력 신호인 강제 업 신호 및 플립플롭 회로(40)의 출력 신호인 PHC 리셋트 신호는 모두 'L'이 되고, 도 1 내의 위상 비교기(12)의 내부 상태가 리셋트되는 것도 오차 신호 VERR이 강제적으로 'H'상태로 설정되는 일도 없어, 이전의 상태가 그대로 유지된다.
또, 제1 카운터(32)의 카운트 출력 신호 C1의 값이 N이 되었을 때, 제2 카운터(33)의 카운트 출력 신호 C2의 값이 0.5N보다도 크고 1.5N보다 작은 경우에는, DLL 회로(10)가 인입 과정에 있지만, 이 경우에도 제2 카운터(33)의 카운트 출력 신호 C2의 값이 0.5N보다 크고 또한 1.5N보다 작기 때문에, 상기된 경우와 마찬가지로 강제 업 신호 및 PHC 리셋트 신호는 모두 'L'이 된다.
도 6(b)은 DLL 회로(10) 내의 전압 제어 지연 회로(11)의 지연 시간이 느린 상태에서 록한 에러 록 상태의 경우의 파형도이다. 이 경우, 제1 카운터(32)의 카운트 출력 C1의 값이 N이 되었을 때, 제2 카운터(33)의 카운트 출력 C2의 값은 0.5N 이하이므로, 제2 비교 회로(35)의 출력 신호 CMP1이 'H'가 된다. 이에 따라 AND 게이트 회로(37)의 출력 신호인 느린 에러 록 판정 신호가 'H'가 되고, 이 후 플립플롭 회로(39)가 셋트되어 강제 업 신호가 'H'가 된다. 강제 업 신호가 'H'가 되면, 도 1중의 위상 비교기(12)로부터 출력되는 오차 신호 VERR이 강제적으로 'H'상태로 설정된다. 이에 따라, 전압 제어 지연 회로(11) 내의 각 지연단에서의 지연 시간이 빨라진다. 이 상태는, 빠른 에러 록 상태가 되어 AND 게이트 회로(38)로부터 빠른 에러 록 판정 신호가 출력될 때까지 계속된다. 그리고, AND 게이트 회로(38)로부터 빠른 에러 록 판정 신호가 출력되면, 플립플롭 회로(39)가 리셋트되어, 강제 업 신호가 'L'이 된다.
도 6(c)은 DLL 회로(10) 내의 전압 제어 지연 회로(11)의 지연 시간이 빠른 상태에서 록한 에러 록 상태의 경우의 파형도이다. 이 경우, 제1 카운터(32)의 카운트 출력 C1의 값이 N이 되었을 때, 제2 카운터(33)의 카운트 출력 C2의 값이 1.5 N 이상이므로, 제3 비교 회로(36)의 출력 신호 CMP2가 'H'가 된다. 이에 따라 AND 게이트 회로(38)의 출력 신호인 빠른 에러 록 판정 신호가 'H'가 되고, 이 후 플립플롭 회로(40)가 셋트되어 PHC 리셋트 신호가 'H'가 된다. PHC 리셋트 신호가 'H'가 되면, 도 1내의 위상 비교기(12)의 내부 상태가 리셋트된다. 그 후, 지연 신호 S1로부터 충분히 지연된 지연 신호 SX의 타이밍에 플립플롭 회로(40)가 리셋트되고, PHC 리셋트 신호가 'L'이 된다.
또, 빠른 에러 록 상태의 검출에 엣지 검출형의 RS 플립플롭 회로를 사용하는 이유는, 지연 신호 SX가 전압 제어 지연 회로(11)의 중간 지연단으로부터의 출력 신호이고, 에러 록 상태 후의 신호 SX의 상태를 확정할 수 없기 때문이다.
한편, 제1 및 제2 카운터(32, 33)는, 제1 비교 회로(34)의 출력 신호 GATE의 상승 엣지에서 각각 리셋트되고, 다시 펄스의 카운트가 개시되어 에러 록 상태로 되어 있는지의 여부의 판정이 행해진다.
이와 같이 상기 실시예에 따르면, 전압 제어 지연 회로로부터 출력되는 지연 신호를 이용하여 복수의 펄스 신호를 생성하고, 이들 펄스 신호를 가산하여 가산 신호를 생성하고, 이 생성한 가산 신호와 기준 신호의 단위 시간당의 펄스수를 비교함으로써, 에러 록 상태의 검출을 행하도록 하고 있으므로, 기준 신호의 듀티의 제약을 없앨 수 있고, 이에 따라 응용 상의 제약을 없앨 수 있다.
또한, 에러 록 상태의 검출을 행할 때에, 사용하는 지연 신호의 위치 및 수는 특정되지 않으므로, 에러 록 상태를 확실하게 검출하여 에러 록으로부터 추출하여 정상적인 동작으로 이행할 수 있다.
이어서 본 발명의 제2 실시예에 대해 설명한다.
도 7은 본 발명에 따른 N 체배 회로에서 사용되는 도 2와는 상이한 다른 구성의 에러 록 검출 회로(14)의 블럭도를 나타내고 있다. 이 에러 록 검출 회로(14)가 도 2의 것과 다른 점은, 새롭게 NOR 게이트 회로(46)와, 각각 D형 플립플롭 회로로 구성된 4개의 래치 회로(47∼50)가 추가되는 것이다.
상기 NOR 게이트 회로(46)는, 체배 신호 생성 회로(31)로부터의 분주 출력 신호 D0의 공급 경로의 도중에 삽입되어 있고, 신호 D0은 이 NOR 게이트 회로(46)를 통해 제2 카운터(33)로 공급된다. 또, 상기 NOR 게이트 회로(46)에는 후술된 래치 회로(47)의 출력 신호가 공급된다.
래치 회로(47)에는 제1 비교 회로(34)의 출력 신호가 공급된다. 이 래치 회로(47)에는 동기 신호로서 기준 신호 FREF가 공급되어 있고, 기준 신호 FREF가 상승하는 타이밍에서 제1 비교 회로(34)의 출력 신호가 래치 회로(47)에 래치되고, 이 래치 회로(47)로부터 앞의 신호 GATE가 출력된다. 이 신호 GATE는 AND 게이트 회로(37, 38)로 공급됨과 함께 NOR 게이트 회로(46)로 공급된다.
래치 회로(48)에는 상기 신호 GATE가 공급된다. 이 래치 회로(48)에는 동기 신호로서 기준 신호 FREF가 공급되어 있고, 기준 신호 FREF가 상승하는 타이밍에서 상기 신호 GATE가 래치 회로(48)에 래치되고, 이 래치 회로(48)의 출력 신호가, 제1, 제2 카운터(32, 33)에 대해 리셋트 신호 CRESET로서 공급된다.
래치 회로(49)에는 제2 비교 회로(35)의 출력 신호가 공급된다. 이 래치 회로(49)에는 동기 신호로서 기준 신호 FREF가 공급되어 있고, 기준 신호 FREF가 상승하는 타이밍에 제2 비교 회로(35)의 출력 신호가 래치 회로(49)에 래치되고, 이 래치 회로(49)로부터 앞의 신호 CMP1이 출력된다.
래치 회로(50)에는 제3 비교 회로(36)의 출력 신호가 공급된다. 이 래치 회로(50)에는 동기 신호로서 기준 신호 FREF가 공급되어 있고, 기준 신호 FREF가 상승하는 타이밍에서 제3 비교 회로(36)의 출력 신호가 래치 회로(50)에 래치되고, 이 래치 회로(50)로부터 앞의 신호 CMP2가 출력된다.
이러한 구성의 회로에서는 제1 내지 제3 비교 회로(34, 35, 36)의 출력이, 기준 신호 FREF에 동기하여 래치 회로(47, 49, 50)에서 래치된다. 제1 카운터(32)의 출력 신호 C1의 값이 N이 되었을 때, 래치 회로(47)의 출력 신호 GATE가 'H'가 되고, 이에 따라 NOR 게이트 회로(46)의 출력 신호가 강제적으로 'L'로 고정되고, 이 후에는 제2 카운터(33)의 카운트 동작이 정지된다.
이에 따라, 제1 카운터(32)의 출력 신호 C1의 값이 N이 됐을 때, 제2 카운터(33)로 카운트된 값이 제2, 제3 비교 회로(35, 36)에서 비교되고, 또한 래치 회로(49, 50)의 래치 신호의 상태에 따라, AND 게이트 회로(37, 38)에서 정상 동작, 느린 에러 록 상태, 빠른 에러 록 상태가 판정된다.
이어서, 도 7과 같은 구성의 에러 록 검출 회로의 동작을 도 8의 파형도를 참조하여 설명한다.
도 8(a)은 DLL 회로(10)가 정상적으로 록하는 경우의 파형도이다. 지금, 제1 카운터(32)의 카운트 출력 신호 C1의 값이 N이 됐을 때, 제1 비교 회로(34)의 출력 신호가 기준 신호 FREF의 상승에 동기하여 래치 회로(47)에서 래치되고, 래치 회로(47)의 출력 신호 GATE가 'H'가 된다. 이에 따라 NOR 게이트 회로(46)의 출력 신호가 'H'가 되고, 제2 카운터(33)에는 체배 신호 생성 회로(31)로부터의 분주 출력 신호 D0이 전해지지 않게 된다. 그리고, 그 이전에 입력된 분주 출력 신호 D0을 카운트하고 있는 제2 카운터(33)의 카운트 출력 신호 C2의 값도 N이 되므로, 이 때의 제2 비교 회로(35)의 출력 신호 및 제3 비교 회로(36)의 출력 신호가 모두 'L'이 된다. 그리고, 앞의 래치 회로(47)에서 제1 비교 회로(34)의 출력 신호가 래치되는 타이밍에서 제2 비교 회로(35)의 출력 신호 및 제3 비교 회로(36)의 출력 신호가 래치 회로(49, 50)에서 래치되고, 각각의 출력 신호인 신호 CMP1, CMP2는 각각 'L'이 된다.
따라서, AND 게이트 회로(37)의 출력 신호인 느린 에러 록 판정 신호는 'L', AND 게이트 회로(38)의 출력 신호인 빠른 에러 록 판정 신호도 'L'이 되고, 플립플롭 회로(39, 40)는 셋트되지 않는다.
즉, DLL 회로(10)가 정상적으로 록하고 있는 경우에, 강제 업 신호 및 PHC 리셋트 신호는 모두 'L'이 되고, 도 1 중의 위상 비교기(12)의 내부 상태가 리셋트되는 일도 오차 신호 VERR이 강제적으로 'H'상태로 설정되는 일도 없고, 이전의 상태가 그대로 유지된다.
또, 제1 카운터(32)의 카운트 출력 신호 C1의 값이 N이 되었을 때, 제2 카운터(33)의 카운트 출력 신호 C2의 값이 0.5N보다도 크고 1.5N보다 작은 경우에는 DLL 회로(10)가 인입 과정에 있지만, 이 경우에도 제2 카운터(33)의 카운트 출력 신호 C2의 값이 0.5N보다 크고, 또한 1.5N보다 작기 때문에, 상기된 경우와 마찬가지로 강제 업 신호 및 PHC 리셋트 신호는 모두 'L'이 된다.
도 8(b)은 DLL 회로(10) 내의 전압 제어 지연 회로(11)의 지연 시간이 느린 상태에서 록한 에러 록 상태의 경우의 파형도이다. 이 경우, 제1 카운터(32)의 카운트 출력 C1의 값이 N이 되었을 때, 제2 카운터(33)의 카운트 출력 C2의 값은 0.5N이하 이므로, 제2 비교 회로(35)의 출력 신호가 'H'가 된다. 그리고, 래치 회로(47)에서 제1 비교 회로(34)의 출력 신호가 래치되는 타이밍에서 제2 비교 회로(35)의 출력 신호 및 제3 비교 회로(36)의 출력 신호가 래치 회로(49, 50)에서 래치되고, 래치 회로(49)의 출력 신호 CMP1이 'H', 래치 회로(50)의 출력 신호 CMP2가 'L'이 된다. 이에 따라 AND 게이트 회로(37)의 출력 신호인 느린 에러 록 판정 신호가 'H'가 되고, 이 후 플립플롭 회로(39)가 셋트되어 강제 업 신호가 'H'가 된다.
강제 업 신호가 'H'가 되면, 도 1 내의 위상 비교기(12)로부터 출력되는 오차 신호 VERR이 강제적으로 'H' 상태로 설정된다. 이에 따라, 전압 제어 지연 회로(11) 내의 각 지연단에서의 지연 시간이 빨라지고, 이 상태는 빠른 에러 록 상태가 되고, AND 게이트 회로(38)로부터 빠른 에러 록 검출 신호가 출력될 때까지 계속된다. 그리고, AND 게이트 회로(38)로부터 빠른 에러 록 검출 신호가 출력되면, 플립플롭 회로(39)가 리셋트되고, 강제 업 신호는 'L'이 된다.
도 8(c)은 DLL 회로(10) 내의 전압 제어 지연 회로(11)의 지연 시간이 빠른 상태에서 록한 에러 록 상태의 경우의 파형도이다. 이 경우, 제1 카운터(32)의 카운트 출력 C1의 값이 N이 되었을 때, 제2 카운터(33)의 카운트 출력 C2의 값이 1.5N 이상이 되므로, 제3 비교 회로(36)의 출력 신호가 'H'가 된다. 그리고, 래치 회로(47)에서 제1 비교 회로(34)의 출력 신호가 래치되는 타이밍에서 제2 비교 회로(35)의 출력 신호 및 제3 비교 회로(36)의 출력 신호가 래치 회로(49, 50)로 래치되고, 래치 회로(49)의 출력 신호 CMP1이 'L', 래치 회로(50)의 출력 신호 CMP2가 'H'가 된다. 이에 따라 AND 게이트 회로(38)의 출력 신호인 빠른 에러 록 판정 신호가 'H'가 되고, 이 후 플립플롭 회로(40)가 셋트되어 PHC 리셋트 신호가 'H'가 된다.
PHC 리셋트 신호가 'H'가 되면, 도 1 중의 위상 비교기(12)의 내부 상태가 리셋트된다. 그 후, 지연 신호 S1로부터 충분히 지연된 지연 신호 SX의 타이밍에서 플립플롭 회로(40)가 리셋트되고, PHC 리셋트 신호가 'L'이 된다.
이와 같이 제2 실시예에 따른 N 체배 회로에서도, 제1 실시예와 마찬가지로 기준 신호의 듀티의 제약을 없앨 수 있고, 이에 따라 응용 상의 제약을 없앨 수 있고, 또한 에러 록 상태를 확실하게 검출하여 에러 록으로부터 추출하여 정상적인 동작으로 이행할 수 있다는 효과를 얻을 수 있는 것 외에, 또한 이하와 같은 효과를 얻을 수 있다.
즉, 제1 카운터(32)의 카운트 출력 C1의 값이 N으로 되었을 때, 제1 비교 회로(34)의 출력 상태를 래치 회로(47)에서 래치하고, 이 래치 출력으로 제2 카운터(33)에서의 카운트 동작을 정지시키고, 카운트 정지시의 제2, 제3 비교 회로(35, 36)의 출력 상태를 래치 회로(49, 50)에서 래치하고 있다. 이 때문에, 제1, 제2 카운터(32, 33)로서 고속의 동기식 카운터뿐만 아니라, 비교적 저속의 비동기식 카운터도 사용해도 회로의 안정성이 손상될 우려는 없다. 또한, 비동기식 카운터를 사용하면, 회로 규모를 삭감할 수 있다.
그런데, 도 2 및 도 7에 도시된 체배 신호 생성 회로(31)에서는, 상승 검출회로(41∼43) 및 가산 회로(44)에서 유사적으로 기준 신호 FREF의 2체배 신호를 생성하고, 이것을 1/2분주 회로(45)에서 분주하여 신호 D0을 생성하고 있지만, 이것은 기준 신호 FREF의 m 체배 신호를 생성하고, 이것을 1/m 분주하여 신호 D0을 생성하도록 해도 좋다.
도 9는, 상기된 바와 같이 기준 신호 FREF의 m 체배 신호(m은 2이상의 양의 정수)를 생성하고, 이것을 1/m 분주하여 신호 D0을 생성하도록 한, 본 발명의 제3 실시예에서 사용되는 에러 록 검출 회로의 일부의 구성을 전압 제어 지연 회로(11)등과 함께 나타내는 블럭도이다.
이 실시예의 경우, 전압 제어 지연 회로(11)는 직렬 접속된 제1, 제2, 제3 전압 제어 지연 회로부(11d, 11e, 11f)로 구성되어 있다. 또한, 제1 및 제3 전압 제어 지연 회로부(11d, 11f)는 각각 적어도 1단의 지연단으로 구성되어 있고, 제2 전압 제어 지연 회로부(11e)는 도 1 내의 전압 제어 지연 회로부(11b)보다도 많은 단수의 지연단으로 구성되어 있다. 그리고, 제1 전압 제어 지연 회로부(11d)로부터의 지연 신호 S1, 제2 전압 제어 지연 회로부(11e)로부터의 지연 신호 S2∼, S2m , S2m+1, 제3 전압 제어 지연 회로부(11f)로부터의 지연 신호 S2m+2가 체배 신호 생성 회로(31)에 입력됨과 동시에, 제1 전압 제어 지연 회로부(11d)로부터의 지연 신호 S1과 제2 전압 제어 지연 회로부(11e)의 최종단의 지연 신호 S2m+1이 위상 비교기(12)에 입력된다.
체배 신호 생성 회로(31)는, m개의 상승 검출 회로(611∼61m)와, 가산 회로(62)와, 1/m 분주 회로(63)로 구성되어 있다. 상기 m 개의 각 상승 검출 회로(611∼61m)에는 지연 신호 S1과 S2, S3과 S4,···S2m+1과 S2m+2와 같이 상호 인접한 2개의 지연 신호가 입력된다. 이들 각 상승 검출 회로(611∼61m)는 각각 도 2 또는 도 7 내의 상승 검출 회로(41 ∼ 43)와 마찬가지로 한쪽 지연 신호의 상승 엣지로부터 다른 지연 신호의 상승 엣지까지의 시간에 상당하는 펄스 폭을 갖는 펄스 신호 E1∼Em을 출력한다. 이들 상승 검출 회로(611∼61m)로부터 출력되는 펄스 신호 E1∼Em이 가산 회로(62)에서 가산됨에 따라 기준 신호 FREF의 m 체배 신호 D2가 생성되고, 이 m 체배 신호 D2가 1/m 분주 회로(63)에서 분주됨에 따라 신호 D0이 생성된다.
또한, 이 실시예에서, 지연 신호 S2m+2의 추출 위치를 바꿈으로써, 에러 록하고 있는지의 여부의 판정을 조정할 수 있다.
도 10은, 상기 각 실시예에서 사용되는 전압 제어 지연 회로(11)의 제2 전압 제어 지연 회로부(11b 또는 11e)의 상세한 회로 구성의 일례를 나타내고 있다.
각 지연단(71)은 각각 직렬 접속된 2개의 CMOS 반전 회로(72a, 72b)로 구성되고, 각 CMOS 반전 회로는 각각 2개의 직렬 접속된 P 채널 MOS 트랜지스터(73, 74)와 N 채널 MOS트랜지스터(75, 76)를 구비하고 있다. 2개의 P 채널 MOS 트랜지스터(73, 74)의 소스·드레인 사이는 전원 전압 Vdd의 노드와 출력 노드 사이에 직렬 접속되어 있고, 2개의 N 채널 MOS트랜지스터(75, 76)의 소스·드레인 사이는 상기 출력 노드와 접지 전압 GND의 노드 사이에 직렬 접속되어 있다.
그리고, 상기 각 2개의 P 채널 MOS 트랜지스터(73, 74) 중 한쪽 게이트에는 앞의 저역 통과 필터 회로(13)로부터 출력되는 제어 전압 LPFO에 따른 전압 VP가공급되고, 다른 게이트에는 전단의 지연단으로부터의 출력 신호 또는 동일한 지연단내의 다른 CMOS 반전 회로의 출력 신호가 공급된다. 상기 각 2개의 N 채널 MOS트랜지스터(75, 76) 중 한쪽 게이트에는 앞의 저역 통과 필터 회로(13)로부터 출력되는 제어 전압 LPFO에 따른 전압 VN이 공급되고, 다른 게이트에는 전단의 지연단으로부터의 출력 신호 또는 동일한 지연단 내의 다른 CMOS 반전 회로의 출력 신호가 공급된다.
이러한 구성의 제2 전압 제어 지연 회로부에서는 게이트에 전압 VP 또는 VN이 공급되는 P 채널 및 N 채널 MOS 트랜지스터의 온저항이 전압 VP 또는 VN에 따라 변화함에 따라, 개개의 CMOS 반전 회로의 입출력 사이의 지연 시간이 제어된다.
또, 제2 전압 제어 지연 회로부 이외의 전압 제어 지연 회로부도 이것과 마찬가지로 구성되어 있다.
도 11은, 상기 각 실시예에서 사용되는 제1 비교 회로(34)의 일례를 나타내고 있다. 이 예에서는, 앞의 제1 카운터(32)의 출력 신호가 4비트이고, 제1 비교 회로(34)로 검출하는 N의 수가 16인 경우이고, 제1 비교 회로(34)로서 제1 카운터(32)의 4비트의 출력 신호의 모두가 'H'인 것을 검출하는 AND 게이트 회로가 사용된다. 이러한 방식으로, 제2 및 제3 비교 회로(35, 36)도 몇개의 논리 게이트 회로를 이용하여 용이하게 구성할 수 있다.
도 12(a)는, 상기 각 실시예에서 사용되는 상승 검출 회로의 일례를 나타내고 있다. 이 예는 지연 신호 S1과 S2로부터 신호 E1을 생성하는 앞의 상승 검출 회로(41 또는 611)의 경우이고, 2개의 NOR 게이트 회로(81, 82)로 구성되어 있다. 상기 2개의 NOR 게이트 회로(81, 82)는, 각각 2개의 입력 단자를 구비하고, 한쪽 NOR 게이트 회로의 한쪽 입력 단자가 다른 NOR 게이트 회로의 출력 단자에 접속되는 바와 같이 입출력이 상호 교차 접속되어 플립플롭 회로를 구성하고 있다. 그리고, NOR 게이트 회로(81)의 다른 입력 단자에는 지연 신호 S1이, NOR 게이트 회로(82)의 다른 입력 단자에는 지연 신호 S2가 각각 공급되고, NOR 게이트 회로(82)의 출력 단자로부터 신호 E1이 출력된다. 또, 상기 상승 검출 회로(41, 611) 이외의 상승 검출 회로는, 입력 신호가 다를 뿐이며, 전부 도 12(a)의 것과 동일하게 구성되어 있다.
또한, 상기 각 실시예에서는, 체배 신호 생성 회로(31) 내에 상승 검출 회로를 설치하고, 이들의 상승 검출 회로에서 한쪽 지연 신호의 상승 엣지로부터 다른 지연 신호의 상승 엣지까지의 시간에 상당하는 펄스 폭을 갖는 펄스 신호 E1∼Em을 생성하고, 이들의 펄스 신호 E1∼Em을 가산 회로에서 가산하고, 이 가산 신호를 분주하여 분주 출력 신호 D0을 생성하는 경우에 대해 설명했지만, 상승 검출 회로를 대신하여, 도 12(b)에 도시된 바와 같은 하강 검출 회로를 설치하도록 해도 좋다.
이 예는 지연 신호 S1와 S2로부터 신호 E1을 생성하는 하강 검출 회로의 경우이고, 2개의 NAND 게이트 회로(83, 84)로 구성되어 있다. 상기 2개의 NAND 게이트 회로(83, 84)는, 각각 2개의 입력 단자를 구비하고, 한쪽 NAND 게이트 회로의 한쪽 입력 단자가 다른 NAND 게이트 회로의 출력 단자에 접속된 바와 같이 입출력이 상호 교차 접속되어 플립플롭 회로를 구성하고 있다. 그리고, NAND 게이트 회로(83)의 다른 입력 단자에는 지연 신호 S1이, NAND 게이트 회로(84)의 다른 입력단자에는 지연 신호 S2가 각각 공급되고, NAND 게이트 회로(84)의 출력 단자로부터 펄스 신호 E1이 출력된다.
또한, 상기 상승, 하강 검출 회로는, 반드시 플립플롭 회로로 구성할 필요는 없다.
이상 설명된 바와 같이 본 발명에 따르면, 기준 신호의 듀티의 제약을 없앰으로써 응용 상의 제약을 없앨 수 있어, 에러 록 상태를 확실하게 검출하여 에러 록으로부터 빠져 나와 정상적인 동작으로 이행할 수 있는 지연형 위상 동기 회로를 제공할 수 있다.

Claims (6)

  1. 기준 신호 및 제어 전압이 입력되고, 상기 기준 신호를 상기 제어 전압에 따라 복수의 지연단에서 차례로 지연하고, 위상이 상이한 복수의 지연 신호를 출력하는 전압 제어 지연 회로와,
    상기 전압 제어 지연 회로의 복수의 지연단 중 특정한 지연단으로부터의 지연 신호와 기준 신호가 입력되고, 양 신호 사이의 위상차를 검출하고, 이 위상차에 따른 오차 신호를 출력하는 위상 검출기와,
    상기 위상 검출기로부터 출력되는 오차 신호로부터 직류 성분을 추출하여 상기 전압 제어 지연 회로에 상기 제어 전압으로서 입력하는 저역 통과 필터 회로와,
    상기 전압 제어 지연 회로의 복수의 지연단에 있어서의 상기 특정한 지연단보다도 전단측(前段側)의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 복수의 펄스 신호와, 상기 특정한 지연단을 포함하여 특정한 지연단보다도 후단측(後段側)의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 적어도 하나의 펄스 신호를 가산하여 가산 신호를 생성하고, 이 생성한 가산 신호와 상기 기준 신호의 단위 시간당 펄스수를 비교함으로써, 상기 전압 제어 지연 회로, 위상 검출기 및 저역 통과 필터 회로로 이루어지는 폐 루프 회로가 에러 록되어 있는지의 여부를 판단하는 에러 록 검출 회로
    를 포함하는 것을 특징으로 하는 지연형 위상 동기 회로.
  2. 제1항에 있어서,
    상기 기준 신호와 상기 전압 제어 지연 회로의 상기 특정한 지연단으로부터의 지연 신호와의 사이의 지연 시간이, 상기 기준 신호의 1주기에 상당하는 시간과 일치하도록 상기 폐 루프 회로가 구성되어 있는 것을 특징으로 하는 지연형 위상 동기 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 에러 록 검출 회로는,
    상기 특정한 지연단보다도 전단측의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 복수의 펄스 신호와, 상기 특정한 지연단을 포함하여 특정한 지연단보다도 후단측의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 것 중 적어도 하나의 펄스 신호를 발생시키는 펄스 신호 발생 회로와,
    상기 펄스 신호 발생 회로에서 발생된 펄스 신호를 가산하여 가산 신호를 생성하는 가산 회로와,
    상기 가산 신호의 출력 신호를 소정의 분주비로 분주하는 분주 회로와,
    상기 기준 신호를 카운트하는 제1 카운터 회로와,
    상기 제1 카운터 회로의 카운트 출력과 제1 고정치와의 일치 검출을 행하는 제1 비교 회로와,
    상기 분주 회로의 출력 신호를 카운트하는 제2 카운터 회로와,
    상기 제2 카운터 회로의 카운트 출력을 상기 제1 고정치보다도 작은 제2 고정치와 비교하는 제2 비교 회로와,
    상기 제2 카운터 회로의 카운트 출력을 상기 제1 고정치보다도 큰 제3 고정치와 비교하는 제3 비교 회로와,
    상기 제1 비교 회로에서 상기 제1 카운터 회로의 카운트 출력이 상기 제1 고정치와 일치한 것이 검출됐을 때, 상기 제2 및 제3 비교 회로의 비교 결과에 기초하여 에러 록 판정 신호를 출력하는 판정 신호 출력 회로
    를 포함하여 구성되는 것을 특징으로 하는 지연형 위상 동기 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 에러 록 검출 회로는,
    상기 특정한 지연단보다도 전단측의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 복수의 펄스 신호와, 상기 특정한 지연단을 포함하여 특정한 지연단보다도 후단측의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 것 중 적어도 하나의 펄스 신호를 발생시키는 펄스 신호 발생 회로와,
    상기 펄스 신호 발생 회로에서 발생된 펄스 신호를 가산하여 가산 신호를 생성하는 가산 회로와,
    상기 가산 신호의 출력 신호를 소정의 분주비로 분주하는 분주 회로와,
    상기 기준 신호를 카운트하는 제1 카운터 회로와,
    상기 제1 카운터 회로의 카운트 출력과 제1 고정치와의 일치 검출을 행하는 제1 비교 회로와,
    상기 분주 회로의 출력 신호의 경로에 설치되고, 상기 제1 비교 회로에서 상기 제1 카운터 회로의 카운트 출력이 상기 제1 고정치와 일치한 것이 검출될 때까지 상기 분주 회로의 출력 신호를 출력하는 게이트 회로와,
    상기 게이트 회로로부터 출력되는 상기 분주 회로의 출력 신호를 카운트하는 제2 카운터 회로와,
    상기 제2 카운터 회로의 카운트 출력을 상기 제1 고정치보다도 작은 제2 고정치와 비교하는 제2 비교 회로와,
    상기 제2 카운터 회로의 카운트 출력을 상기 제1 고정치보다도 큰 제3 고정치와 비교하는 제3 비교 회로와,
    상기 제1 비교 회로에서 상기 제1 카운터 회로의 카운트 출력이 상기 제1 고정치와 일치한 것이 검출되었을 때의, 상기 제2 및 제3 비교 회로의 비교 결과를 래치하는 래치 회로와,
    상기 래치 회로의 래치 내용에 기초하여 에러 록 판정 신호를 출력하는 판정 신호 출력 회로
    를 포함하여 구성되는 것을 특징으로 하는 지연형 위상 동기 회로.
  5. 제1항 또는 제2항에 있어서,
    상기 펄스 신호 발생 회로는,
    상기 특정한 지연단보다도 전단측의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 2개의 펄스 신호와, 상기 특정한 지연단을 포함하여 특정한 지연단보다도 후단측의 복수의 지연단 중 상호 인접하는 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 하나의 펄스 신호를 발생시키도록 구성되어 있는 것을 특징으로 하는 지연형 위상 동기 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 펄스 신호 발생 회로는,
    상기 특정한 지연단보다도 전단측의 복수의 지연단 중 각각 상호 인접하는 각 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 m개(m은 2이상의 양의 정수)의 펄스 신호와, 상기 특정한 지연단을 포함하여 특정한 지연단보다도 후단측의 복수의 지연단 중 상호 인접하는 2개의 지연단의 지연 신호 사이의 지연 시간에 대응한 펄스 폭을 갖는 하나의 펄스 신호를 발생시키도록 구성되어 있는 것을 특징으로 하는 지연형 위상 동기 회로.
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