TW480828B - Delay-type phase synchronous circuit - Google Patents

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480828 第88111013號專利申請案 中文說明書修正頁民國91年1月修正 A7 B7

::J 五、發明説明（1 ) (本發明所屬之技術領域） (請先閲讀背面之注意事項再填寫本頁} 本發明係有關於一種被使用在N倍增電路或多相時脈 產生電路等中，使輸入信號.對應於控制電壓而延遲的延遲 型相位同步電路，特別是有關於一種具有在錯誤鎖定時， 可以檢測出錯誤鎖定狀態，且解除該錯誤鎖定狀態之錯誤 鎖定檢測電路的延遲型相位同步電路。 (習知技術） 第1 3圖係表示使用習知之延遲型相位同步電路（ Delay Locked Loop，以下稱爲D L L電路）之一般的N倍增 電路的構成。該N倍增電路係由D L L電路1 0 1與N倍 增電路合成電路1 0 2所構成。 D L· L電路1 〇 1係由電壓控制延遲電路1 〇 ‘ 3，相 位比較器（P H C ) 1 〇 4，以及低通濾波器（L P F ) 1 0 5所構成。 經濟部智慧財產局員工消費合作社印說 電壓控制延遲電路1 0 3係由被串聯連接的多段的延 遲段所構成，在初段被輸入的基準信號F R E F，則在各 延遲段中依序延遲。此外，在各延遲段中的延遲時間’則 分別對應於從低通濾波器1 0 5所輸出的控制電壓 L P F〇而變化。 在相位比較器1 0 4，則供給基準信號F R E F作爲 其中一個輸入，而供給來自電壓控制延遲電路1 0 3之最 終段的延遲信號F S I G以作爲另一個輸入。該相位比較 器1 0 4則檢測出在2個輸入信號F R E F，F S I G之 本紙張尺度適用中國國家標率（CNS ) Α4規格（210X29*7公釐） -4- 480828

Α7 Β7 五、發明説明（2 ) —--------裝-- (請先閲讀背面之注意事項再填寫本頁) 上升緣或下降緣中的相位差，且輸出與該相位差呈對應的 誤差信號V E R R。又，在相位比較器1 〇 4中則被輸入 有從後述之錯誤鎖定檢測電路所輸出的強制上升信號，且 根據該信號的狀態，強制地將誤差信號V E R R設定成'' Η 〃狀態。來自相位比較器1 0 4的誤差信號V E R R， 則被輸入到低通濾波器1 0 5。 低通濾波器1 0 5，則從誤差信號V E R R只取出直 流成分，且當作控制電壓L P F ◦輸出到電壓控制延遲電 路1〇3 。 經濟部智慧財產局員工消費合作社印製 又，在電壓控制延遲電路1 0 3之任意的延遲段中的 延遲信號S 1〜S 4，則被輸入到錯誤鎖定檢測電路 1〇6。在此，接近於基準信號F R E F側的2個延遲信 號S 1，S 2，則分別藉由反相器被反轉，而被輸入到 A N D閘電路1 〇 9。又，遠離基準信號F R E F側的2 個延遲信號S 3，S 4則直接被輸入到A N D閘電路 1 0 7。A N D閘電路1 0 7的輸出則被輸入到由D型正 反器所構成的鎖存電路1 0 8，該鎖存電路1 0 8的輸出 ，則當作強制上升信號被輸入到相位比較器1 0 4。此外 ，在鎖存電路1 0 8之時脈輸入端子，則輸入有基準信號 F R E F。 N倍增信號合成電路1 0 2，乃利用從電壓控制延遲 電路1 0 3之任意的延遲段所輸出之彼此相位不同的η個 多相時脈信號F 1〜F η，而合成Ν倍增信號。 在由上述所構成的Ν倍增電路中，由電壓控制延遲電 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -5- 480828

經濟部智慧財產局員工消費合作社印¾ 五、發明説明（3 ) 路1 0 3，相位比較器1 〇 4，以及低通濾波器1 0 5來 構成封閉迴路，根據該封閉迴路來調整控制電壓L P F〇 的値以消除基準信號F R E F與電壓控制延遲電路1〇3 之延遲信號F S I G之間的相位差。此外，當D L L電路 正常地動作時，則電壓控制延遲電路1 0 3的延遲信號 F S I G會成爲相對於基準信號F R E F落後1個週期的 信號。 (本發明所要解決的課題） .但是，在D L L電路中，在相位比較器1 0 4中只比 較基準信號F R E F的上升緣或是下降緣，以及延遲信號 F S I G之上升緣或下降緣的位置，而無法檢測電壓控制 延遲電路1 0 3的內部狀態是否完全正常。 第1 4圖係表電壓控制延遲電路1 0 3的內部狀態與 上述4個延遲信號S 1〜S 4的關係。 狀態1爲電壓控制延遲電路1 0 3的內部狀態爲正常 的情形，而相當於基準信號F R E F之1個週期單位的時 間，則收斂於電壓控制延遲電路1 0 3內。在該狀態1下 ，由於延遲信號S 1成爲L " ，S 2成爲'' L 〃 ’ S 3 成爲'' Η 〃 ，S 4成爲、、Η 〃 ，因此，錯誤鎖定檢測電路 1〇6的A N D閘電路1 0 7的輸出信號成爲'' Η 〃 。此 外，同步於基準信號F R E F的上升緣，A N D閘電路 1〇7的輸出信號爲鎖存電路1 0 8所鎖存，藉此’強制 上升信號成爲、、Η 〃 。此時，D L L電路1 0 1被判斷爲 (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -6- 480828 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) 處於正常之狀態下被鎖定，而相位比較器1 0 4的輸出信 號被強制地上升，亦即，在未設成> Η 〃之情況下，可以 繼續維持正常的動作。 另一方面，假設在根據爲電壓控制延遲電路1 0 3正 常鎖定時之2倍落後的延遲時間來鎖定時（1 / 2鎖定時 )，則電壓控制延遲電路1 0 3的內部狀態成爲狀態2所 示，本來應該爲〜L 〃的延遲信號S 2成爲'ν ρ 〃 ，而本 來應該爲'' Η 〃的延遲信號S 3則成爲> L 〃 。在該狀態 2下，錯誤鎖定檢測電路1 0 6之AND閘電路1 0 7的 輸出信號成爲'' L 〃 。因此，連作爲用來鎖存A N D閘電 路1 0 7之輸出信號的鎖存電路1 0 8之輸出的強制上升 信號也會成爲'' L 〃 。此時，則判斷D L L電路1 0 1處 於錯誤鎖定，而相位比較器1 0 4的輸出信號則被強制成 爲>H〃 ，而在電壓控制延遲電路103中進行拉長延遲 時間的控制。 第1 4圖的狀態3則相當於一與基準信號F R E F之 3個週期單位相當的時間係在電壓控制延遲電路1 0 3中 被累積的情形，係表當D L L電路1 〇 1處於錯誤鎖定時 (1 / 3鎖定時）的電壓控制延遲電路1 0 3的內部狀態 。此時，延遲信號S 1〜S 4的各位準，則成爲與處於正 常狀態之狀態1的情形相同，而被判斷爲在錯誤鎖定檢測 電路1 0 6似乎處於正常的鎖定狀態。 爲了要避免如此的錯誤判斷，則考慮在錯誤鎖定檢測 電路1 0 6中應該要檢測出的延遲信號的數目以及位置， (請先閱讀背面之注意事項再 ^ --- 本頁) · •線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 480828 A7 B7 五、發明說明（5 ) 而當延遲時間變成落後時，則無法應付。 此外，第1 4圖中的狀態4係表可以當作錯誤鎖定而 檢測出之電壓控制延遲電路1 0 3的內部狀態。 如此，習知的錯誤鎖定檢測電路，則有無法根據電壓 控制延遲電路1 0 3.的內部狀態來檢測出錯誤鎖定的問題 〇 又，習知的錯誤鎖定檢測電路，由於事先決定出所輸 入的延遲信號，因此，必須將被輸入到電壓控制延遲電路 1 0 3之基準信號FREF的負荷（duty )設定爲一定。 因此，基準信號F R E F，無法使用任何之負荷（duty ) 的信號。 又，習知的D L L電路，當被輸入到相位比較器 1〇4之基準信號FREF與延遲信號之相位關係，因爲 雜訊混入到基準信號F R E F或控制電壓L P F〇而發生 逆轉時，也無法防止錯誤鎖定。 以下則說明引起錯誤鎖定的具體例。 第1 5圖（a )係表當控制電壓LPFO的電位暫時 例如因爲電源電壓的變動而發生變動時的波形圖。當延遲 信號F S I G的脈衝，因爲控制電壓L P F ◦的電位變動 的原因而消失時（圖中以虛線來表示），基準信號 F R E F與延遲信號F S I G之相位關係會逆轉，結果， 會陷入到控制電壓L P F ◦貼近於電源信號V d d的錯誤 鎖定狀態。 第1 5圖（b )係表脈衝雜訊混入到基準信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再 •裝--- 本頁) •線 經濟部智慧財產局員工消費合作社印製 480828 A7 ______ B7 五、發明說明（6 ) FREF時的波形圖。此時，由於相位比較器χ 04會將 脈衝雜訊誤認作爲基準信號F R E F，因此，基準信號 F RE F與延遲信號F S I G之相位關係會逆轉，而陷入 到控制電壓L P F〇貼近於電源電壓V d d的錯誤鎖定狀 育g 〇 第1 5圖（c )係表控制電壓L P F〇的電位暫時地 發生變動時之波形圖。此時，當延遲信號F S I G相對於 基準信號F R E F落後2個週期單位以上時，則在相位比 較器1 0 4進行回饋控制以消除落後2個週期的延遲信號 F S I G與基準信號F R E F的相位差，而陷入到錯誤鎖 定狀態。 以上的情形，即使是設有錯誤鎖定檢測電路，也無法 移動到正常的動作。 本發明即是考慮到以上之情事，其目的在於提供一種 藉著消除對基準信號之負荷（duty )的限制，可以消除在 應用上的限制，確實地檢測出錯誤鎖定狀態，而從錯誤鎖 定狀態脫離而移到正常之動作的延遲型相位同步電路。 (解決課題的手段） 本發明之延遲型相位同步電路，具備有： 被輸入有基準信號以及控制電壓，根據多數的延遲段 ，對應於上述控制電壓，讓上述基準信號依序產生延遲， 且對相位不同的多個延遲信號加以輸出的電壓控制延遲電 路； (請先閱讀背面之注意事項再 -裝--- 本頁) --線- 經濟部智慧財產局員工消費合作社印制π 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9 - 480828

五、發明説明（7 ) (請先閱讀背面之注意事項再填寫本頁) 被輸入有來自上述電壓控制延遲電路之多個延遲段中 的特定之延遲段的延遲信號與基準信號’而檢測出2個信 號之間的相位差，且將與該相位差呈對應的誤差信號加以 輸出的相位檢測器； 從由上述相位檢測器所輸出的誤差信號中取出直流成 分，且當作上述控制電壓輸入到上述電壓控制延遲電路之 低通濾波器及； 經濟部智慧財產局員工消費合作社印製 將具有和上述電壓控制延遲電路之多個延遲段中的上 述特定的延遲段，在位於前段側之多個延遲段中彼此互相 鄰接的每2個延遲段之延遲信號間之延遲時間呈對應之脈 寬的多個脈衝.信號，與具有和包含上述特定的延遲段在內 ，在位於特定之延遲段的後段側的多個延遲段中，彼此互 相鄰接之每2個延遲段之延遲信號間的延遲時間呈對應的 脈寬的至少1個脈衝信號相加，而產生加法信號，藉著將 該所產生的加法信號與上述基準信號在每單位時間內的脈 衝數加以比較，而來判斷由上述電壓控制延遲電路，相位 檢測器，以及低通濾波器所形成的封閉迴路電路是否被錯 誤鎖定之錯誤鎖定檢測電路。 (發明之實施形態） 以下請參照圖面，根據實施形態來說明本發明。 第1圖係表與利用本發明之延遲型相位同步電路之N 倍增電路有關之第1實施形態的方塊圖。 該N倍增電路係由D L L電路1 0與N倍增信號合成 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 480828 經濟部智慧財產局員工消費合作社印^ A7 B7 五、發明説明（8 ) 電路2 0所構成。 D L L電路1 0係由電壓控制延遲電路1 1，相位比 較器（P H C ) 1 2，低通濾波器（L P F ) 1 3，以及 錯誤鎖定檢測電路1 4所構成。又，上述電壓控制延遲電 路1 1，相位比較器（P H C ) 1 2以及低通濾波器1 3 則構成封閉迴路電路。 電壓控制延遲電路1 1係由第1，第2，第3電壓控 制延遲電路1 1 a，1 1 b，1 1 c所構成。該些第1 ’ 第2，第3電壓控制延遲電路部1 1 a，1 1 b，1 1 c 則被串聯連接。又，第1以及第3電壓控制延遲電路部 1 1 a，1 1 c分別至少由1段的延遲段所構成，而第2 電壓控制延遲電路部1 1 b係由多段的延遲段所構成。 在第1電壓控制延遲電路1 1 a輸入基準信號‘ F R E F，而從該第1電壓控制延遲電路部1 1 a輸出延 遲信號S 1，在第2電壓控制延遲電路部1 1 b輸入上述 延遲信號S 1，而從該第2電壓控制延遲電路1 1 b輸出 延遲信號S 2〜S 5以及S X。此外，延遲信號S X也可 以與延遲信號S 2〜S 5中之其中任何一個延遲信號相同 ’而也可以是與延遲信號S 2〜S 5爲其他的延遲信號。 在第3電壓控制延遲電路部1 1 c輸入來自第2電壓控制 延遲電路部1 1 b之最終段的延遲段的延遲信號S 5，且 從該第3電壓控制延遲電路部1 1 c輸出延遲信號S 6。 又’在該些第1，第2，第3電壓控制延遲電路部1 1 a ’ 1 1 b，1 1 c內的各延遲段的延遲時間，則分別可以 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝.

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Α7 Β7 五、發明説明（9 ) 根據從低通濾波器1 3所輸出的控制電壓L P F 0而改變 〇 此外，在電壓控制延遲電路1 1內的第1電壓控制延 遲電路部1 1 a，則用於整形基準信號F R E F的波形而 設。此外，當D L L電路1 〇正常地鎖定時，則如使從第 1電壓控制延遲電路部1 1 a所輸出之延遲信號S 1與從 第2電壓控制延遲電路部1 1 b之最終端所輸出之延遲信 號S 5之間的延遲時間，能夠與基準信號F R E F之1個 週期單位的時間成爲一致般地，由電壓控制延遲電路1 1 ，相位比較器（P H C ) 1 2，以及低通濾波器1 3而構 成封閉迴路電路。 在相位比較器1 2，其中一個輸入則被供給來自第1 電壓控制延遲電路部1 1 a的延遲信號S 1，而另一個輸 入則被供給來自電壓控制延遲電路部1 1 b之最終端的延 遲信號S 5。 相位比較器1 2則檢測在2個輸入信號S 1，S 5之 上升緣或下降緣的相位差，而輸出與該相位差呈對應的誤 差信號V E R R。又，在相位比較器1 2則被輸入來自後 述之錯誤鎖定檢測電路1 4所輸出的P H C重置信號以及 強制上升（U Ρ )信號，而根據該些控制電壓的狀態，將 內部狀態重置，或是將誤差信號V E R R強制地設定爲'' Η 〃狀態。而來自相位比較器1 2的誤差信號V E R R， 則被輸入到低通濾波器1 3。 低通濾波器1 3，只從誤差信號V E R R取出直流成 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） I--------^-裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作钍印製 -12 - 480828 A7 ______ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（10) 直流成分，且將該直流電壓當作控制電壓L P F〇，輸出 到電壓控制延遲電路1 1的各電壓控制延遲電路1 1 a ’ 1 1 b，1 1 c。 又，從在電壓控制延遲電路1 1內的第2電壓控制延 遲電路部1 1 b所輸出的延遲信號S 1〜s 5以及s X， 以及從第3電壓控制延遲電路部11c所輸出的延遲信號 S 6，則與基準信號F R E F —起被輸入到錯誤鎖定檢測 電路1 4。 錯誤鎖定檢測電路1 4，則根據該些的延遲信號來檢 測D L L電路1 〇是否正常地動作，當延遲時間過慢時， 則將強制上升信號當作活性化位準（例如Η 〃 ），而當 延遲時間過快時，則將P H C重置信號設成活性化位準。 Ν倍增信號合成電路2 〇，則利用從電壓控制延遲電 路1 1之任意的延遲段所輸出之相位彼此不同之η個的多 相時脈信號F 1〜F η，而合成Ν倍增信號。 將第1圖中之錯誤鎖定檢測電路1 4之具體的構成表 示在第2圖的方塊圖中。錯誤鎖定檢測電路1 .4係由倍增 信號產生電路3 1，第1以及第2計數器3 2，3 3，第 1至第3比較電路34〜36，AND閘電路37，38 ，以及邊緣檢測型的R S正反電路（以下只稱爲正反電路 )3 9，4 0所構成。 更者’上述倍增信號產生電路31係由3個的上升緣 檢測電路4 1〜4 3，加法電路4 4，以及1 / 2分頻電 路4 5所構成。在上升緣檢測電路4 1輸入延遲信號S 1 (請先閱讀背面之注意事項再 -裝i I 本頁) 人一σ •線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) -13- 480828 A7 B7 五、發明說明（11 ) 與s 2，該上升緣檢測電路4 1，則輸出一脈寬相當於從 其中一個延遲電路S1的上升緣開始到另一個延遲信號 S 2之上升緣爲止之時間的脈衝信號E 1。在上升緣檢測 電路4 2則輸入延遲信號S 3與S 4，而該上升緣檢測電 路4 2，則輸出一脈寬相當於從其中一個延遲信號S 3的 上升緣開始到另一個延遲信號S 4之上升緣爲止之時間的 脈衝信號E 2。同樣地，在上升緣檢測電路4 3輸入延遲 信號S 5與S 6，該上升緣檢測電路4 2則輸出一脈寬相 當於從其中一個延遲信號S 5的上升緣開始到另一個延遲 信號S 6之上升緣爲止之時間的脈衝的脈衝信號E 3。 從上述3個上升緣檢測電路4 1〜4 3所輸出的脈衝 信號E 1〜E 3則被輸入到加法電路4 4中被相加。該加 法電路4 4的輸出信號D 2，則被輸入到1 / 2分頻電路 45中被實施分頻。 在第1計數器3 2則輸入基準信號F R E F以作爲計 數輸入，而在第2計數器3 3則輸入有來自上述1/2分 頻電路4 5的分頻輸出信號D 0以作爲計數輸入。第1計 數器3 2的計數輸出信號C 1則被輸入到第1比較電路 34。又，第2計數器33的計數輸出信號C2，則被輸 入到第2比較電路3 5以及第3比較電路3 6。 第1比較電路3 4，則檢測計數輸出信號C 1的値與 第1固定値N是否爲一致，而當2個値爲一致時，則會輸 出被活性化（例如'' Η 〃 ）的信號G A T E。該信號 G A T E，則當作重置信號，而被輸入到第1，第2計數 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再 · 11 本頁) •線· 經濟部智慧財產局員工消費合作社印製 -14- 480828 A7 _ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（12) 器32，33，且被輸入到AND閘電路37，38。第 2比較電路3 5，則檢測計數輸出信號C 2的値與先前之 第1固定値N的0 · 5倍的値（0 · 5 N )的大小，若爲 C 2 · 5 N時，則會輸出被活性化的信號c Μ P 1。 該信號C Μ Ρ 1則被輸入到A N D閘電路3 7。第3比較 電路3 6，則檢測計數輸出信號C 2的値與先前之第1固 定値的1 · 5倍的値（1 · 5N)的大小，若爲C2L 1 . 5 N時，則會輸出被活性化的信號C Μ P 2。該信號 C Μ Ρ 2則被輸入到A N D閘電路3 8。 上述A N D閘電路3 7，則根據上述信號G A T E以 及信號C Μ Ρ 1而產生落後的錯誤鎖定判斷信號。該落後 的錯誤鎖定判斷信號，則被輸入到正反電路3 9的設定輸 入端。又，A N D閘電路3 8，則根據上述信號G Α 丁 Ε 以及信號C Μ P 2而產生領先的錯誤鎖定判斷信號。，領 先的錯誤鎖定判斷信號，除了被輸入到正反電路3 9的重 置輸入端外，也被輸入到正反電路4 0之設定輸入端。又 ，在正反電路4 0的重置輸入端，則被輸入有從先前之電 壓控制延遲電路1 1 b所輸出的延遲信號S X。正反電路 3 9，則會根據被輸入之落後的錯誤鎖定判斷信號與預先 的錯誤鎖定判斷信號，而產生強制上升（U P )信號。正 反電路4 0，則根據被輸入的領先的錯誤鎖定判斷信號與 延遲信號Sx，而產生先前的PHC重置信號。 接著則說明如上所構成之電路的動作。 首先，在第2圖之錯誤鎖定檢測電路1 4內之倍增信 (請先閱讀背面之注意事項再 --- 本頁) ·. --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- 480828 A7 一 B7 五、發明說明（13 ) 號產生電路3 1中，請參照第3圖，第4圖以及第5圖來 說明從輸入延遲信號S 1〜S 6開始到輸出信號D 〇爲止 的動作。 首先根據第3圖的波形圖來說明DLL電路1〇處於 正常鎖定之狀態的情形。從延遲信號S 1之上升緣開始到 延遲信號S 5之上升緣爲止的時間，由於是與基準信號 FREF之1個週期的時間T，因此，具有相當於從延遲 信號S 5之上升緣開始到延遲信號S 6之上升緣爲止之時 間的脈寬，而從上升緣檢測電路4 3所輸出的脈衝信號 E 3，則從上升緣檢測電路4 1被輸出，而成爲與脈寬相 當於從延遲信號S 1之上升緣開始到延遲信號S 2之上升 緣爲止之時間的脈衝信號E 1相同的相位。因此，對於藉 著在加法電路4 4中，將脈衝信號E 1〜E 3相加而得到 的信號D 2而言，則在延遲信號S 1之1個週期期間內所 包含的脈衝的數目成爲2個，而藉著將該信號D 2在1/ 2分頻電路4 5中實施分頻所得到之分頻輸出信號D 〇， 其中在延遲信號S 1之1個週期期間內所包含的脈衝的數 目成爲1個。 亦即，當D L L電路1 0處於正常地鎖定的狀態時， 則在分頻輸出信號D 0中所包含之脈衝在每個單位時間內 的個數，則成爲與基準信號F R E F相同的個數。 接著，請參照第4圖的波形圖來說明在D L L電路 1 0內的電壓控制延遲電路1 1，在延遲時間領先的狀態 下被鎖定的情形。此時，如圖所示，由於在下一個週期的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再 -裝--- 本頁) 經濟部智慧財產局員工消費合作社印製 -16- 480828 A7 _ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（14) 延遲信號S 1上升之前，延遲信號S 6的上升緣會到來， 因此’從上升緣檢測電路4 3所輸出的脈衝信號E 3，則 成爲與從上升緣檢測電路41所輸出的脈衝信號e1不同 的相位。因此，對於藉著將脈衝信號E 1〜E 3，在加法 電路4 4中相加而得到的信號D 2而言，在延遲信號S 1 之1個週期期間內所包含之脈衝的數目成爲3個，而藉著 將該信號D 2，在1/2分頻電路4 5中實施分頻所得到 之分頻輸出信號D 〇，其中在延遲信號s 1之1個週期期 間內所包含的脈衝的數目成爲1.5個。 亦即，當D L L電路1 〇內之電壓控制延遲電路1 1 ’在延遲時間落後的狀態下被鎖定時，則在分頻輸出信號 D 0中所包含之脈衝在每單位時間內的個數，即變成少到 爲基準信號F R E F的一半以下。 在該實施形態下的錯誤檢測電路1 4，爲了要擴大基 準信號F R E F在每個週期內之分頻輸出信號D 0的脈衝 數的端數，乃使用第1以及第2計數器32，33。 接著，則請參照第6圖來說明在第2圖之錯誤鎖定檢 測電路中之上述倍增信號產生電路3 1以外之電路的動作 〇 第6圖（a )係表DLL電路1 0正常地鎖定時的波 形圖。被輸入分頻輸出信號DO的第2計數器3 3，以及 被輸入基準信號FREF的第1計數器32，則計數各自 的輸入信號，當第1計數器3 2的計數輸出信號C 1的値 成爲N時，則第1比較電路3 4的輸出信號GATE成爲 (請先閱讀背面之注意事項再 --- 本頁) 訂· -·線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 480828 A7 ____ B7 五、發明說明（15) ''H〃 。此時，DLL電路1〇正常地鎖定，由於連第2 計數器3 3的計數輸出信號C 2的値也會成爲N，因此， 第2比較電路3 5的輸出信號CMP 1以及第3比較電路 36的輸出信號CMP1均會成爲''L〃 。因此，作爲 A N D閘電路3 7之輸出信號的落後的錯誤鎖定判斷信號 成爲'' L 〃 ，而作爲A N D閘電路3 8之輸出信號的領先 的錯誤鎖定判斷信號也會成爲a L 〃，且正反電路3 9， 4 0不被設定。亦即，當D L L電路1 〇處於正常地鎖定 的情況下，作爲正反電路3 9之輸出信號的強制上升信號 以及作爲正反電路4 0之輸出信號的P H C重置信號均會 成爲A L 〃 ，因此第1圖中的相位比較器1 2的內部狀態 不會被重置（reset )，且誤差信號V E R R也不會強制地 被設定爲'' Η 〃狀態，而能夠繼續維持以前的狀態。 此外，當第1計數器3 2的計數輸出信號C 1的値成 爲Ν時，若第2計數器3 3的計數輸出信號C 2的値較 〇 · 5Ν爲大，而較1 · 5Ν爲小時，則DLL電路1〇 處於進入狀態，但是此時’第2計數器3 3的計數輸出信 號C2的値，由於較0·5N爲大，或是較1·5N爲小 ，因此，與上述之情形同樣地，強制上升信號以及P H C 重置信號均成爲'' L 〃 。 第6圖（b)係表DLL電路1 〇內之電壓控制延遲 電路1 1，在落後的狀態下經鎖定之錯誤鎖定狀態之情形 下的波形圖。此時，當第1計數器3 2的計數輸出C 1的 値成爲N時，由於第2計數器3 3的計數輸出C 2的値在 適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之>i意事項再本頁) 訂： --線· 經濟部智慧財產局員工消費合作社印制衣 -18- 480828 A7 B7__ 五、發明說明（16) 0·5N以下，因此，第2比較電路35的輸出信號 CMP1成爲〜H〃 。藉此，作爲AND閘電路37之輸 出信號之落後的錯誤鎖定判斷信號會成爲> Η 〃之後，正 反電路3 9會被設定，而強制上升信號成爲'' Η 〃 。當強 制上升信號成爲'' Η 〃時，則從第1圖中之相位比較器 1 2所輸出之誤差信號V E R R，會被強制地設定爲'' Η 〃狀態。藉此，在電壓控制延遲電路1 1內之各延遲段中 的延遲時間會變成領先。此一狀態會持續到成爲領先的錯 誤鎖定狀態，而從A N D閘電路3 8輸出領先的錯誤鎖定 判斷信號爲止。此外，當從A N D閘電路3 8輸出領先的 錯誤鎖定判斷信號時，則正反電路3 9會被重置，而將強 制上升信號設爲〜L 〃 。 第6圖（c )係表在DLL電路1 〇內的電壓控制延 遲電路1 1的延遲時間，在落後的狀態下經鎖定之錯誤鎖 定狀態之情形下的波形圖。此時，當第1計數器3 2的計 數輸出C 1的値成爲N時，由於第2計數器3 3的計數輸 出C2的値爲1 · 5N以上，因此，第3比較電路36的 輸出信號CMP2成爲''H〃 。藉此，作爲AND閘電路 3 8之輸出信號的領先的錯誤鎖定判斷信號會成爲” Η 〃 ，之後，正反電路4 0會被設定，而PHC重置信號成爲 、' Η 〃 。當P H C重置信號成爲〜Η 〃時，則在第1圖中 之相位比較器1 2的內部狀態會被重置。之後’則在較延 遲信號S 1遠來得落後的延遲信號8 χ的時刻’正反電路 40會被重置，而PHC重置信號成爲、L〃 。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱1 「19 _ 一 (請先閱讀背面之注意事項再一^本頁)

經濟部智慧財產局員工消費合作社印製 480828 A7 ___ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（17) 此外，利用邊緣檢測型的R S正反電路來檢測領先的 錯誤鎖定狀態的理由，係因爲延遲信號S X爲一來自電壓 控制延遲電路1 1的中間延遲段的輸出信號，而不能夠確 定在錯誤鎖定狀態後的信號S X的狀態之故。 另一方面，第1.以及第2計數器32，33，則在第 1比較電路3 4之輸出信號GATE的上升緣分別被重置 ’而再度計算脈衝，而判斷是否成爲錯誤鎖定狀態。 如上所述，根據上述實施形態，利用從電壓控制延遲 電路所輸出的延遲信號，而產生多個脈衝信號，且將該些 脈衝信號相加，而產生加法信號，藉著將該所產生的加法 信號與基準信號之每單位時間內的脈衝數加以比較，由於 可以檢測錯誤鎖定狀態，因此，可以消除對於基準信號之 負荷（duty )的限制，藉此，可以消除在應用上的限制。 更者，在檢測錯誤鎖定狀態時，由於所形成之延遲信 號的位置以及數目無法被特定出，因此，可以確實地檢測 出錯誤鎖定狀態，能夠從錯誤鎖定狀態脫離而移動到正常 的動作。 接著則說明本發明之第2實施形態。 第7圖係表在本發明之N倍增電路中所使用之與第2 圖不同之其他構成之錯誤鎖定檢測電路1 4的方塊圖。該 錯誤鎖定檢測電路1 4與第2圖的不同點在於重新追加 N〇R閘電路4 6，以及分別由D型正反電路所構成之4 個鎖存電路4 7〜5 0。 上述N〇R閘電路4 6係被插入到來自倍增信號產生 (請先閱讀背面之注意事項再 -裝--- 本頁) · -線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- 480828 A7 經濟部智慧財產局員工消費合作社印製 B7 _五、發明說明（18) 電路3 1之分頻輸出信號d 〇之供給路徑的中途，而信號 D 0 ’則經由該N〇R閘電路4 6而被供給到第2計數器 3 3。此外，在上述n 0 R閫電路4 6則被供給後述之鎖 存電路47的輸出信號。 在鎖存電路4 7則供給第1比較電路3 4的輸出信號 。而在該鎖存電路4 7則被供給基準信號F R E F以作爲 同步信號，而在基準信號FRE F上升的時刻，將第1比 較電路3 4的輸出信號鎖存在鎖存電路4 7內，而從該鎖 存電路4 7輸出先前的信號GATE，該信號GATE除 了被供給到A N D閘電路3 7，3 8外，也被供給到 N〇R閘電路4 6。 在鎖存電路4 8則被供給上述信號G A T E，而在該 鎖存電路4 8供給基準信號F R E F以作爲同步信號，在 基準信號F R E F上升的時刻，將上述信號GATE鎖存 在鎖存電路4 8內，該鎖存電路4 8的輸出信號，則當作 重置信號C R E S E T供給到第1，第2計數器3 2，3 3° 在鎖存電路4 9則被供給第2比較電路3 5的輸出信 號。在該鎖存信號4 9則被供給基準信號F R E F以作爲 同步信號。而在基準信號F R E F上升的時刻，則將第2 比較電路3 5的輸出信號鎖存在鎖存電路4 9，而從該鎖 存電路4 9輸出先前之信號CMP 1。 在鎖存電路5 0則被供給第3比較電路3 6的輸出信 號，而在該鎖存電路5 0供給基準信號F R E F以作爲同 (請先閱讀背面之注意事項再 --- 本頁) --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 21 480828 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（19 ) 步信號，在基準信號FRE F上升的時刻，將第3比較電 路3 6的輸出信號鎖存在鎖存電路5 0，而從該鎖存電路 5 0輸出先前的信號CMP 2。 在如此構成的電路中，第1至第3比較電路3 4， 35，36的輸出，則同步於基準信號FREF，被鎖存 電路47，49，50所鎖存。當第1計數器32的輸出 信號C 1的値成爲N時，則鎖存電路4 7的輸出信號 GATE成爲''H〃 ，藉此，將NOR閘電路46的輸出 信號強制地固定在L 〃 ，之後，則停止第2計數器3 3 的計數動作。 藉此，當第1計數器3 2的輸出信號C 1的値成爲N 時，被第2計數器3 3所計數的値，則會在第2，第3比 較電路35，36中被比較，更者，根據鎖存電路4 9, 5 0之鎖存信號的狀態，可以在A N D閘電路3 7，3 8 中判斷是正常動作，落後的錯誤鎖定狀態，或是領先的錯 誤鎖定狀態。 接著請參照第8圖的波形圖來說明如第7圖之構成的 錯誤鎖定檢測電路的動作。 第8圖（a )係表當D L L電路1 0處於正常地鎖定 時的波形圖。當第1計數器3 2的計數輸出信號C 1的値 成爲N時，則第1比較電路3 4之輸出信號，會同步於基 準信號F R E F的上升，被鎖存電路4 7所鎖存，而鎖存 電路47之輸出信號GATE會成爲>H〃 。藉此， N〇R閘電路4 6的輸出信號會成爲、、Η 〃 ，而使得來自 (請先閱讀背面之注意事項再本頁) -裝 太 訂· 線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 22 - 480828 A7 B7 五、發明說明（20) 倍增信號產生電路31的分頻輸出信號D0不會被傳送到 第2計數器3 3。此外，由於正在計算之前所輸入之分頻 輸出信號D 0的第2計數器3 3的計數輸出信號C 2的値 也會變爲N，因此，此時的第2比較電路3 5的輸出信號 以及第3比較電路3 6的輸出信號均會成爲'^L〃 。此外 ，在藉由先前之鎖存電路4 7來鎖存第1比較電路3 4之 輸出信號的時刻，則由鎖存電路4 9，5 0來鎖存第2比 較電路3 5的輸出信號以及第3比較電路3 6的輸出信號 ，而作爲各自之輸出信號的信號CMP1，CMP2則分 別成爲'' L 〃 。 因此，作爲AND閘電路3 7之輸出信號的落後的錯 誤鎖定信號成爲L 〃 ，而作爲A N D閘電路3 8之輸出 信號的領先的錯誤鎖定判斷信號也會成爲L "，因此， 正反電路3 9，40不會被設定。 亦即，當D L L電路1 0正常地鎖定時，則強制上升 信號以及P H C重置信號均會成爲> L 〃 ，因此，在第1 圖中的相位比較器1 2的內部狀態不會被重置，或是誤差 信號V E R R不會被強制地設定成'' Η 〃狀態，而繼續維 持以前的狀態。 此外，當第1計數器3 2的計數輸出信號C 1的値成 爲Ν時，則當第2計數器3 3的計數輸出信號C 2的値較 0 · 5Ν爲大，而較1 · 5Ν爲小時，則DLL電路1〇 會處於進入狀態，但是此時，若第2計數器3 3的計數輸 出信號C2的値較0·5N爲大’而較1·5N爲小時， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23 (請先閱讀背面之注意事項再 --- 本頁) •線· 經濟部智慧財產局員工消費合作社印製 480828 A7 B7 五、發明說明（21) 則D L L電路1 〇處於進入狀態，但是此時，第2計數器 3 3的計數輸出信號C 2的値，由於較〇 · 5N爲大，或 是較1 · 5 N爲小，因此，與上述之情形同樣地，強制上 升信號以及P H C重置信號均成爲'' L 〃 。 第8圖（b )係表DL L電路1 〇內之電壓控制延遲 電路1 1，在落後的狀態下經鎖定之錯誤鎖定狀態之情形 下的波形圖。此時，當第1計數器3 2的計數輸出C 1的 値成爲N時，由於第2計數器3 3的計數輸出C 2的値在 〇·5N以下，因此，第2比較電路35的輸出信號會成 爲'^ Η 〃 。此外，在第1比較電路3 4的輸出信號被鎖存 電路4 7所鎖存的時刻，則第2比較電路3 5的輸出信號 以及第3比較電路3 6的輸出信號會被鎖存電路49， 5〇所鎖存，而鎖存電路4 9的輸出信號C Μ Ρ 1成爲'' Η 〃 ，鎖存電路5 0的輸出信號C Μ Ρ 2成爲L 〃 。藉 此，作爲A N D閘電路3 7之輸出信號的落後的錯誤鎖定 判斷信號會成爲'' Η 〃 ，之後，正反電路3 9會被設定， 而強制上升信號會成爲'' Η 〃 。 當強制上升信號成爲'' Η 〃時，則從第1圖中之相位 比較器1 2所輸出的誤差信號V E R R會被強制地設定爲 '' Η 〃狀態。藉此，在電壓控制延遲電路1 1內之各延遲 段中的延遲時間會變得領先，該狀態即成爲領先的錯誤鎖 定狀態，而持續直到從A N D閘電路3 8輸出領先的錯誤 鎖定檢測信號爲止。此外，當從A N D閘電路3 8輸出領 先的錯誤鎖定檢測信號時，則正反電路3 9會被重置，而 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^ - (請先閱讀背面之注意事項再 -裝--- 本頁) 線- 經濟部智慧財產局員工消費合作社印製 480828 A7 B7 經濟部智慧財產局員工消費合作社印製

五、發明說明（22) 強制上升信號成爲” L 〃 。 第8圖（c )係表在DLL電路1 〇內的電壓控制延 遲電路1 1的延遲時間’在領先的狀態下經鎖定之錯誤鎖 定狀態之情形下的波形圖。此時，當第1計數器3 2的計 數輸出C 1的値成爲N時’由於第2計數器3 3的計數輸 出C2的値爲1 · 5N以上，因此，第3比較電路36的 輸出信號成爲〃。此外，在第1比較電路3 4的輸出 信號被鎖存電路4 7所鎖存的時刻，則第2比較電路3 5 的輸出信號以及第3比較電路3 6的輸出信號會被鎖存電 路4 9，5 0所鎖存，而鎖存電路4 9的輸出信號 〇以？1成爲''1^〃 ，鎖存電路50之輸出信號CMP2 成爲、Η 〃 。藉此，作爲A N D閘電路3 8之輸出信號的 領先的錯誤鎖定判斷信號則成爲> Η 〃 ，之後，正反電路 40被設定，且PHC重置信號成爲''Η〃 。 當P H C重置信號成爲> Η 〃時，則在第1圖中之相 位比較器1 2的內部狀態會被重置。之後，則在遠較延遲 信號S 1爲落後之延遲信號S X的時刻，正反電路4 0會 被重置，而PHC重置信號會成爲、'L〃 。 即使是第2實施形態之N倍增電路，也與第1實施形 態同樣地，除了可以得到消除對基準信號之負荷（duty ) 的限制，藉此，可以消除應用上的限制，且能夠確實地檢 '測出錯誤鎖定狀態，從錯誤鎖定狀態脫離而移到正常的動 作的效果外，更岢以得到以下的效果。 亦即，當第1計數器3 2的計數輸出C 1的値成爲N (請先閱讀背面之注意事項再 -裝--- 本頁) 訂： --線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- 480828 A7 B7 五、發明說明（23) 時，則第1比較電路3 4的輸出狀態會被鎖存電路4 7所 鎖存，根據該鎖存輸出，讓第2計數器3 3停止計數動作 ，而在停止計數時之第2，第3比較電路35，3 6的輸 出狀態，則被鎖存電路4 9，5 0所鎖存。因此，第1， 第2計數器3 2，3 3不只是高速的同步式計數器，即使 是使用比較低速之非同步式計數器’也不必擔心損及電路 的安全性。又，若是使用非同步式計數器，也可以減少電 路的規模。 但是，對於第2圖以及第7圖所示之倍增信號產生電 路3 1，則在上升緣檢測電路4 1〜4 3以及加法電路 44中近似地產生基準信號FREF的2倍增信號，而在 1/2分頻電路4 5中對其實施分頻，而產生信號DO， 但是也可以對其實施1/m分頻，而產生信號D〇。 第9圖係表將如上述般用來產生基準信號F R E F的 m倍增信號（m爲2以上的正的整數），且對其實施1/ m而產生信號D 〇，在本發明之第3實施形態中所使用之 錯誤鎖定檢測電路之一部分的構成，與電壓控制延遲電路 1 1等一起加以表示的方塊圖。 當爲本實施形態時，電壓控制延遲電路1 1係由被串 聯連接的第1 ，第2，第3電壓控制延遲電路部1 1 d， 1 1 e，1 1 f所構成。又，第1以及第3電壓控制延遲 電路部1 1 d，1 1 f分別至少由1段的延遲段所構成， 第2電壓控制延遲電路部11e係由段數較第1圖中之電 壓控制延遲電路部1 1 b爲多之延遲段所構成。此外，除 (請先閱讀背面之注意事項再 -裝i I 本頁) •線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26- 480828 A7 B7 五、發明說明（24) 了來自第1電壓控制延遲電路部1 1 d的延遲信號S 1， 來自第2電壓控制延遲電路部1 1 e的延遲信號S 2〜 5 2m ’ S 2m + 1 ’以及來自第3電壓控制延遲電路部 11f的延遲信號S2m+2會被輸入到倍增信號產生電 路3 1外，來自第1電壓控制延遲電路部1 1 d的延遲信 號S1與第2電壓控制延遲電路11e的最終端的延遲信 號S 2 m + 1會被輸入到相位比較器1 2。 倍增信號產生電路31係由m個的上升緣檢測電路 6 1 1〜6 lm，加法電路6 2，以及Ι/m分頻電路 6 3所構成。在上述m個的各上升緣檢測電路6 1 1〜 6 lm，則被輸入如延遲信號S 1與S2，S3與S4， ……，S 2m + 1與S 2m + 2般之彼此相鄰的2個延遲 信號。各上升緣檢測電路6 1 1〜6 1 m，則分別與在第 2圖，或第7圖中之上升緣檢測電路4 1〜4 3同樣地， 輸出一具有脈寬相當於從其中一個延遲信號的上升緣開始 到另一個延遲信號之上升緣爲止之時間的脈衝信號E 1〜 E m，從該些上升緣檢測電路6 1 1〜6 1 m所輸出的脈 衝信號E 1〜E m，則在加法電路6 2中被相加，藉此而 產生基準信號FREF的m倍增信號D2，藉著將該m倍 增信號D 2，在Ι/m分頻電路6 4實施分頻，而產生信 號D 0。 又，在本實施形態中，藉著改變延遲信號S 2 m + 2 的取出位置，可以來調整判斷是否處於錯誤鎖定。 第1 0圖係表在上述各實施形態中所使用之電壓控制 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公. 27 - (請先閱讀背面之注意事項再 -裝i I 本頁) 線· 經濟部智慧財產局員工消費合作社印製 480828 經濟部智慧財產局員工消費合作社印製 A7 ί1 1 Ί Β7 ' 五、發明説明（25) 延遲電路1 1的第2電壓控制延遲電路部1 1 b或1 1 e 之詳細的電路構成的一例。 各延遲段7 1分別係由被串聯連接的2個C Μ〇S反 轉電路7 2 a，7 2 b所構成，各C Μ ◦ S反轉電路分別 具有2個被串聯連接的Ρ通道型Μ〇S電晶體7 3，7 4 與Ν通道型MOS電晶體75，76。2個ρ通道型 M〇S電晶體73，74之源極，汲極之間，則被串聯連 接到電源電壓V d d之節點與輸出節點之間，而2個N通 道型Μ〇S電晶體7 5，7 6之源極，汲極之間，則被串 聯連接到上述輸出節點與接地電壓G N D之節點之間。 此外，在上述各2個Ρ通道型MOSFET 73, 7 4中之其中一個閘極，則被供給有與從先前之低通濾波 器1 3所輸出之控制電壓L P F〇呈對應的電壓V Ρ，而 在另一個閘極，則被供給有來自前段之延遲段的輸出信號 或是在同一延遲段內之其他的C Μ〇S反轉電路的輸出信 號。在上述各2個Ν通道型MOS電晶體7 5，76中之 其中一個閘極，則被供給有與從先前之低通濾波器1 3所 輸出的控制電壓L P F 0呈對應的電壓V Ν，而在另一個 閘極，則被供給有來自前段之延遲段的輸出信號，或是在 同一延遲段內之其他的C Μ 0 S反轉電路的輸出信號 〇 該構成之第2電壓控制延遲電路部，藉著在閘極被供 給電壓V Ρ或V Ν的Ρ通道型以及Ν通道型Μ〇S電晶體 的〇Ν電阻，能夠根據電壓V Ρ或V Ν而變化，可以控制 (請先閱讀背面之注意事項再填寫本頁) .裝_ 訂 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -28- 480828 A7 B7 五、發明說明（26 ) 各CMO S反轉電路之輸出入之間的延遲時間。 此外’第2電壓控制延遲電路以外的電壓控制延遲電 路，也與此同樣地被構成。 第1 1圖係表在上述各實施形態中所使用之第1比較 電路3 4的一例。在該例中，係表先前之第1計數器3 2 的輸出信號爲4個位元，而在第1比較電路3 4中所檢測 之N的數目爲1 6的情形，而第1比較電路3 4則是使用 用於檢測第1計數器3 2之4個位元的輸出信號全部爲> Η 〃的A N D閘電路。如此一來，可以很容易地利用數個 邏輯閘電路來構成第2以及第3比較電路3 5，3 6。 第1 2圖（a )係表在上述各實施形態中所使用之上 升緣檢測電路的一例。該例是一根據延遲信號S 1與S 2 ，而產生信號E 1之先前的上升緣檢測電路4 1或6 1 1 的情形，係由2個A N D閘電路8 1，8 2所構成。上述 2個NOR閘電路8 1，8 2分別具有2個輸入端子，如 其中一個N〇R閘電路的其中一個輸入端子乃被連接到另 一個NOR閘電路的輸出端子般地，將輸出入之間互相交 差連接，而構成正反電路。此外，在NOR閘電路8 1的 另一個輸入端子被供給有延遲信號s 1 ’而在N 〇 R閘電 路8 2的另一個輸入端子’則被供給延遲信號s 2 ’且從 NOR閘電路8 2的輸出端子輸出信號E 1。此外’上述 上升緣檢測電路4 1 ’ 6 1 1以外的上升緣檢測電路’只 有輸入信號不同而已’全部則與第1 2圖（a )中所示者 同樣地被構成。 本紙張尺度適用中關家標準（CNS)A4規格⑽X 297公爱)~. 29 - (請先閱讀背面之注意事項再本頁) >σ· --線- 經濟部智慧財產局員工消費合作社印製 2 8 ο 8 A7 ______B7 _I_ 五、發明說明（27 ) --------------裝—— (請先閱讀背面之注意事項再β本頁) 又’在上述各實施形態中，雖然是針對在倍增信號產 生電路3 1內設有上升緣檢測電路，而產生具有脈寬相當 於從其中一個延遲信號的上升緣開始到另一個延遲信號之 上升緣爲止之時間的信號E 1〜Em，在加法電路中將該 些脈衝信號E 1〜E m相加，且對該加法信號實施分頻， 而產生分頻輸出信號D 〇的情形加以說明，但是也可以換 掉上升緣檢測電路，而改設如第1 2圖（b )所示般的下 降緣檢測電路。 --線- 經濟部智慧財產局員工消費合作社印製 本例係一根據延遲信號S 1與S 2，而產生信號E 1 之下降緣檢測電路的情形，係由2個N A N D閘電路8 3 ’ 8 4所構成。上述2個N A N D閘電路8 3，8 4分別 具有2個輸入端子，如其中一個NAND閘電路的一個輸 入端子被連接到另一個N A N D閘電路的輸出端子般地， 將輸出入之間彼此交差連接，而構成正反電路。此外，在 NAND閘電路8 3的另一個輸入端子被供給延遲信號 S 1，而在NAND閘電路8 4之另一個輸入端子被供給 延遲is號S 2 ’且從NAND闊電路8 4的輸出贿子輸出 脈衝信號。 又，上述上升緣，下降緣檢測電路，也不一定要由正 反電路所構成。 (發明的效果.） 如上所述，根據本發明，藉著消除對基準信號之負荷 的限制，可以消除在應用上的限制，而提供一種可以確實 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -30- 480828 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（28) 地檢測出錯誤鎖定狀態，從錯誤鎖定狀態脫離而移到正常 的動作的延遲型相位同步電路。 圖面之簡單說明： 第1圖係表與利用本發明之延遲型相位同步電路之N 倍增電路有關之第1實施形態的方塊圖。 第2圖係表在第1圖中之錯誤鎖定檢測電路之具體構 造的方塊圖。 第3圖係表用來說明在第2圖中之錯誤鎖定檢測電路 之倍增信號產生電路之動作的波形圖。 第4圖係表用來說明在第2圖中之錯誤鎖定檢測電路 之倍增信號產生電路之動作的波形圖。 第5圖係表用來說明在第2圖中之錯誤鎖定檢測電路 之倍增信號產生電路之動作的波形圖。 第6圖係表用來說明在第2圖之錯誤鎖定檢測電路中 之上述倍增信號產生電路以外之電路的動作的波形圖。 第7圖係表在本發明之第2實施形態之N倍增電路中 所使用之不同於第2圖之其他構造的錯誤鎖定檢測電路的 方塊圖。 第8圖係表用來說明第7圖之錯誤鎖定檢測電路之動 作的波形圖。 第9圖係表將在本發明之第3實施形態中所使用之錯 誤鎖定檢測電路之一部分的構造，與電壓控制延遲電路等 一起表示的方塊圖。 (請先閱讀背面之注意事項再本頁) -裝 太 訂： --線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -31 - 480828 A7 B7 丨年，月"日 修正 補 五、發明説明（29) 第1 0圖係表在上述各實施形 制延遲電路之第2電壓控制延遲電 的一例的電路圖。 第1 1圖係表在上述各實施形態中所使用之第1比較 倍增電路中之電壓控制 關係的說明圖。 步電路中會引起錯誤鎖 電路的一例的電路圖。 第1 2圖係表在上述各 測電路以及下降緣檢測電路 第1 3圖係表使用習知 的N倍增電路之構成的電路 第1 4圖係表在第1 3 延遲電路的內部狀態與延遲 第15圖係表在延遲型 定之具體例的波形圖。 態中所使用之之電壓控 路部的詳細的電路構成 實施形態中所使用之上升緣檢 的一例的電路圖。 之延遲型相位同步電路之一般 圖。 圖之N 信號之 相位同 (請先閱讀背面之注意事項再填寫本頁) 符號的說明 10 11 經濟部智慧財產局員工消費合作社印繁 lib 11c 12 13 14 2 0 D L L電路 電壓控制延遲電路 lid……第1電壓控制延遲電路部 lie……第2電壓控制延遲電路部 Ilf……第3電壓控制延遲電路部 相位比較器（P H C ) 低通濾波器（L P F ) 錯誤鎖定檢測電路 Ν倍增信號合成電路 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -32 - 480828 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（30) 3 1 ......倍增信號產生電路 3 2……第1計數器 3 3 ......第2計數器 3 4 ......第1比較電路 3 5……第2比較電路 3 6 ......第3比較電路 3 7，3 8 ...... AND閘電路 3 9，4 0……邊緣檢測型的RS正反電路 4 1〜4 3，6 1 1〜6 lm……上升緣檢測電路 4 4，6 2 ......加法電路 4 5 ...... 1 / 2分頻電路 4 6……N〇R閘電路 4 7〜5 0 ......鎖存電路 6 3 ...... 1 / πί分頻電路 7 1……延遲段 72 a ，72b……CMOS反轉電路 7 3，7 4……P通道型M0S電晶體 7 5，7 6……N通道型M〇S電晶體 (請先閱讀背面之注意事項再 —裝--- 本頁) 訂- i線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 胃33 _

Claims (1)

1. Α8 Β8 C8 D8

   480828 六、申請專利範圍 第8 8 111 0 1 3號專利申請案 中文申請專利範圍修正本 民國9 1年.1月修正 1 . 一種延遲型相位同步電路，包括： 一電壓控制延遲部，被架構成接收〜基準信號及一延 遲控制信號，包含， 多數串聯連接之電壓控制延遲電路，每一'電壓控制延 遲電路具有一延遲時間，並被架構以依據該延遲控制信號 ，而依序延遲該基準信號，藉以經由一第η - 1個延遲信 號輸出一第1延遲信號至一於時間上被依序延遲之第η個 信號； ’ 一相位比較器，被架構以接收該第1延遲信號與該η - 1個延遲信號，檢測於第1及第η - 1個延遲信號間之 相位差，並輸出一代表所檢測出之相位差之誤差信號； 一濾波電路，架構以由該相位比較器接收該誤差信號 ，由該誤差信號接收一直流成分，及供給該直流成分至該 電壓控制延遲電路作爲延遲控制信號；及 一錯誤鎖定檢測電路，架構以產生多數脈衝信號，每 一脈衝信號均具有一相當於第1至第η個延遲信號之相鄰 延遲信號間之延遲時間差之寬度，相加諸脈衝信號，以產 生一加算信號，並以每單位時間內，該加算信號及基準信 號中所含之脈衝數的方式，來比較該加算信號與該基準信 號，藉以檢測出該電壓控制延遲部之錯誤鎖定狀態。 2 .如申請專利範圍第1項所述之延遲型相位同步電 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝- 、言. 經濟部智慧財產局員工消費合作社印製 480828 A8 B8 C8 _D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 路，其中，每一由該電壓控制延遲部所輸出之第1及第η 個延遲信號之延遲時間均爲該延遲控制信號所控制，使得 當電壓控制延遲部保持正常鎖定時，於第1及第η 一 1個 延遲信號間之延遲時間係實質等於該基準信號之一循環時 間。 3 ·如申請專利範圍第1項所述之延遲型相位同步電 路，其中該錯誤鎖定檢測電路包括： 一錯誤鎖定檢測信號產生電路，被架構以檢測該電壓 控制延遲部之錯誤鎖定狀態並於檢測出該電壓控制延遲部 之錯誤鎖定狀態時，輸出至少一錯誤鎖定檢測信號；及 一錯誤鎖定控制信號產生電路，被架構以由該等至少 一錯誤鎖定檢測信號產生一錯誤鎖定控制信號，其係被架 構以設定該相位比較器之輸出電壓。 經濟部智慧財產局員工消費合作社印製 4 .如申請專利範圍第3項所述之延遲型相位同步電· 路，其中該自該錯誤鎖定檢測信號產生電路輸出之至少一 錯誤鎖定檢測信號係由第1錯誤鎖定檢測信號及一第2錯 誤鎖定檢測信號組成，當電壓控制延遲部保持鎖定及於第 1及第η - 1個延遲信號間之延遲時間係短於存在於第1 及第η - 1個延遲信號間之延遲時間，於電壓控制延遲部 保持一般鎖定時，第1錯誤鎖定檢測信號係由錯誤鎖定檢 測信號產生電路輸出，以及，當電壓控制延遲部保持鎖定 ，及於第1及第η - 1個延遲信號間之延遲時間係大於第 1及第η - 1個延遲信號間之延遲時間，同時，電壓控制 延遲部保持一般鎖定時，第2錯誤鎖定檢測信號係由錯誤 本纸張尺度適用中國國家樣準（CNS ) Α4規格（210X297公釐） -2 - 480828 ABCD 六、申請專利範圍 鎖定檢測信號產生電路輸出。 5 .如申請專利範圍第4項所述之延遲型相位同步電 路，其中該錯誤鎖定檢測信號產生電路包含： 一分頻電路，架構以接收自該加法電路輸出之信號並 將該信號之頻率除以一預定比例，藉以輸出一信號； 多數脈衝信號產生電路，架構以接收第1至第η個延 遲信號之相鄰兩信號，並產生多數脈衝信號，每一脈衝信 號具有一相應於該第1至第η個延遲信號之兩信號間之延 遲時間差之寬度； · 一加法電路，架構以將脈衝信號產生電路所產生之多 數脈衝信號相加； 一第1計數電路，架構以接收該基準信號並計數基準 信號之脈衝，藉以輸出一第1計數信號； 一第1比較電路，架構以接收自第1計數電路輸出之· 第1計數信號，並比較第1計數信號與一第1固定値，以 當第1計數信號具有一等於第1固定値之時，.輸出一第1 信號； 一第2計數電路，架構以接收自分頻電路輸出之信號 ，並計數該信號之脈衝，藉以輸出一第2計數信號； 一第2比較電路，架構以接收自第2計數電路輸出之 第2計數信號，比較該第2計數信號與一具有比第1固定 値爲小之第2固定値，並當第2計數信號具有一等於第2 固定値之時，輸出一第2信號； 一第3比較電路，架構以接收自第2計數電路輸出之 本紙張尺度適用中國國家標準（ CNS ) Α4規格（210 X297公釐） " 一 (請先閲讀背面之注意事項再填寫本頁) C· 、言 經濟部智慧財產局員工消費合作社印製 480828 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 第2計數信號，比較該第2計數信號與一具有比第1固定 値爲大之第3固定値，並當第2計數信號具有一等於第3 固定値之時，輸出一第3信號； 一第1邏輯電路，架構以接收自第1及第2比較電路 輸出之第1及第2信號，並由自第1及第2比較電路輸出 之第1及第2信號，產生該第1錯誤鎖定檢測信號；及 一第2邏輯電路，架構以接收自第1及第3比較電路 輸出之第1及第3信號，並由自第1及第3比較電路輸出 之第1及第3信號，產生該第2錯誤鎖定檢測信號。‘ 6 .如申請專利範圍第5項所述之延遲型相位同步電 路，其中每一脈衝信號產生電路包括： 兩N〇R閘電路，每一電路包含， 一第1輸入端，及 一第2輸入端， 經濟部智慧財產局員工消費合作社印製 其中該N〇R閘電路係被架構爲一正反電路，其中兩 相鄰信號係分別供給至N ◦ R閘電路之第1輸入端及自每 一 N〇R閘電路輸出的信號係被供給至另一 N〇R閘電路 之第2輸入端。 '7 .如申請專利範圍第5項所述之延遲型相位同步電 路，其中該第1及第2邏輯電路爲A N D閘電路。 8 .如申請專利範圍第5項所述之延遲型相位同步電 路，其中該第1固定値爲N，其中N爲1或更大之正整數 ，第2固定値爲0 · 5N，及第3固定値爲1 · 5N。 9 .如申請專利範圍第5項所述之延遲型相位同步電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） / 480828 Α8 Β8 C8 D8 六、申請專利範圍 路，其中該錯誤鎖定控制信號產生電路包括： 一第1正反電路，具有一設定端及一重置端，架構以 分別於設定端及重置端，接收自第1及第2邏輯電路輸出 之信號，並輸出一第1錯誤鎖定控制信號，其設定該相位 比較器之輸出電壓於高電位；及 一第2正反電路，具有一設定端及一重置端，架構以 於設定端接收自第2邏輯電路輸出之信號，及於重置端接 收第1至第η - 1個延遲信號之任一，並輸出一第2錯誤 鎖定控制信號，其設定相位比較器之輸出電壓於低電位·。 1 〇 .如申請專利範圍第4項所述之延遲型相位同步 電路，其中該錯誤鎖定檢測信號產生電路包含： 多數脈衝信號產生電路，架構以接收第1至第η個延 遲信號之相鄰兩信號，並產生多數脈衝信號，每一脈衝信 號具有一相應於第1至第η個延遲信號之兩信號間之延遲· 時間差的寬度； 一加法電路，架構以將由脈衝信號產生電路所產生之 諸脈衝信號相加； 一分頻電路，架構以接收自加法電路輸出的信號，並 將該信號之頻率除以一預定比例，藉以輸出一信號； 一第1計數電路，架構以接收基準信號並計數該基準 信號之脈衝，藉以輸出一第1計數信號； 一第1比較電路，架構以接收自第1計數電路輸出之 第1計數信號，並比較該第1計數信號與一第1固定値， 並當第1計數信號具有一等於第1固定値之値時，輸出一 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ---------ί ^1-I (請先閱讀背面之注意事項再填寫本頁) 訂 .1^ 經濟部智慧財產局員工消費合作社印製 -5- 480828 A8 B8 C8 _ D8 六、申請專利範圍 第1信號； (請先閲讀背面之注意事項再填寫本頁) 一第1邏輯電路，架構以接收自分頻電路輸出之信號 並輸出該分頻電路之輸出信號，直到第1比較電路檢測出 第1計數値具有等於該第1固定値之値時輸出第1信號爲 止； 一第2計數電路，架構以接收自第1邏輯電路輸出之 信號，以計數該信號之脈衝，並輸出一第2計數信號； 一第2比較電路，架構以接收自第2計數電路輸出之 第2計數信號，比較第2計數信號與一比第1固定値爲小 之第2固定値，並當該第2計數信號具有一等於該第2固 定値之値時，輸出一第2信號； 一第3比較電路，架構以接收自第2計數電路輸出之 第2計數信號，比較第2計數信號與一大於第1固定値之 第3固定値，及當第2計數信號具有一等於該第3固定値_ 之値時，輸出一第3信號； 一第1鎖存電路，架構以接收及鎖存自該第1比較電 路輸出之第1信號； 經濟部智慧財產局員工消費合作社印製 一第2鎖存電路，架構以接收及鎖存自該第2比較電 路輸出之第2信號； 一第3鎖存電路，架構以接收及鎖存自該第3比較電 路輸出之第3信號； 一第四鎖存電路，架構以接收及鎖存自第1鎖存電路 輸出之信號； 一第2邏輯電路，架構以接收自第1及第2鎖存電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ . 480828 A8 B8 C8 _ D8 六、申請專利範圍 輸出之信號，並由自第1及第2鎖存電路輸出之信號，產 生該第1錯誤鎖定檢測信號；及 (請先閱讀背面之注意事項再填寫本頁) 一第3邏輯電路，架構以接收自第1及第3鎖存電路 輸出之信號，並由第1及第3鎖存電路輸出之信號，產生 該第2錯誤鎖定檢測信號。 1 1 ·如申請專利範圍第1 〇項所述之延遲型相位同 步電路，其中每一脈衝信號產生電路包括： 兩N〇R閘電路，每一 N〇R閘電路包含： 一第1輸入端，及 · 一第2輸入w， 其中，該N〇R閘電路係架構爲一正反電路，其中兩 相鄰延遲信號係分別被供給至該N〇R閘電路之第1輸入 端及一來自每一 N 0 R閘電路輸出之信號係被供給至另一 N〇R閘電路之第2輸入端。 1 2 ·如申請專利範圍第1 0項所述之延遲型相位同 步電路，其中該第1邏輯電路爲一 N〇R閘電路。 1 3 ·如申請專利範圍第1 0項所述之延遲型相位同 經濟部智慧財產局員工消費合作社印製 步電路，其中該第2及第3邏輯電路爲A N D閘電路。 1 4 ·如申請專利範圍第1 〇項所述之延遲型相位同 步電路，其中該第1固定値爲N,其中N爲1或一更大之 正整數，第2固定値爲0 · 5N,及第3固定値爲1 · 5 N 〇 5 .如申請專利範圍第1項所述之延遲型相位同步 電路，其中，每一控制延遲電路具有： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） "~ 480828 A8 B8 C8 _ D8_____ 六、申請專利範圍 一第1電壓施加節點，用以施加一電源電壓； 一第2電壓施加節點，用以施加一接地電壓；. 一第1 CMOS反轉電路，包含一·第1輸出節點，第 1通道類型之第1及第2 Μ〇S電晶體，每一電晶體具有 一源-汲極路徑及一閘極，及第2通道類型之第3及第四 Μ〇S電晶體，每一電晶體具有一源-汲極路徑及一閘極 ，其中該第1及第2 Μ〇S電晶體之源-汲極路徑係串聯 連接於第1電壓施加節點及第1輸出節點之間，第1及第 2 Μ〇S電晶體的閘極係分別被供給以由延遲控制信號所 產生之第1控制信號及由前一控制延遲電路所輸出之信號 ，第3及第四Μ〇S電晶體之源-汲極路徑係串聯連接於 第1輸出節點及第2電壓施加點之間，及第3及第四 Μ〇S電晶體之閘極係分別被供給以由延遲控制信號所產 生之第2控制信號及由前一控制延遲電路所輸出之信號； 及 一第2 C Μ ◦ S反轉電路，包括一第2輸出節點，第 1通道類型之第五及第六Μ〇S電晶體，每一電晶體具有 一源-汲極路徑及一閘極，及第2通道類型之第七及第八 Μ〇S電晶體，每一電晶體具有一源一汲極路徑及一閘極 ，其中第五及第六Μ〇S電晶體之源-汲極路徑係串聯連 接於第1電壓施加節點及第2輸出節點之間，第五及第六 Μ〇S電晶體的閘極係分別被供給以第1控制信號及於第 1輸出節點所取得之信號，第七及第八Μ 〇 s電晶體之源 -汲極路徑係串聯連接於第2輸出節點及第2電壓施加節 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） Τ' -:- (請先閲讀背面之注意事項再填寫本頁) C· 、1Τ 經濟部智慧財產局員工消費合作社印製 480828 Α8 Β8 C8 D8 々、申請專利範圍 點之間，第七及第八Μ〇S電晶體之閘極係被供給以第2 控制信號及於第1輸出節點取得之信號，及於第2輸出節 點所取得之信號係被供給至下一個控制延遲電路。 (請先閱讀背面之注意事項再填寫本頁) 裝- 、?Τ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210x297公釐） -9 -