JP2016063445A - Ｐｌｌ回路および半導体集積回路 - Google Patents

Abstract

【課題】 逓倍数の変更に起因するＰＬＬ回路の出力特性の劣化を抑制する。
【解決手段】 ＰＬＬ回路は、入力クロックとフィードバッククロックとの位相差を検出し、位相差に応じて検出信号を生成する位相比較器と、第１ノードへの電流の流し込みおよび第１ノードからの電流の引き抜きを、検出信号に応じて実行するチャージポンプ回路と、第１ノードの電圧を平滑化して制御電圧を生成するローパスフィルタと、制御電圧に応じた周波数の出力クロックを生成する電圧制御発振器と、出力クロックの周波数を所定の分周比で分周してフィードバッククロックを生成する分周器と、入力クロックと出力クロックとを受け、入力クロックの周波数に対する出力クロックの周波数の比である逓倍数を算出し、逓倍数に基づいて、チャージポンプ回路が発生する電流の電流値を制御する制御信号を生成する制御部とを有している。
【選択図】 図１

Description

本発明は、ＰＬＬ回路および半導体集積回路に関する。

ＳｏＣ（System on Chip）等の半導体集積回路は、例えば、各回路ブロックにクロックを供給するＰＬＬ（Phase Locked Loop）回路を有している。例えば、ＰＬＬ回路は、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器および分周器を有している。

位相比較器は、電圧制御発振器から分周器を介してフィードバックされたフィードバッククロック（出力クロックの周波数を分周したクロック）と入力クロックとの位相差を比較する。チャージポンプ回路は、位相比較器により検出された位相差に基づいて、ローパスフィルタ内のキャパシタを充電または放電する。ローパスフィルタは、チャージポンプ回路の出力電圧を平滑化して、電圧制御発振器の制御電圧を生成する。このように、電圧制御発振器の制御電圧は、フィードバッククロックと入力クロックとの位相差に基づいて調整される。以下、ローパスフィルタ内のキャパシタを充放電する電流は、チャージポンプ電流とも称される。

電圧制御発振器は、位相差に基づいて調整された制御電圧を受け、制御電圧に応じた周波数の出力クロックを生成する。分周器は、出力クロックの周波数を所定の分周比で分周して、フィードバッククロックを生成する。このように、ＰＬＬ回路は、入力クロックの周波数を逓倍した出力クロックを生成する。また、ＰＬＬ回路は、汎用性を持たせるために、入力クロックの周波数に対する出力クロックの周波数の比である逓倍数を変更可能に設計される。

ここで、ＰＬＬ回路の出力特性を決定する要因には、例えば、チャージポンプ電流、ローパスフィルタの時定数（キャパシタ、抵抗等）、電圧制御発振器の感度、逓倍数等が含まれる。例えば、逓倍数が変更された場合、ＰＬＬ回路の出力特性が変化する。ＰＬＬ回路の出力特性が変化することにより、ＰＬＬ回路の出力クロックのジッタが増加するなど、ＰＬＬ回路の出力特性が劣化するおそれがある。このため、ＰＬＬ回路の外部から設定される分周比の情報等に基づいて、チャージポンプ電流値を変更するＰＬＬ回路が提案されている（例えば、特許文献１、２参照）。また、電圧制御発振器の出力とフィードバッククロックとを用いて分周比を検出し、検出した分周比に応じてチャージポンプ電流値を変更するＰＬＬ回路が提案されている（例えば、特許文献３参照）。

特開２００１−１６０７５２号公報 特開平９−９３１２５号公報 特開２００１−３３９２９７号公報

ＰＬＬ回路では、分周器以外のモジュール（位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器等）が１つのＰＬＬマクロとして設計される場合がある。この場合、ＰＬＬ回路の外部から設定される分周比の情報等を用いてチャージポンプ電流値を変更する手法では、ＰＬＬマクロの汎用性が低下するおそれがある。

１つの側面では、本件開示のＰＬＬ回路および半導体集積回路は、逓倍数の変更に起因するＰＬＬ回路の出力特性の劣化を抑制することを目的とする。

一観点によれば、ＰＬＬ回路は、入力クロックとフィードバッククロックとの位相差を検出し、位相差に応じて検出信号を生成する位相比較器と、第１ノードへの電流の流し込みおよび第１ノードからの電流の引き抜きを、検出信号に応じて実行するチャージポンプ回路と、第１ノードの電圧を平滑化して制御電圧を生成するローパスフィルタと、制御電圧に応じた周波数の出力クロックを生成する電圧制御発振器と、出力クロックの周波数を所定の分周比で分周してフィードバッククロックを生成する分周器と、入力クロックと出力クロックとを受け、入力クロックの周波数に対する出力クロックの周波数の比である逓倍数を算出し、逓倍数に基づいて、チャージポンプ回路が第１ノードへ流し込む電流の電流値およびチャージポンプ回路が第１ノードから引き抜く電流の電流値を制御する制御信号を生成する制御部とを有している。

別の観点によれば、半導体集積回路は、出力クロックを生成するＰＬＬ回路と、ＰＬＬ回路からの出力クロックに基づいて動作する内部処理回路とを有し、ＰＬＬ回路は、入力クロックとフィードバッククロックとの位相差を検出し、位相差に応じて検出信号を生成する位相比較器と、第１ノードへの電流の流し込みおよび第１ノードからの電流の引き抜きを、検出信号に応じて実行するチャージポンプ回路と、第１ノードの電圧を平滑化して制御電圧を生成するローパスフィルタと、制御電圧に応じた周波数の出力クロックを生成する電圧制御発振器と、出力クロックの周波数を所定の分周比で分周してフィードバッククロックを生成する分周器と、入力クロックと出力クロックとを受け、入力クロックの周波数に対する出力クロックの周波数の比である逓倍数を算出し、逓倍数に基づいて、チャージポンプ回路が第１ノードへ流し込む電流の電流値およびチャージポンプ回路が第１ノードから引き抜く電流の電流値を制御する制御信号を生成する制御部とを有している。

本件開示のＰＬＬ回路および半導体集積回路は、逓倍数の変更に起因するＰＬＬ回路の出力特性の劣化を抑制できる。

ＰＬＬ回路および半導体集積回路の一実施形態を示す図である。 ＰＬＬ回路および半導体集積回路の別の実施形態を示す図である。 図２に示した制御部の一例を示す図である。 図２に示したチャージポンプ回路の一例を示す図である。 図３に示した制御部の動作の一例を示す図である。 図３に示したカウンタでカウントされる出力クロックのエッジ数と制御信号との対応の一例を示す図である。 図２に示したＰＬＬ回路の動作の一例を示す図である。 図１および図２に示したＰＬＬ回路を含む半導体集積回路の一例を示す図である。

以下、実施形態を図面を用いて説明する。図に示す破線の矢印は、クロック等の信号の流れを示している。また、図１、図２および図８に示す符号ＰＬＬ１、ＰＬＬ２、ＰＬＬ１０、ＰＬＬ１２は、位相同期回路（ＰＬＬ（Phase Locked Loop）回路）を示している。

図１は、ＰＬＬ回路および半導体集積回路の一実施形態を示している。この実施形態のＰＬＬ１は、ＳｏＣ（System on Chip）等の半導体集積回路ＳＥＭ１に搭載される。ＰＬＬ１は、例えば、入力クロックＣＫＩ（以下、クロックＣＫＩとも称する）を受け、入力クロックＣＫＩの周波数を逓倍した出力クロックＣＫＯ（以下、クロックＣＫＯとも称する）を半導体集積回路ＳＥＭ１内のロジック回路等に供給する。例えば、ＰＬＬ１は、出力クロックＣＫＯの周波数を分周したフィードバッククロックＣＫＦＢ（以下、クロックＣＫＦＢとも称する）と入力クロックＣＫＩとの位相が一致するように、フィードバック制御を実行する。なお、入力クロックＣＫＩは、例えば、半導体集積回路ＳＥＭに接続された水晶発振子からＰＬＬ１に供給される。

例えば、ＰＬＬ１は、位相比較器ＰＦＤ１、チャージポンプ回路ＣＰ１、ローパスフィルタＬＰＦ、電圧制御発信器ＶＣＯ、分周器ＤＩＶおよび制御部ＣＮＴ１を有している。

位相比較器ＰＦＤ１は、入力クロックＣＫＩおよびフィードバッククロックＣＫＦＢを受け、入力クロックＣＫＩとフィードバッククロックＣＫＦＢとの位相差を検出する。そして、位相比較器ＰＦＤ１は、入力クロックＣＫＩとフィードバッククロックＣＫＦＢとの位相差に応じて、検出信号ＳＰＤを生成する。例えば、位相比較器ＰＦＤ１は、フィードバッククロックＣＫＦＢの位相が入力クロックＣＫＩより遅れているとき、フィードバッククロックＣＫＦＢの位相が遅れていることを示す検出信号ＳＰＤをチャージポンプ回路ＣＰ１に出力する。また、位相比較器ＰＦＤ１は、フィードバッククロックＣＫＦＢの位相が入力クロックＣＫＩより進んでいるとき、フィードバッククロックＣＫＦＢの位相が進んでいることを示す検出信号ＳＰＤをチャージポンプ回路ＣＰ１に出力する。

チャージポンプ回路ＣＰ１は、検出信号ＳＰＤを位相比較器ＰＦＤ１から受け、制御信号ＳＩＣＰを制御部ＣＮＴ１から受ける。そして、チャージポンプ回路ＣＰ１は、ノードＮＤ１への電流Ｉｃｐの流し込みおよびノードＮＤ１からの電流Ｉｃｐの引き抜きを、検出信号ＳＰＤに応じて実行する。例えば、チャージポンプ回路ＣＰ１は、フィードバッククロックＣＫＦＢの位相が遅れていることを示す検出信号ＳＰＤに基づいて、電流ＩｃｐをローパスフィルタＬＰＦにノードＮＤ１を介して流し込む。また、チャージポンプ回路ＣＰ１は、フィードバッククロックＣＫＦＢの位相が進んでいることを示す検出信号ＳＰＤに基づいて、電流ＩｃｐをローパスフィルタＬＰＦからノードＮＤ１を介して引き抜く。

なお、チャージポンプ回路ＣＰ１の電流駆動能力は、制御信号ＳＩＣＰにより制御される。これにより、電流Ｉｃｐの電流値は、制御信号ＳＩＣＰに応じた電流値に、可変に設定される。以下、電流Ｉｃｐは、チャージポンプ電流Ｉｃｐとも称される。

ローパスフィルタＬＰＦは、チャージポンプ回路ＣＰ１の出力電圧（ノードＮＤ１の電圧）を平滑化して、制御電圧ＳＣＶを生成する。ローパスフィルタＬＰＦにより生成された制御電圧ＳＣＶは、電圧制御発信器ＶＣＯに供給される。

電圧制御発信器ＶＣＯは、ローパスフィルタＬＰＦから受けた制御電圧ＳＣＶに応じた周波数の出力クロックＣＫＯを生成し、生成した出力クロックＣＫＯを、ＰＬＬ１の外部、分周器ＤＩＶおよび制御部ＣＮＴ１に出力する。

分周器ＤＩＶは、出力クロックＣＫＯの周波数を所定の分周比で分周してフィードバッククロックＣＫＦＢを生成し、生成したフィードバッククロックＣＫＦＢを位相比較器ＰＦＤ１に出力する。なお、分周器ＤＩＶの分周比は、例えば、ＰＬＬ１の外部から可変に設定されてもよい。

制御部ＣＮＴ１は、入力クロックＣＫＩおよび出力クロックＣＫＯを受け、入力クロックＣＫＩの周波数に対する出力クロックＣＫＯの周波数の比である逓倍数を算出する。そして、制御部ＣＮＴ１は、チャージポンプ回路ＣＰ１が発生する電流Ｉｃｐの電流値を制御する制御信号ＳＩＣＰを、逓倍数に基づいて生成する。例えば、制御部ＣＮＴ１は、入力クロックＣＫＩが高レベルの期間に、出力クロックＣＫＯの立ち下がりエッジの数をカウントする。そして、制御部ＣＮＴ１は、カウント値を示す制御信号ＳＩＣＰをチャージポンプ回路ＣＰ１に出力する。

ここで、ＰＬＬ１等のＰＬＬ回路において、帰還をかけないときの利得であるオープンループ利得は、チャージポンプ電流Ｉｃｐ（チャージポンプ回路ＣＰが発生する電流Ｉｃｐ）の電流値に比例し、逓倍数に反比例する。したがって、チャージポンプ電流Ｉｃｐの電流値が制御されないＰＬＬ回路では、逓倍数の変更に伴い、ＰＬＬ回路のオープンループ利得等の出力特性が変動する。このため、逓倍数の変更に伴い、ＰＬＬ回路のジッタの利得がピークとなる周波数が、半導体集積回路等の電源ノイズの周波数に近づく場合がある。この場合、ジッタの利得の周波数特性におけるピークの高さが大きくなり、ＰＬＬ回路の出力クロックＣＫＯのジッタがさらに増加する。

これに対し、ＰＬＬ１では、制御部ＣＮＴ１は、ジッタの利得の周波数特性におけるピークの高さが小さくなるように、チャージポンプ電流Ｉｃｐの電流値を制御する。これにより、ＰＬＬ１は、出力クロックＣＫＯのジッタが増加することを抑制できる。

例えば、制御部ＣＮＴ１は、チャージポンプ電流Ｉｃｐの電流値が逓倍数に比例して大きくなるように、制御信号ＳＩＣＰを生成する。チャージポンプ電流Ｉｃｐが制御信号ＳＩＣＰに応じた電流値に制御されることにより、逓倍数の変更に起因するオープンループ利得の変動（逓倍数に反比例する変化量）を打ち消すことができる。これにより、逓倍数の変更に伴うＰＬＬ１のオープンループ利得の変動が抑制され、逓倍数の変更に伴うＰＬＬ１の出力特性の変動が抑制される。

したがって、ＰＬＬ１は、逓倍数の変更に起因するＰＬＬ１の出力特性の劣化を抑制できる。例えば、ＰＬＬ１は、ＰＬＬ１のジッタの利得がピークとなる周波数が、半導体集積回路ＳＥＭの電源ノイズの周波数に近づくことを抑制できる。これにより、ＰＬＬ１は、出力クロックＣＫＯのジッタが増加することを抑制できる。

以上、図１に示した実施形態では、制御部ＣＮＴ１は、入力クロックＣＫＩおよび出力クロックＣＫＯを用いて逓倍数を算出し、算出した逓倍数に基づいて、チャージポンプ回路ＣＰ１が発生する電流Ｉｃｐの電流値を制御する。これにより、逓倍数の変更に起因するＰＬＬ１の出力特性の劣化を抑制することができる。

図２は、ＰＬＬ回路および半導体集積回路の別の実施形態を示している。この実施形態のＰＬＬ２は、図１に示した位相比較器ＰＦＤ１、チャージポンプ回路ＣＰ１および制御部ＣＮＴ１の代わりに、位相比較器ＰＦＤ２、チャージポンプ回路ＣＰ２および制御部ＣＮＴ２を有している。また、ＰＬＬ２では、ロック検出回路ＬＤＥＴが図１に示したＰＬＬ１に追加されている。ＰＬＬ２のその他の構成は、図１に示したＰＬＬ１と同一または同様である。また、この実施形態の半導体集積回路ＳＥＭ２は、図１に示したＰＬＬ１の代わりにＰＬＬ２を有していることを除いて、図１に示した半導体集積回路ＳＥＭ１と同一または同様である。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。

ＰＬＬ２は、例えば、位相比較器ＰＦＤ２、チャージポンプ回路ＣＰ２、ローパスフィルタＬＰＦ、電圧制御発信器ＶＣＯ、分周器ＤＩＶ、制御部ＣＮＴ２およびロック検出回路ＬＤＥＴを有している。

位相比較器ＰＦＤ２は、図１に示した位相比較器ＰＦＤ１と同一または同様である。なお、アップ信号ＳＰＤｕｐおよびダウン信号ＳＰＤｄｎは、検出信号ＳＰＤの一例である。例えば、位相比較器ＰＦＤ２は、フィードバッククロックＣＫＦＢの位相が入力クロックＣＫＩより遅れているとき、アップ信号ＳＰＤｕｐをアサートする。また、位相比較器ＰＦＤ２は、フィードバッククロックＣＫＦＢの位相が入力クロックＣＫＩより進んでいるとき、ダウン信号ＳＰＤｄｎをアサートする。

チャージポンプ回路ＣＰ２は、図１に示したチャージポンプ回路ＣＰ１と同一または同様である。例えば、チャージポンプ回路ＣＰ２は、アップ信号ＳＰＤｕｐおよびダウン信号ＳＰＤｄｎを位相比較器ＰＦＤ２から受け、３ビットの制御信号ＳＩＣＰ［２：０］を制御部ＣＮＴ２から受ける。そして、チャージポンプ回路ＣＰ２は、アップ信号ＳＰＤｕｐに基づいて、電流Ｉｃｐ１（以下、チャージポンプ電流Ｉｃｐ１とも称する）をローパスフィルタＬＰＦにノードＮＤ１を介して流し込む。また、チャージポンプ回路ＣＰ２は、ダウン信号ＳＰＤｄｎに基づいて、電流Ｉｃｐ２（以下、チャージポンプ電流Ｉｃｐ２とも称する）をローパスフィルタＬＰＦからノードＮＤ１を介して引き抜く。

チャージポンプ電流Ｉｃｐ（Ｉｃｐ１、Ｉｃｐ２）の電流値は、例えば、チャージポンプ回路ＣＰ２の電流駆動能力が制御信号ＳＩＣＰ［２：０］に基づいて制御されることにより、可変に設定される。例えば、チャージポンプ電流Ｉｃｐ（Ｉｃｐ１、Ｉｃｐ２）は、制御信号ＳＩＣＰ［２：０］の値に対応した電流値に設定される。なお、制御信号ＳＩＣＰのビット数は、３ビットに限定されない。

ロック検出回路ＬＤＥＴは、アップ信号ＳＰＤｕｐおよびダウン信号ＳＰＤｄｎを位相比較器ＰＦＤ２から受け、出力クロックＣＫＯが所定の周波数範囲に収まったロック状態か否かをアップ信号ＳＰＤｕｐおよびダウン信号ＳＰＤｄｎに基づいて判定する。そして、ロック検出回路ＬＤＥＴは、判定結果を示すロック信号ＳＬＫをＰＬＬ２の外部および制御部ＣＮＴ２に出力する。以下、出力クロックＣＫＯが所定の周波数範囲に収まったロック状態になることは、ロックアップとも称される。

例えば、ロック検出回路ＬＤＥＴは、アップ信号ＳＰＤｕｐとダウン信号ＳＰＤｄｎとの排他的論理和を演算する排他的論理和回路等を有している。そして、ロック検出回路ＬＤＥＴは、排他的論理和回路の出力のパルス幅が所定値以下に収まったか否かを判定することにより、ロックアップしたか否かを判定する。ロック検出回路ＬＤＥＴは、ロックアップしたと判定したとき、ロック状態を示すロック信号ＳＬＫ（例えば、低レベルのロック信号ＳＬＫ）を出力する。

例えば、ＰＬＬ２の起動時では、ロック検出回路ＬＤＥＴは、高レベルのロック信号ＳＬＫを出力する。そして、ロック検出回路ＬＤＥＴは、アップ信号ＳＰＤｕｐおよびダウン信号ＳＰＤｄｎのパルス幅が所定値以下に収まったときに、ロックアップしたと判定し、低レベルのロック信号ＳＬＫを出力する。

ローパスフィルタＬＰＦ、電圧制御発信器ＶＣＯおよび分周器ＤＩＶは、図１に示したローパスフィルタＬＰＦ、電圧制御発信器ＶＣＯおよび分周器ＤＩＶと同一または同様である。なお、図２に示した分周器ＤＩＶは、分周比設定信号ＳＳＥＴをＰＬＬ１の外部から受け、分周比設定信号ＳＳＥＴに基づく分周比で出力クロックＣＫＯの周波数を分周してフィードバッククロックＣＫＦＢを生成する。

制御部ＣＮＴ２は、ロック信号ＳＬＫ、入力クロックＣＫＩおよび出力クロックＣＫＯを受け、逓倍数を算出する。そして、制御部ＣＮＴ２は、チャージポンプ電流Ｉｃｐ１、Ｉｃｐ２の電流値を制御する制御信号ＳＩＣＰ［２：０］を、逓倍数に基づいて生成する。例えば、制御部ＣＮＴ２は、ロック信号ＳＬＫがロック状態を示すまで、チャージポンプ電流Ｉｃｐ１、Ｉｃｐ２の電流値を予め設定された初期値に維持させる制御信号ＳＩＣＰ［２：０］をチャージポンプ回路ＣＰ２に出力する。そして、制御部ＣＮＴ２は、ロック信号ＳＬＫがロック状態を示した場合、チャージポンプ電流Ｉｃｐ１、Ｉｃｐ２の電流値を逓倍数に応じた電流値に制御する制御信号ＳＩＣＰ［２：０］を、チャージポンプ回路ＣＰ２に出力する。

例えば、制御部ＣＮＴ２は、ロック状態を示すロック信号ＳＬＫをロック検出回路ＬＤＥＴから受けた場合、入力クロックＣＫＩが高レベルの期間に、出力クロックＣＫＯの立ち下がりエッジの数をカウントする。そして、制御部ＣＮＴ２は、カウント値を示す制御信号ＳＩＣＰ［２：０］をチャージポンプ回路ＣＰ２に出力する。

ここで、ＰＬＬ２等のＰＬＬ回路では、分周器ＤＩＶ以外のモジュール（位相比較器ＰＦＤ２、チャージポンプ回路ＣＰ２、ローパスフィルタＬＰＦ、電圧制御発振器ＶＣＯ等）が１つのＰＬＬマクロとして設計される場合がある。この場合、ＰＬＬ回路の外部から設定される分周比設定信号ＳＳＥＴ等を用いてチャージポンプ電流Ｉｃｐの電流値を変更する手法では、ＰＬＬマクロのインタフェース等は、分周比設定信号ＳＳＥＴの仕様に合わせて設計される。例えば、分周比設定信号ＳＳＥＴを制御信号ＳＩＣＰに変換するデコーダは、分周比設定信号ＳＳＥＴの仕様が変更される度に変更される。このため、ＰＬＬマクロの汎用性が低下するおそれがある。

これに対し、ＰＬＬ２では、入力クロックＣＫＩと出力クロックＣＫＯとを用いて逓倍数を算出する制御部ＣＮＴ２をＰＬＬマクロに含めることにより、ＰＬＬマクロの汎用性が低下することを抑制できる。

また、ＰＬＬマクロ用のアナログ電源とは別のデジタル電源から分周器ＤＩＶに電源電圧が供給される場合がある。この場合、分周器ＤＩＶに供給されるデジタル電源の電源ノイズの影響により、分周器ＤＩＶの遅延時間が変動することがある。この場合、出力クロックＣＫＯと分周器ＤＩＶから出力されるフィードバッククロックＣＫＦＢとを用いて逓倍数を算出する方法では、フィードバッククロックＣＫＦＢのジッタの影響により、出力クロックＣＫＯのクロック数を誤ってカウントするおそれがある。

これに対し、ＰＬＬ２では、入力クロックＣＫＩが高レベルの期間における出力クロックＣＫＯのクロック数をカウントするため、フィードバッククロックＣＫＦＢのジッタに起因する誤ったカウントを低減できる。したがって、ＰＬＬ２では、出力クロックＣＫＯのクロック数を誤ってカウントすることを低減できる。なお、ＰＬＬ２および半導体集積回路ＳＥＭ２の構成は、この例に限定されない。

図３は、図２に示した制御部ＣＮＴ２の一例を示している。制御部ＣＮＴ２は、カウンタＣＴ１０および保持部ＬＣＨを有している。カウンタＣＴ１０は、例えば、ロック信号ＳＬＫ、入力クロックＣＫＩおよび出力クロックＣＫＯを受ける。そして、カウンタＣＴ１０は、ロック信号ＳＬＫが低レベルで、入力クロックＣＫＩが高レベルの期間に、出力クロックＣＫＯのクロック数をカウントする。また、カウンタＣＴ１０は、カウント値を示す制御信号ＳＩＣＰ１０、ＳＩＣＰ１１、ＳＩＣＰ１２を保持部ＬＣＨに出力する。

例えば、カウンタＣＴ１０は、論理積回路ＡＮＤ１０、フリップフロップＴＦＦ１０、ＴＦＦ１１、ＴＦＦ１２を有している。論理積回路ＡＮＤ１０は、入力クロックＣＫＩおよび出力クロックＣＫＯを受け、入力クロックＣＫＩと出力クロックＣＫＯとの論理積結果ＣＫＣＴ（以下、クロックＣＫＣＴとも称する）をフリップフロップＴＦＦ１０の端子Ｔに出力する。

フリップフロップＴＦＦ１０、ＴＦＦ１１、ＴＦＦ１２は、例えば、Ｔ型のフリップフロップである。例えば、フリップフロップＴＦＦ１０、ＴＦＦ１１、ＴＦＦ１２は、端子Ｔで受けた入力信号が高レベルから低レベルに立ち下がる度に、端子Ｑ、ＱＢから出力する出力信号のレベルを反転させる。なお、端子ＱＢから出力される出力信号は、端子Ｑから出力される出力信号を反転した信号である。また、フリップフロップＴＦＦ１０、ＴＦＦ１１、ＴＦＦ１２は、ロック信号ＳＬＫが高レベルのときに、初期状態にリセットされる。

フリップフロップＴＦＦ１０の端子Ｔは、論理積回路ＡＮＤ１０の出力に接続されている。フリップフロップＴＦＦ１０の端子Ｑは、フリップフロップＴＦＦ１１の端子Ｔおよび保持部ＬＣＨに接続されている。フリップフロップＴＦＦ１１の端子Ｑは、フリップフロップＴＦＦ１２の端子Ｔおよび保持部ＬＣＨに接続されている。フリップフロップＴＦＦ１２の端子Ｑは、保持部ＬＣＨに接続されている。すなわち、フリップフロップＴＦＦ１０、ＴＦＦ１１、ＴＦＦ１２のそれぞれの端子Ｑから出力される信号ＳＩＣＰ１０、ＳＩＣＰ１１、ＳＩＣＰ１２は、保持部ＬＣＨに伝達される。

保持部ＬＣＨは、信号ＳＩＣＰ１０、ＳＩＣＰ１１、ＳＩＣＰ１２、ロック信号ＳＬＫおよび入力クロックＣＫＩを受け、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２をチャージポンプ回路ＣＰ２に出力する。制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２は、制御信号ＳＩＣＰ[２：０]の０ビット目（最下位ビット）、１ビット目、２ビット目（最上位ビット）にそれぞれ対応している。

例えば、保持部ＬＣＨは、ロック信号ＳＬＫが高レベルから低レベルに変化した後の入力クロックＣＫＩの最初の立ち下がりエッジを検出したときに、信号ＳＩＣＰ１０、ＳＩＣＰ１１、ＳＩＣＰ１２の値を保持する。そして、保持部ＬＣＨは、ロック信号ＳＬＫが低レベルの期間中、保持した値（信号ＳＩＣＰ１０、ＳＩＣＰ１１、ＳＩＣＰ１２の値）を制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２としてチャージポンプ回路ＣＰ２に出力する。制御信号ＳＩＣＰ１０、ＳＩＣＰ１１、ＳＩＣＰ１２は、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２にそれぞれ対応している。ロック信号ＳＬＫが高レベルの期間では、保持部ＬＣＨは、予め設定された初期値（例えば、”０”、”０”、”１”）を、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２としてチャージポンプ回路ＣＰ２に出力する。

なお、制御部ＣＮＴ２の構成は、この例に限定されない。例えば、カウンタＣＴ１０は、入力クロックＣＫＩの１周期における出力クロックＣＫＯのクロック数をカウントしてもよい。この場合、論理積回路ＡＮＤ１０は、省かれてもよい。

図４は、図２に示したチャージポンプ回路ＣＰ２の一例を示している。チャージポンプ回路ＣＰ２は、例えば、トランジスタＭＰ１０−ＭＰ１２、ＭＰ２０−ＭＰ２２、ＭＮ１０−ＭＮ１２、ＭＮ２０−ＭＮ２２、電流源ＩＳ１０−ＩＳ１２、ＩＳ２０−ＩＳ２２、インバータＩＮＶ１０、ＩＮＶ２０−ＩＮＶ２２を有している。

トランジスタＭＰ１０−ＭＰ１２、ＭＰ２０−ＭＰ２２は、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタＭＮ１０−ＭＮ１２、ＭＮ２０−ＭＮ２２は、Ｎ型のＭＯＳトランジスタである。電流源ＩＳ１０、ＩＳ２０に流れる電流の値は電流値Ｉｒｅｆであり、電流源ＩＳ１１、ＩＳ２１に流れる電流の値は電流値Ｉｒｅｆの２倍であり、電流源ＩＳ１２、ＩＳ２２に流れる電流の値は電流値Ｉｒｅｆの４倍である。

電流源ＩＳ１０、トランジスタＭＰ２０、ＭＰ１０、ＭＮ１０、ＭＮ２０、電流源ＩＳ２０は、電源線ＶＤＤと接地線との間に直列に接続されている。電流源ＩＳ１１、トランジスタＭＰ２１、ＭＰ１１、ＭＮ１１、ＭＮ２１、電流源ＩＳ２１は、電源線ＶＤＤと接地線との間に直列に接続されている。電流源ＩＳ１２、トランジスタＭＰ２２、ＭＰ１２、ＭＮ１２、ＭＮ２２、電流源ＩＳ２２は、電源線ＶＤＤと接地線との間に直列に接続されている。

また、トランジスタＭＰ１０、ＭＰ１１、ＭＰ１２のゲートは、インバータＩＮＶ１０の出力に接続されている。トランジスタＭＰ２０、ＭＰ２１、ＭＰ２２のゲートは、インバータＩＮＶ２０、ＩＮＶ２１、ＩＮＶ２２の出力にそれぞれ接続されている。トランジスタＭＮ１０、ＭＮ１１、ＭＮ１２のゲートは、互いに接続され、ダウン信号ＳＰＤｄｎを受ける。トランジスタＭＮ２０、ＭＮ２１、ＭＮ２２のゲートは、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２をそれぞれ受ける。そして、トランジスタＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＮ１０、ＭＮ１１、ＭＮ１２のドレインは、ノードＮＤ１に接続されている。

インバータＩＮＶ１０は、アップ信号ＳＰＤｕｐを受け、アップ信号ＳＰＤｕｐを反転した信号をトランジスタＭＰ１０、ＭＰ１１、ＭＰ１２のゲートに出力する。インバータＩＮＶ２０は、制御信号ＳＩＣＰ０を受け、制御信号ＳＩＣＰ０を反転した信号をトランジスタＭＰ２０のゲートに出力する。インバータＩＮＶ２１は、制御信号ＳＩＣＰ１を受け、制御信号ＳＩＣＰ１を反転した信号をトランジスタＭＰ２１のゲートに出力する。インバータＩＮＶ２２は、制御信号ＳＩＣＰ２を受け、制御信号ＳＩＣＰ２を反転した信号をトランジスタＭＰ２２のゲートに出力する。

例えば、制御信号ＳＩＣＰ０が高レベルの場合、トランジスタＭＰ２０、ＭＮ２０がオン状態（導通状態）に設定され、電流値Ｉｒｅｆの電流を発生する電流源ＩＳ１０、ＩＳ２０が使用可能な状態に設定される。制御信号ＳＩＣＰ１が高レベルの場合、トランジスタＭＰ２１、ＭＮ２１がオン状態に設定され、電流値Ｉｒｅｆの２倍の電流を発生する電流源ＩＳ１１、ＩＳ２１が使用可能な状態に設定される。制御信号ＳＩＣＰ２が高レベルの場合、トランジスタＭＰ２２、ＭＮ２２がオン状態に設定され、電流値Ｉｒｅｆの４倍の電流を発生する電流源ＩＳ１２、ＩＳ２２が使用可能な状態に設定される。このように、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２により、チャージポンプ電流Ｉｃｐの電流値が設定される。

また、例えば、アップ信号ＳＰＤｕｐが高レベルの場合、トランジスタＭＰ１０、ＭＰ１１、ＭＰ１２がオン状態に設定され、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２に応じた電流値のチャージポンプ電流Ｉｃｐ１がノードＮＤ１に流れ込む。ダウン信号ＳＰＤｄｎが高レベルの場合、トランジスタＭＮ１０、ＭＮ１１、ＭＮ１２がオン状態に設定され、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２に応じた電流値のチャージポンプ電流Ｉｃｐ２がノードＮＤ１から引き抜かれる。

なお、チャージポンプ回路ＣＰ２の構成は、この例に限定されない。例えば、電流値Ｉｒｅｆの８倍の電流を発生する電流源を含む要素群がチャージポンプ回路ＣＰ２に追加され、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２が全て低レベルのとき、チャージポンプ電流Ｉｃｐの電流値が電流値Ｉｒｅｆの８倍に設定されてもよい。あるいは、電流源ＩＳ１０、電源線ＶＤＤと接地線との間に直列に接続されたトランジスタＭＰ２０、ＭＰ１０、ＭＮ１０、ＭＮ２０、電流源ＩＳ２０と同一または同様な要素群が追加されてもよい。この場合、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２が全て低レベルのときのみ、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２のレベルを反転した信号がトランジスタＭＮ２０−ＭＮ２２のゲートに供給される。また、トランジスタＭＰ２０−ＭＰ２２のゲートには、制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２と同じレベルの信号が供給される。

図５は、図３に示した制御部ＣＮＴ２の動作の一例を示している。なお、図５は、入力クロックＣＫＩの周波数を８逓倍して出力クロックＣＫＯが生成されたときと、入力クロックＣＫＩの周波数を１２逓倍して出力クロックＣＫＯが生成されたときの制御部ＣＮＴ２の動作の一例を示している。出力クロックＣＫＯのクロック数は、ロック信号ＳＬＫが高レベルから低レベルに変化した後、入力クロックＣＫＩが高レベルの期間ＰＨ、計測される。

例えば、ロック信号ＳＬＫが高レベルの期間では、制御信号ＳＩＣＰ１０、ＳＩＣＰ１１、ＳＩＣＰ１２は、低レベルに維持され、制御信号ＳＩＣＰ［２：０］の値は、予め設定された初期値（例えば、００１）に維持される。

期間ＰＨでは、制御信号ＳＩＣＰ１０のレベルは、入力クロックＣＫＩと出力クロックＣＫＯとの論理積結果であるクロックＣＫＣＴが高レベルから低レベルに立ち下がる度に、反転する。制御信号ＳＩＣＰ１１のレベルは、制御信号ＳＩＣＰ１０が高レベルから低レベルに立ち下がる度に、反転する。制御信号ＳＩＣＰ１２のレベルは、制御信号ＳＩＣＰ１１が高レベルから低レベルに立ち下がる度に、反転する。

そして、入力クロックＣＫＩが高レベルから低レベルに立ち下がったとき（期間ＰＨの終了時）、制御信号ＳＩＣＰ１０、ＳＩＣＰ１１、ＳＩＣＰ１２のレベルが、制御信号ＳＩＣＰ［２：０］の値として保持される。例えば、８逓倍の場合では、期間ＰＨの終了時の制御信号ＳＩＣＰ１２、ＳＩＣＰ１１、ＳＩＣＰ１０の値（”１”、”０”、”０”）が、制御信号ＳＩＣＰ［２：０］の値（２進数では”１００”、１０進数では”４”）として保持される。また、例えば、１２逓倍の場合では、期間ＰＨの終了時の制御信号ＳＩＣＰ１２、ＳＩＣＰ１１、ＳＩＣＰ１０の値（”１”、”１”、”０”）が、制御信号ＳＩＣＰ［２：０］の値（２進数では”１１０”、１０進数では”６”）として保持される。

なお、ロック信号ＳＬＫが高レベルから低レベルに変化した後の入力クロックＣＫＩの最初の立ち下がりエッジで保持された制御信号ＳＩＣＰ［２：０］の値は、ロック信号ＳＬＫが低レベルの期間中維持される。

図６は、図３に示したカウンタＣＴ１０でカウントされる出力クロックＣＫＯのエッジ数と制御信号ＳＩＣＰ０、ＳＩＣＰ１、ＳＩＣＰ２との対応の一例を示している。カウンタＣＴ１０は、図５に示したように、入力クロックＣＫＩが高レベルの期間ＰＨに、出力クロックＣＫＯの立ち下がりエッジの数をカウントする。したがって、制御信号ＳＩＣＰ［２：０］の値は、入力クロックＣＫＩが高レベルの期間ＰＨ（入力クロックＣＫＩの半周期）における出力クロックＣＫＯの立ち下がりエッジの数に対応している。

このため、制御信号ＳＩＣＰ［２：０］の値を２倍した値は、逓倍数に対応している。また、チャージポンプ電流Ｉｃｐは、電流値Ｉｒｅｆに制御信号ＳＩＣＰ［２：０］の値を乗算した値に設定される。なお、逓倍数が奇数の場合、制御信号ＳＩＣＰ［２：０］の値は逓倍数の前後の値のいずれかを２分の１にした値になる。このため、例えば、５逓倍の場合、チャージポンプ電流Ｉｃｐは、電流値Ｉｒｅｆの２倍または電流値Ｉｒｅｆの３倍の電流値に設定される。

図７は、図２に示したＰＬＬ回路の動作の一例を示している。なお、図７に示した動作は、チャージポンプ電流Ｉｃｐを設定する処理を示している。ステップＳ１００が実行される前では、チャージポンプ電流Ｉｃｐの電流値は、初期値に設定されている。

ステップＳ１００では、ロック検出回路ＬＤＥＴは、図２で説明したように、ロックアップしたか否かを判定する。ロックアップしていない場合（ステップＳ１００のＮｏ）、ＰＬＬ２の動作は、ステップＳ１００に戻る。ロックアップした場合（ステップＳ１００のＹｅｓ）、ＰＬＬ２の動作は、ステップＳ１１０に移る。すなわち、チャージポンプ電流Ｉｃｐを設定するためのステップＳ１１０−Ｓ１３０の処理は、ロックアップした後に実行される。

ステップＳ１１０では、カウンタＣＴ１０は、図５で説明したように、入力クロックＣＫＩが高レベルの期間ＰＨ（入力クロックＣＫＩの半周期）における出力クロックＣＫＯの立ち下がりエッジの数をカウントする。

ステップＳ１２０では、保持部ＬＣＨは、入力クロックＣＫＩの立ち下がりエッジを検出したか否かを判定する。入力クロックＣＫＩの立ち下がりエッジが検出されていない場合、ＰＬＬ２の動作は、ステップＳ１２０に戻る。入力クロックＣＫＩの立ち下がりエッジが検出された場合、ＰＬＬ２の動作は、ステップＳ１３０に移る。

ステップＳ１３０では、保持部ＬＣＨは、制御信号ＳＩＣＰ［２：０］の値を確定する。例えば、保持部ＬＣＨは、入力クロックＣＫＩの立ち下がりエッジが検出されたときのカウント値（制御信号ＳＩＣＰ１２、ＳＩＣＰ１１、ＳＩＣＰ１０の値）を、制御信号ＳＩＣＰ［２：０］の値として保持する。これにより、制御信号ＳＩＣＰ［２：０］の値が確定し、チャージポンプ電流Ｉｃｐの電流値が逓倍数に応じた電流値に設定される。なお、ＰＬＬ２の動作は、この例に限定されない。

以上、図２から図７に示した実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、制御部ＣＮＴ２は、入力クロックＣＫＩおよび出力クロックＣＫＯを用いて逓倍数を算出し、算出した逓倍数に基づいて、チャージポンプ電流Ｉｃｐ（Ｉｃｐ１、Ｉｃｐ２）の電流値を制御する。これにより、逓倍数の変更に起因するＰＬＬ２の出力特性の劣化を抑制することができる。

さらに、この実施形態では、ＰＬＬ２は、出力クロックＣＫＯが所定の周波数範囲に収まったロック状態か否かをアップ信号ＳＰＤｕｐおよびダウン信号ＳＰＤｄｎに基づいて判定するロック検出回路ＬＤＥＴを有している。そして、制御部ＣＮＴ２は、ロック状態になるまで、チャージポンプ電流Ｉｃｐの電流値を予め設定された初期値に維持する。これにより、ロック状態になるまでのチャージポンプ電流Ｉｃｐの電流値を安定させることができる。

図８は、図１および図２に示したＰＬＬ回路を含む半導体集積回路の一例を示している。なお、半導体集積回路ＳＥＭ１０は、例えば、デジタルカメラに搭載される。半導体集積回路ＳＥＭ１０は、ＰＬＬ１０、ＰＬＬ１２、分周器ＤＩＶＥＸ、高速入出力回路ＨＳＩＯ１０、ＨＳＩＯ１２を有している。

ＰＬＬ１０は、図１に示したＰＬＬ１または図２に示したＰＬＬ２である。例えば、ＰＬＬ１０は、２７ＭＨｚの入力クロックＣＫＩを、半導体集積回路ＳＥＭ１０に接続された水晶発振子ＸＯから受ける。そして、ＰＬＬ１０は、入力クロックＣＫＩの周波数を２８逓倍したクロックＣＫＯ１０を生成する。これにより、７５６ＭＨｚのクロックＣＫＯ１０が生成される。

分周器ＤＩＶＥＸは、７５６ＭＨｚのクロックＣＫＯ１０をＰＬＬ１０から受け、クロックＣＫＯ１０の周波数を１５分周したクロックＣＫＯ１１を生成する。これにより、５０．４ＭＨｚのクロックＣＫＯ１１が生成される。５０．４ＭＨｚのクロックＣＫＯ１１は、高速入出力回路ＨＳＩＯ１０に供給される。

高速入出力回路ＨＳＩＯ１０は、クロックＣＫＯ１０の分周クロックであるクロックＣＫＯ１１に基づいて動作する半導体集積回路ＳＥＭ１０の内部処理回路であって、例えば、ＳＤメモリカードに用いられるインタフェースの規格であるＵＨＳ−ＩＩに対応したＳＤメモリカードマクロである。高速入出力回路ＨＳＩＯ１０は、入力データＤＩ１０および５０．４ＭＨｚのクロックＣＫＯ１１を受ける。そして、高速入出力回路ＨＳＩＯ１０は、５０．４ＭＨｚのクロックＣＫＯ１１に同期して、出力データＤＯ１０を半導体集積回路ＳＥＭ１０の外部に出力する。

ＰＬＬ１２は、図１に示したＰＬＬ１または図２に示したＰＬＬ２である。例えば、ＰＬＬ１２は、２７ＭＨｚの入力クロックＣＫＩを水晶発振子ＸＯから受ける。そして、ＰＬＬ１２は、入力クロックＣＫＩの周波数を１１逓倍したクロックＣＫＯ１２を生成する。これにより、２９７ＭＨｚのクロックＣＫＯ１２が生成される。２９７ＭＨｚのクロックＣＫＯ１２は、高速入出力回路ＨＳＩＯ１２に供給される。

高速入出力回路ＨＳＩＯ１２は、クロックＣＫＯ１２に基づいて動作する半導体集積回路ＳＥＭ１０の内部処理回路であって、例えば、ＨＤＭＩ（High-Definition Multimedia Interface：登録商標）に対応したＨＤＭＩマクロである。高速入出力回路ＨＳＩＯ１２は、入力データＤＩ１２および２９７ＭＨｚのクロックＣＫＯ１２を受ける。そして、高速入出力回路ＨＳＩＯ１２は、２９７ＭＨｚのクロックＣＫＯ１２に同期して、出力データＤＯ１２を半導体集積回路ＳＥＭ１０の外部に出力する。

高速入出力回路ＨＳＩＯ１０の出力波形（出力データＤＯ１０の波形）の品質は、駆動クロックＣＫＯ１１の元となるＰＬＬ１０の出力クロックＣＫＯ１０の品質に依存する。同様に、高速入出力回路ＨＳＩＯ１２の出力波形（出力データＤＯ１２の波形）の品質は、駆動クロックＣＫＯ１２（ＰＬＬ１２の出力クロックＣＫＯ１２）の品質に依存する。したがって、ＰＬＬ１０、ＰＬＬ１２の出力特性の劣化を抑制することにより、高速入出力回路ＨＳＩＯ１０、ＨＳＩＯ１２の出力波形の劣化を抑制することができる。すなわち、高速入出力回路ＨＳＩＯ１０、ＨＳＩＯ１２の出力波形の品質を向上することができる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＮＤ１０‥論理積回路；ＣＮＴ１、ＣＮＴ２‥制御部；ＣＰ１、ＣＰ２‥チャージポンプ回路；ＣＴ１０‥カウンタ；ＤＩＶ、ＤＩＶＥＸ‥分周器；ＨＳＩＯ１０、ＨＳＩＯ１２‥高速入出力回路；ＩＮＶ１０、ＩＮＶ２０−ＩＮＶ２２‥インバータ；ＩＳ１０−ＩＳ１２、ＩＳ２０−ＩＳ２２‥電流源；ＬＣＨ‥保持部；ＬＤＥＴ‥ロック検出回路；ＬＰＦ‥ローパスフィルタ；ＭＰ１０−ＭＰ１２、ＭＰ２０−ＭＰ２２、ＭＮ１０−ＭＮ１２、ＭＮ２０−ＭＮ２２‥トランジスタ；ＰＦＤ１、ＰＦＤ２‥位相比較器；ＰＬＬ１、ＰＬＬ２、ＰＬＬ１０、ＰＬＬ１２‥ＰＬＬ回路；ＳＥＭ１、ＳＥＭ２、ＳＥＭ１０‥半導体集積回路；ＴＦＦ１０、ＴＦＦ１１、ＴＦＦ１２‥フリップフロップ；ＶＣＯ‥電圧制御発信器

Claims (4)

1. 入力クロックとフィードバッククロックとの位相差を検出し、前記位相差に応じて検出信号を生成する位相比較器と、
   第１ノードへの電流の流し込みおよび前記第１ノードからの電流の引き抜きを、前記検出信号に応じて実行するチャージポンプ回路と、
   前記第１ノードの電圧を平滑化して制御電圧を生成するローパスフィルタと、
   前記制御電圧に応じた周波数の出力クロックを生成する電圧制御発振器と、
   前記出力クロックの周波数を所定の分周比で分周して前記フィードバッククロックを生成する分周器と、
   前記入力クロックと前記出力クロックとを受け、前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数を算出し、前記逓倍数に基づいて、前記チャージポンプ回路が前記第１ノードへ流し込む電流の電流値および前記チャージポンプ回路が前記第１ノードから引き抜く電流の電流値を制御する制御信号を生成する制御部とを備えている
   ことを特徴とするＰＬＬ回路。
2. 請求項１に記載のＰＬＬ回路において、
   前記出力クロックが所定の周波数範囲に収まったロック状態か否かを前記検出信号に基づいて判定し、判定結果を前記制御部に出力するロック検出回路を備え、
   前記制御部は、前記判定結果が前記ロック状態を示すまで、前記チャージポンプ回路が発生する電流の電流値を予め設定された初期値に維持させる制御信号を出力し、前記判定結果が前記ロック状態を示した場合、前記チャージポンプ回路が発生する電流の電流値を前記逓倍数に応じた電流値に制御する制御信号を出力する
   ことを特徴とするＰＬＬ回路。
3. 出力クロックを生成するＰＬＬ回路と、
   前記ＰＬＬ回路からの前記出力クロックに基づいて動作する内部処理回路と
   を含む半導体集積回路であって、
   前記ＰＬＬ回路は、
   入力クロックとフィードバッククロックとの位相差を検出し、前記位相差に応じて検出信号を生成する位相比較器と、
   第１ノードへの電流の流し込みおよび前記第１ノードからの電流の引き抜きを、前記検出信号に応じて実行するチャージポンプ回路と、
   前記第１ノードの電圧を平滑化して制御電圧を生成するローパスフィルタと、
   前記制御電圧に応じた周波数の前記出力クロックを生成する電圧制御発振器と、
   前記出力クロックの周波数を所定の分周比で分周して前記フィードバッククロックを生成する分周器と、
   前記入力クロックと前記出力クロックとを受け、前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数を算出し、前記逓倍数に基づいて、前記チャージポンプ回路が前記第１ノードへ流し込む電流の電流値および前記チャージポンプ回路が前記第１ノードから引き抜く電流の電流値を制御する制御信号を生成する制御部とを備えている
   ことを特徴とする半導体集積回路。
4. 請求項３に記載の半導体集積回路であって、
   前記ＰＬＬ回路は、
   前記出力クロックが所定の周波数範囲に収まったロック状態か否かを前記検出信号に基づいて判定し、判定結果を前記制御部に出力するロック検出回路を備え、
   前記制御部は、前記判定結果が前記ロック状態を示すまで、前記チャージポンプ回路が発生する電流の電流値を予め設定された初期値に維持させる制御信号を出力し、前記判定結果が前記ロック状態を示した場合、前記チャージポンプ回路が発生する電流の電流値を前記逓倍数に応じた電流値に制御する制御信号を出力する
   ことを特徴とする半導体集積回路。

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