JPH10276086A - 位相同期ループ - Google Patents
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- JPH10276086A JPH10276086A JP10010358A JP1035898A JPH10276086A JP H10276086 A JPH10276086 A JP H10276086A JP 10010358 A JP10010358 A JP 10010358A JP 1035898 A JP1035898 A JP 1035898A JP H10276086 A JPH10276086 A JP H10276086A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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-
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- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 入力信号がデータのように周期的でない構造
の信号でも動作し、かつジッタおよび消費電力の小さい
改善されたＰＬＬを提供する。 【解決手段】 ＰＬＬはＶＣＯ１１８、チャージポンプ
１２０，１３０、位相検出器１１４および周波数検出器
１２８を備えている。位相検出器１１４は入力信号とＶ
ＣＯ信号との位相差を検出する。入力信号と基準信号と
の周波数差は位相検出器１１４から独立した周波数検出
器１２８によって検出される。位相同期を達成する過程
で、位相検出器１１４および周波数検出器１２８は同時
に動作する。ＶＣＯ信号は、入力信号がある場合には入
力信号に位相同期される。入力信号がない場合には、Ｖ
ＣＯ１１８は多数の基準信号に周波数同期することによ
って所望のビット速度に近接した周波数を維持する。従
って、このＰＬＬは、入力信号のない期間に続いて入力
信号が入ってきた場合に、システムが極端に反応するの
を避けて信頼できる位相同期を迅速に確立することを著
しく助ける。
の信号でも動作し、かつジッタおよび消費電力の小さい
改善されたＰＬＬを提供する。 【解決手段】 ＰＬＬはＶＣＯ１１８、チャージポンプ
１２０，１３０、位相検出器１１４および周波数検出器
１２８を備えている。位相検出器１１４は入力信号とＶ
ＣＯ信号との位相差を検出する。入力信号と基準信号と
の周波数差は位相検出器１１４から独立した周波数検出
器１２８によって検出される。位相同期を達成する過程
で、位相検出器１１４および周波数検出器１２８は同時
に動作する。ＶＣＯ信号は、入力信号がある場合には入
力信号に位相同期される。入力信号がない場合には、Ｖ
ＣＯ１１８は多数の基準信号に周波数同期することによ
って所望のビット速度に近接した周波数を維持する。従
って、このＰＬＬは、入力信号のない期間に続いて入力
信号が入ってきた場合に、システムが極端に反応するの
を避けて信頼できる位相同期を迅速に確立することを著
しく助ける。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックおよびデ
ータの復調回路に使用するためのＰＬＬ（位相同期ルー
プ）に関する。
ータの復調回路に使用するためのＰＬＬ（位相同期ルー
プ）に関する。
【０００２】
【従来の技術】例えば、ディジタル伝送システムにおい
て、入力ディジタルデータ信号から、ディジタル信号を
処理する際のタイミングをとるために用いられるクロッ
ク信号を生成するためにＰＬＬを用いたクロック復調回
路が設けられることがよく知られている。典型的にデー
タ信号はそれぞれ正電位の有無によって表される１およ
び０を備えた一連の二値信号であり、クロック信号はデ
ータ信号のビット速度で生成される。
て、入力ディジタルデータ信号から、ディジタル信号を
処理する際のタイミングをとるために用いられるクロッ
ク信号を生成するためにＰＬＬを用いたクロック復調回
路が設けられることがよく知られている。典型的にデー
タ信号はそれぞれ正電位の有無によって表される１およ
び０を備えた一連の二値信号であり、クロック信号はデ
ータ信号のビット速度で生成される。
【０００３】１９８４年１０月２日付けでＧ．Ｃ．Ｋ．
Ｔｓａｎｇに付与されたカナダ特許第１，１７５，５０
７号はＶＣＯ（電圧制御発振器）、位相検出器および周
波数比較器を備えた従来のタイプのＰＬＬについて開示
している。
Ｔｓａｎｇに付与されたカナダ特許第１，１７５，５０
７号はＶＣＯ（電圧制御発振器）、位相検出器および周
波数比較器を備えた従来のタイプのＰＬＬについて開示
している。
【０００４】Ｆ．Ｍ．Ｇａｒｄｎｅｒによる論文「Ｃｈ
ａｒｇｅ−Ｐｕｍｐ Ｐｈａｓｅ−Ｌｏｃｋ Ｌｏｏｐ
ｓ」（１９８０年１１月、ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏ
ｌ．ＣＯＭ−２８、Ｎｏ．１１、１８４９頁）、Ｄ．−
Ｋ．Ｊｅｏｎｇらによる論文「Ｄｅｓｉｇｎ ｏｆＰＬ
Ｌ−Ｂａｓｅｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ
Ｃｉｒｃｕｉｔｓ」（１９８７年４月、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕ
ｉｔｓ、Ｖｏｌ．ＳＣ−２２、Ｎｏ．２、２５５頁）、
およびＩ．Ａ．Ｙｏｕｎｇらによる論文「Ａ ＰＬＬ
Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒｗｉｔｈ ５ ｔｏ
１１０ ＭＨｚ ｏｆ Ｌｏｃｋ Ｒａｎｇｅ ｆｏｒ
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ」（１９９２年１１
月、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．２７、Ｎｏ．１
１、１５９９頁）はチャージポンプとそれに続く論理回
路からなる位相／周波数検出器（ＰＦＤ）を具備する別
のタイプのＰＬＬについて説明している。
ａｒｇｅ−Ｐｕｍｐ Ｐｈａｓｅ−Ｌｏｃｋ Ｌｏｏｐ
ｓ」（１９８０年１１月、ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏ
ｌ．ＣＯＭ−２８、Ｎｏ．１１、１８４９頁）、Ｄ．−
Ｋ．Ｊｅｏｎｇらによる論文「Ｄｅｓｉｇｎ ｏｆＰＬ
Ｌ−Ｂａｓｅｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ
Ｃｉｒｃｕｉｔｓ」（１９８７年４月、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕ
ｉｔｓ、Ｖｏｌ．ＳＣ−２２、Ｎｏ．２、２５５頁）、
およびＩ．Ａ．Ｙｏｕｎｇらによる論文「Ａ ＰＬＬ
Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒｗｉｔｈ ５ ｔｏ
１１０ ＭＨｚ ｏｆ Ｌｏｃｋ Ｒａｎｇｅ ｆｏｒ
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ」（１９９２年１１
月、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．２７、Ｎｏ．１
１、１５９９頁）はチャージポンプとそれに続く論理回
路からなる位相／周波数検出器（ＰＦＤ）を具備する別
のタイプのＰＬＬについて説明している。
【０００５】
【発明が解決しようとする課題】しかしながら、ＰＦＤ
はいずれか一方の入力信号がデータのように周期的でな
い構造の場合には動作しない。その場合には、位相比較
を行う過渡期間が長期間全くなく、入力に対する平均遷
移周波数は予想できず適当なクロック周波数よりも小さ
くなる。さらには、しばしは雑音の多いデータに含まれ
るジッタを低減するためにＰＬＬが大きな慣性（a larg
e amount of inertia)を有するような応答特性を具えて
いるとともに、比較的早期にロックするために反対の必
要要求を具えていることが臨まれる。
はいずれか一方の入力信号がデータのように周期的でな
い構造の場合には動作しない。その場合には、位相比較
を行う過渡期間が長期間全くなく、入力に対する平均遷
移周波数は予想できず適当なクロック周波数よりも小さ
くなる。さらには、しばしは雑音の多いデータに含まれ
るジッタを低減するためにＰＬＬが大きな慣性（a larg
e amount of inertia)を有するような応答特性を具えて
いるとともに、比較的早期にロックするために反対の必
要要求を具えていることが臨まれる。
【０００６】本発明の目的は、上述した点に関して改善
されたＰＬＬを提供することにある。
されたＰＬＬを提供することにある。
【０００７】
【課題を解決するための手段】本発明の最も全体的な特
徴によれば、入力信号に位相同期される周波数制御信号
を出力するＰＬＬであって、該ＰＬＬは、ＶＣＯに供給
されたＶＣＯ制御信号に応答して、周波数制御信号並び
に第１および第２のＶＣＯ信号を生成するＶＣＯを具備
し、第１のＶＣＯ信号の位相は周波数制御信号と関係
し、第２のＶＣＯ信号の周波数は周波数制御信号と関係
しており、入力信号および第１のＶＣＯ信号に応答して
第１の検出信号を出力する位相検出手段とを具備し、第
１の検出信号は入力信号と第１のＶＣＯ信号との位相差
を表しており、周波数基準信号および第２のＶＣＯ信号
に応答して第２の検出信号を出力する周波数検出手段と
を具備し、第２の検出信号は周波数基準信号と第２のＶ
ＣＯ信号との周波数差を表しており、第１および第２の
検出信号に応答して第１および第２のチャージポンプ電
流を生成し、かつＶＣＯに供給されるＶＣＯ信号を出力
するために第１および第２のチャージポンプ電流を統合
するチャージポンプ回路とを具備し、それによって周波
数制御信号の周波数がＶＣＯによって制御され、また周
波数制御信号が入力信号と位相同期されることを特徴と
するＰＬＬが得られる。
徴によれば、入力信号に位相同期される周波数制御信号
を出力するＰＬＬであって、該ＰＬＬは、ＶＣＯに供給
されたＶＣＯ制御信号に応答して、周波数制御信号並び
に第１および第２のＶＣＯ信号を生成するＶＣＯを具備
し、第１のＶＣＯ信号の位相は周波数制御信号と関係
し、第２のＶＣＯ信号の周波数は周波数制御信号と関係
しており、入力信号および第１のＶＣＯ信号に応答して
第１の検出信号を出力する位相検出手段とを具備し、第
１の検出信号は入力信号と第１のＶＣＯ信号との位相差
を表しており、周波数基準信号および第２のＶＣＯ信号
に応答して第２の検出信号を出力する周波数検出手段と
を具備し、第２の検出信号は周波数基準信号と第２のＶ
ＣＯ信号との周波数差を表しており、第１および第２の
検出信号に応答して第１および第２のチャージポンプ電
流を生成し、かつＶＣＯに供給されるＶＣＯ信号を出力
するために第１および第２のチャージポンプ電流を統合
するチャージポンプ回路とを具備し、それによって周波
数制御信号の周波数がＶＣＯによって制御され、また周
波数制御信号が入力信号と位相同期されることを特徴と
するＰＬＬが得られる。
【０００８】ＰＬＬにおいては、周波数検出手段は位相
検出手段から独立している。ＰＬＬは周波数制御信号と
周波数基準信号との間の周波数差に応答して動作する。
従って入力信号の有無にかかわらず正確で順応性のある
周波数の獲得が達成される。また入力信号の周波数が周
波数基準信号の周波数に近い時にはいつでも急速に位相
の獲得がなされる。
検出手段から独立している。ＰＬＬは周波数制御信号と
周波数基準信号との間の周波数差に応答して動作する。
従って入力信号の有無にかかわらず正確で順応性のある
周波数の獲得が達成される。また入力信号の周波数が周
波数基準信号の周波数に近い時にはいつでも急速に位相
の獲得がなされる。
【０００９】例えば位相検出手段は、周波数制御信号が
入力信号に位相同期される時に位相同期指示信号を出力
する手段を含んでいる。位相同期指示信号は周波数検出
手段を無効にする。これによって、入力信号レートの周
波数が周波数基準信号の周波数とわずかに異なる場合に
おける位相同期への妨害が回避され、電力消費を最小に
し、かつ部品の公差によらず周波数の点で正確さと順応
性の両方をもたらす。
入力信号に位相同期される時に位相同期指示信号を出力
する手段を含んでいる。位相同期指示信号は周波数検出
手段を無効にする。これによって、入力信号レートの周
波数が周波数基準信号の周波数とわずかに異なる場合に
おける位相同期への妨害が回避され、電力消費を最小に
し、かつ部品の公差によらず周波数の点で正確さと順応
性の両方をもたらす。
【００１０】別の例においては、周波数検出器は、位相
比較器により使用されるチャージポンプ回路から区別さ
れるが、電流の出力の大きさの点で矛盾の生じないチャ
ージポンプ回路を用いてＶＣＯ制御信号を変調するよう
に動作する。従って、周波数比較機能は位相比較機能と
協調して動作し、そしてチャージポンプＰＬＬの別の部
分での実質的な変化を何も必要とせず、それゆえその特
性および利点を維持しかつ高める。
比較器により使用されるチャージポンプ回路から区別さ
れるが、電流の出力の大きさの点で矛盾の生じないチャ
ージポンプ回路を用いてＶＣＯ制御信号を変調するよう
に動作する。従って、周波数比較機能は位相比較機能と
協調して動作し、そしてチャージポンプＰＬＬの別の部
分での実質的な変化を何も必要とせず、それゆえその特
性および利点を維持しかつ高める。
【００１１】
【発明の実施の形態】以下、この発明に係る位相同期ル
ープの実施の形態を図面を用いて詳細に説明する。
ープの実施の形態を図面を用いて詳細に説明する。
【００１２】図１は、本発明の実施の形態によるＰＬＬ
を用いたクロック復調回路を示す。入力ディジタル信号
は高電位レベルと低電位レベルとの間でのクロック信号
に同調した遷移を含んでおり、クロック復調回路の入力
端子１１０に供給される。その入力端子１１０は、デー
タ入力信号をその出力端子から位相検出器１１４へ供給
する入力バッファ１１２の入力端子およびＤタイプフリ
ップフロップ（ＦＦ）１１６のデータ入力端子Ｄに接続
されている。
を用いたクロック復調回路を示す。入力ディジタル信号
は高電位レベルと低電位レベルとの間でのクロック信号
に同調した遷移を含んでおり、クロック復調回路の入力
端子１１０に供給される。その入力端子１１０は、デー
タ入力信号をその出力端子から位相検出器１１４へ供給
する入力バッファ１１２の入力端子およびＤタイプフリ
ップフロップ（ＦＦ）１１６のデータ入力端子Ｄに接続
されている。
【００１３】ＶＣＯ１１８は、位相制御チャージポンプ
１２０および制御電圧回路１２２によりそれぞれＶＣＯ
のノードＮp およびＮs に供給される第１および第２の
制御電圧ＶcpおよびＶcsに依存する周波数ｆV で、異な
る位相（０°および９０°）の２つの出力信号を生成す
る。ＶＣＯ１１８として実施可能な回路は、例えば１９
９４年８月２日にＪ．Ｇ．Ｈｏｇｅｂｏｏｍに付与され
た米国特許第５，３３４，９５１号の図４に開示された
リングオシレータである。ＶＣＯ１１８は電流制限デバ
イスとしてＮ−チャネルおよびＰ−チャネルのＦＥＴを
備えている。それらのＦＥＴは金属−酸化物半導体（Ｍ
ＯＳ）トランジスタである。
１２０および制御電圧回路１２２によりそれぞれＶＣＯ
のノードＮp およびＮs に供給される第１および第２の
制御電圧ＶcpおよびＶcsに依存する周波数ｆV で、異な
る位相（０°および９０°）の２つの出力信号を生成す
る。ＶＣＯ１１８として実施可能な回路は、例えば１９
９４年８月２日にＪ．Ｇ．Ｈｏｇｅｂｏｏｍに付与され
た米国特許第５，３３４，９５１号の図４に開示された
リングオシレータである。ＶＣＯ１１８は電流制限デバ
イスとしてＮ−チャネルおよびＰ−チャネルのＦＥＴを
備えている。それらのＦＥＴは金属−酸化物半導体（Ｍ
ＯＳ）トランジスタである。
【００１４】またチャージポンプ１２０の一例も米国特
許第５，３３４，９５１号の図４に示されており、電流
制限デバイスとしてＮ−チャネルおよびＰ−チャネルの
ＭＯＳ（ＮＭＯＳおよびＰＭＯＳ）トランジスタを備え
ている。制御電圧回路１２２は電流ミラー回路およびブ
ートストラップ回路を備えている。
許第５，３３４，９５１号の図４に示されており、電流
制限デバイスとしてＮ−チャネルおよびＰ−チャネルの
ＭＯＳ（ＮＭＯＳおよびＰＭＯＳ）トランジスタを備え
ている。制御電圧回路１２２は電流ミラー回路およびブ
ートストラップ回路を備えている。
【００１５】９０°のＶＣＯ信号がＶＣＯ１１８から位
相検出器１１４に供給される。位相検出器１１４は、デ
ータ入力信号と９０°のＶＣＯ信号との位相差に応答し
てチャージポンプ１２０に高速および低速の制御パルス
ＣＰF およびＣＰS を供給する論理回路である。２つの
制御パルスＣＰF およびＣＰS はクロック信号、データ
入力信号、およびクロック信号の２分の１周期遅れたデ
ータ入力信号の論理的な組合わせに基づいて生成され
る。
相検出器１１４に供給される。位相検出器１１４は、デ
ータ入力信号と９０°のＶＣＯ信号との位相差に応答し
てチャージポンプ１２０に高速および低速の制御パルス
ＣＰF およびＣＰS を供給する論理回路である。２つの
制御パルスＣＰF およびＣＰS はクロック信号、データ
入力信号、およびクロック信号の２分の１周期遅れたデ
ータ入力信号の論理的な組合わせに基づいて生成され
る。
【００１６】この論理は各データの遷移に対して継続期
間中に１／２クロック周期となる高速および低速の制御
パルスＣＰF およびＣＰS を生成し、高速の制御パルス
ＣＰF のパルス幅はデータの遷移から９０°のＶＣＯ信
号の一方のパルスエッジまでの遅れに等しく、低速の制
御パルスＣＰS のパルス幅はこのパルスエッジから１／
２クロック周期遅れたデータの遷移までの遅れに等し
い。高速および低速の制御パルスＣＰF およびＣＰS が
同じ継続期間である時、または９０°のＶＣＯ信号の一
方のエッジがデータ遷移に対して１／４クロック周期
（９０°）遅れている時に、最適な位相同期が起こる。
間中に１／２クロック周期となる高速および低速の制御
パルスＣＰF およびＣＰS を生成し、高速の制御パルス
ＣＰF のパルス幅はデータの遷移から９０°のＶＣＯ信
号の一方のパルスエッジまでの遅れに等しく、低速の制
御パルスＣＰS のパルス幅はこのパルスエッジから１／
２クロック周期遅れたデータの遷移までの遅れに等し
い。高速および低速の制御パルスＣＰF およびＣＰS が
同じ継続期間である時、または９０°のＶＣＯ信号の一
方のエッジがデータ遷移に対して１／４クロック周期
（９０°）遅れている時に、最適な位相同期が起こる。
【００１７】チャージポンプ回路２０は、ＶＣＯ１１８
内の電流制限ＮＭＯＳトランジスタに対してゲート電位
を直接的に供給し、そして制御電圧回路１２２を駆動す
ることによってＶＣＯ周波数を決定する第１の制御電圧
Ｖcpを変調するための電流を供給する。制御電圧回路１
２２はＶＣＯ１１８内の電流制限ＰＭＯＳトランジスタ
に対して同等のゲート電位を供給し、そして第１の制御
電圧Ｖcpに適用される最小の動作電位が常にあるという
ことを確実にしている。
内の電流制限ＮＭＯＳトランジスタに対してゲート電位
を直接的に供給し、そして制御電圧回路１２２を駆動す
ることによってＶＣＯ周波数を決定する第１の制御電圧
Ｖcpを変調するための電流を供給する。制御電圧回路１
２２はＶＣＯ１１８内の電流制限ＰＭＯＳトランジスタ
に対して同等のゲート電位を供給し、そして第１の制御
電圧Ｖcpに適用される最小の動作電位が常にあるという
ことを確実にしている。
【００１８】米国特許第５，３３４，９５１号によれ
ば、第１および第２の制御電圧ＶcpおよびＶcsはチャー
ジポンプに供給され、そのためその出力は動作周波数に
比例して変化されて調整される。図１のＰＬＬはアダプ
ティブフィルタ１２４を有しており、第２の制御電圧Ｖ
csはそのフィルタ１２４と制御電圧回路１２２との組合
わせによって供給される。また第２の制御電圧ＶcsはＶ
ＣＯ１１８にも供給される。
ば、第１および第２の制御電圧ＶcpおよびＶcsはチャー
ジポンプに供給され、そのためその出力は動作周波数に
比例して変化されて調整される。図１のＰＬＬはアダプ
ティブフィルタ１２４を有しており、第２の制御電圧Ｖ
csはそのフィルタ１２４と制御電圧回路１２２との組合
わせによって供給される。また第２の制御電圧ＶcsはＶ
ＣＯ１１８にも供給される。
【００１９】基準クロック信号（例えば１０ＭＨｚの周
波数ｆr は基準クロック源（図示せず）によって、周波
数検出器１２８に接続された基準クロック端子１２６に
供給される。周波数検出器１２８は、非位相同期状態下
で０°のＶＣＯ信号および基準クロック信号に応答して
高速および低速の計数チャージパルスＣＨF およびＣＨ
S を生成する。最適な位相同期が起こる時、位相検出器
１１４は周波数検出器１２８を無効にする位相同期指示
信号を出力する。
波数ｆr は基準クロック源（図示せず）によって、周波
数検出器１２８に接続された基準クロック端子１２６に
供給される。周波数検出器１２８は、非位相同期状態下
で０°のＶＣＯ信号および基準クロック信号に応答して
高速および低速の計数チャージパルスＣＨF およびＣＨ
S を生成する。最適な位相同期が起こる時、位相検出器
１１４は周波数検出器１２８を無効にする位相同期指示
信号を出力する。
【００２０】高速および低速の計数チャージパルスＣＨ
F およびＣＨS に応答して、周波数制御チャージポンプ
１３０は、フィルタ１２４を介して第１の制御電圧Ｖcp
となる出力電圧Ｖf に影響を与える電流を供給する。ま
たチャージポンプ１３０から流れる電流は電圧Ｖf およ
びＶcsによる動作周波数に比例して変化されて調整さ
れ、米国特許第５，３３４，９５１号の中に記載された
位相制御チャージポンプから流れる電流と同じ利点を有
している。
F およびＣＨS に応答して、周波数制御チャージポンプ
１３０は、フィルタ１２４を介して第１の制御電圧Ｖcp
となる出力電圧Ｖf に影響を与える電流を供給する。ま
たチャージポンプ１３０から流れる電流は電圧Ｖf およ
びＶcsによる動作周波数に比例して変化されて調整さ
れ、米国特許第５，３３４，９５１号の中に記載された
位相制御チャージポンプから流れる電流と同じ利点を有
している。
【００２１】０°のＶＣＯ信号はＶＣＯ１１８から出力
バッファ１３２に供給される。この実施の形態では、位
相制御チャージポンプ１２０、制御電圧回路１２２、ア
ダプティブフィルタ１２４および周波数制御チャージポ
ンプ１３０はチャージポンプ回路の構成要素である。
バッファ１３２に供給される。この実施の形態では、位
相制御チャージポンプ１２０、制御電圧回路１２２、ア
ダプティブフィルタ１２４および周波数制御チャージポ
ンプ１３０はチャージポンプ回路の構成要素である。
【００２２】図２は図１に示された周波数検出器１２８
を示している。図２について説明すると、周波数検出器
１２８の位相同期入力端子２１０およびクロック入力端
子２１２はそれぞれ図１に示す位相検出器１１４および
ＶＣＯ１１８に接続されている。位相同期入力端子２１
０はインバータ２１４の入力端子に接続されており、イ
ンバータ２１４の出力端子は２つのＡＮＤゲート２１６
および２１８並びにインバータ２２０の入力端子に接続
されている。
を示している。図２について説明すると、周波数検出器
１２８の位相同期入力端子２１０およびクロック入力端
子２１２はそれぞれ図１に示す位相検出器１１４および
ＶＣＯ１１８に接続されている。位相同期入力端子２１
０はインバータ２１４の入力端子に接続されており、イ
ンバータ２１４の出力端子は２つのＡＮＤゲート２１６
および２１８並びにインバータ２２０の入力端子に接続
されている。
【００２３】インバータ２２０の出力端子はＦＦ２２
２，２２４、基準カウンタ２２６、ＶＣＯカウンタ２２
８およびＶＣＯ割り算器２３０の各リセット端子Ｒに接
続されている。基準カウンタ２２６およびＶＣＯカウン
タ２２８のそれぞれは二値カウンタを備えている。基準
クロック端子１２６はＡＮＤゲート２１６の別の入力端
子に接続されており、ＡＮＤゲート２１６の出力端子は
ＦＦ２２２および基準カウンタ２２６のクロック端子ck
に接続されている。
２，２２４、基準カウンタ２２６、ＶＣＯカウンタ２２
８およびＶＣＯ割り算器２３０の各リセット端子Ｒに接
続されている。基準カウンタ２２６およびＶＣＯカウン
タ２２８のそれぞれは二値カウンタを備えている。基準
クロック端子１２６はＡＮＤゲート２１６の別の入力端
子に接続されており、ＡＮＤゲート２１６の出力端子は
ＦＦ２２２および基準カウンタ２２６のクロック端子ck
に接続されている。
【００２４】クロック入力端子２１２はＶＣＯ割り算器
２３０のクロック端子ckに接続されており、ＶＣＯ割り
算器２３０はＶＣＯ信号の周波数ｆV を実質的に基準ク
ロックの周波数まで引き下げるために例えば１６で割
る。ＶＣＯ割り算器２３０の出力端子はＡＮＤゲート２
１８の別の入力端子に接続されており、ＡＮＤゲート２
１８の出力端子はＦＦ２２４およびＶＣＯカウンタ２２
８のクロック端子ckに接続されている。
２３０のクロック端子ckに接続されており、ＶＣＯ割り
算器２３０はＶＣＯ信号の周波数ｆV を実質的に基準ク
ロックの周波数まで引き下げるために例えば１６で割
る。ＶＣＯ割り算器２３０の出力端子はＡＮＤゲート２
１８の別の入力端子に接続されており、ＡＮＤゲート２
１８の出力端子はＦＦ２２４およびＶＣＯカウンタ２２
８のクロック端子ckに接続されている。
【００２５】基準カウンタ２２６およびＶＣＯカウンタ
２２８の出力端子はそれぞれ制御論理回路２３２の第１
および第２の入力端子に接続されている。制御論理回路
２３２の第１および第２の出力端子OUT1およびOUT2はそ
れぞれＦＦ２２２および２２４のＤ入力端子に接続され
ている。
２２８の出力端子はそれぞれ制御論理回路２３２の第１
および第２の入力端子に接続されている。制御論理回路
２３２の第１および第２の出力端子OUT1およびOUT2はそ
れぞれＦＦ２２２および２２４のＤ入力端子に接続され
ている。
【００２６】ＦＦ２２２および２２４の出力端子はそれ
ぞれ基準カウンタ２２６およびＶＣＯカウンタ２２８の
抑制端子IHに接続されている。ＦＦ２２２のＱ出力端子
およびＡＮＤゲート２１６の出力端子はＡＮＤゲート２
３４に接続されている。ＦＦ２２４のＱ出力端子および
ＡＮＤゲート２１８の出力端子はＡＮＤゲート２３６に
接続されている。
ぞれ基準カウンタ２２６およびＶＣＯカウンタ２２８の
抑制端子IHに接続されている。ＦＦ２２２のＱ出力端子
およびＡＮＤゲート２１６の出力端子はＡＮＤゲート２
３４に接続されている。ＦＦ２２４のＱ出力端子および
ＡＮＤゲート２１８の出力端子はＡＮＤゲート２３６に
接続されている。
【００２７】図３は図１のチャージポンプ１３０および
フィルタ１２４の詳細な回路を示している。図３につい
て説明すると、チャージポンプ１３０はインバータ３１
０，２つのスイッチ３１２および３１４並びに２つの電
流制限器３１６および３１８を有している。電流制限器
３１６および３１８は相補的なＰＭＯＳおよびＮＭＯＳ
トランジスタでできている。
フィルタ１２４の詳細な回路を示している。図３につい
て説明すると、チャージポンプ１３０はインバータ３１
０，２つのスイッチ３１２および３１４並びに２つの電
流制限器３１６および３１８を有している。電流制限器
３１６および３１８は相補的なＰＭＯＳおよびＮＭＯＳ
トランジスタでできている。
【００２８】またスイッチ３１２および３１４もそれぞ
れＰＭＯＳおよびＮＭＯＳトランジスタでできている。
スイッチ３１２は、＋Ｖccの電源電圧端子と電圧Ｖf が
印加されている出力端子３２０との間で電流制限器３１
６と直列に接続されている。電流制限器３１８は、出力
端子３２０と接地端子との間でスイッチ３１４と直列に
接続されている。電流制限器３１６および３１８はそれ
ぞれ電圧ＶcsおよびＶf によって制御されており、実質
的に等しく、ＶＣＯ１１８の動作周波数に伴って変わる
電流制限をもたらす。
れＰＭＯＳおよびＮＭＯＳトランジスタでできている。
スイッチ３１２は、＋Ｖccの電源電圧端子と電圧Ｖf が
印加されている出力端子３２０との間で電流制限器３１
６と直列に接続されている。電流制限器３１８は、出力
端子３２０と接地端子との間でスイッチ３１４と直列に
接続されている。電流制限器３１６および３１８はそれ
ぞれ電圧ＶcsおよびＶf によって制御されており、実質
的に等しく、ＶＣＯ１１８の動作周波数に伴って変わる
電流制限をもたらす。
【００２９】高速の計数チャージパルスＣＨF は周波数
検出器１２８からインバータ３１０の入力端子に供給さ
れ、その反転されたパルスはスイッチ３１２のゲート制
御端子に供給される。低速の計数チャージパルスＣＨS
は周波数検出器１２８からスイッチ３１８のゲート制御
端子に供給される。
検出器１２８からインバータ３１０の入力端子に供給さ
れ、その反転されたパルスはスイッチ３１２のゲート制
御端子に供給される。低速の計数チャージパルスＣＨS
は周波数検出器１２８からスイッチ３１８のゲート制御
端子に供給される。
【００３０】フィルタ１２４は集積コンデンサ３２２お
よびＰ−チャネルＦＥＴ３２４（ＭＯＳトランジスタ）
を有している。チャージポンプ１３０の出力端子３２０
はフィルタ１２４のＦＥＴ３２４のソースに接続されて
おり、そのＦＥＴ３２４のゲートは接地端子に接続され
ている。コンデンサ３２２はＦＥＴ３２４のソースとゲ
ートの間に接続されている。ＦＥＴ３２４のドレインは
ＶＣＯ１１８のノードＮp に接続されている。
よびＰ−チャネルＦＥＴ３２４（ＭＯＳトランジスタ）
を有している。チャージポンプ１３０の出力端子３２０
はフィルタ１２４のＦＥＴ３２４のソースに接続されて
おり、そのＦＥＴ３２４のゲートは接地端子に接続され
ている。コンデンサ３２２はＦＥＴ３２４のソースとゲ
ートの間に接続されている。ＦＥＴ３２４のドレインは
ＶＣＯ１１８のノードＮp に接続されている。
【００３１】ＦＥＴ３２４は２つの電圧Ｖf およびＶcp
によりバイアスされており、それら電圧Ｖf およびＶcp
は極めて近似した同等の値であり、アダプティブ抵抗と
して振る舞う。その抵抗値はＶＣＯ出力信号周期に比例
し、かつ逆に周波数とともに変化する。コンデンサ３２
２は電圧Ｖf が急速に変化するのを防いでいる。
によりバイアスされており、それら電圧Ｖf およびＶcp
は極めて近似した同等の値であり、アダプティブ抵抗と
して振る舞う。その抵抗値はＶＣＯ出力信号周期に比例
し、かつ逆に周波数とともに変化する。コンデンサ３２
２は電圧Ｖf が急速に変化するのを防いでいる。
【００３２】ＦＥＴ３２４の可変抵抗は、チャージポン
プ１２０から流れる電流が急速で、制限された振幅で、
急速な制限範囲での位相制御を可能にする第１の制御電
圧Ｖcpの変動を生じ得るようになっている間、電圧Ｖcp
およびＶf を同一電圧の近くに維持する。従って、電圧
Ｖf は平均ＶＣＯ動作周波数を制御し、一方第１の制御
電圧Ｖcpは電圧Ｖf とＶＣＯを制御する小さな急速な電
圧変化との合計であり、そのため連続してデータ入力信
号の位相を追う。
プ１２０から流れる電流が急速で、制限された振幅で、
急速な制限範囲での位相制御を可能にする第１の制御電
圧Ｖcpの変動を生じ得るようになっている間、電圧Ｖcp
およびＶf を同一電圧の近くに維持する。従って、電圧
Ｖf は平均ＶＣＯ動作周波数を制御し、一方第１の制御
電圧Ｖcpは電圧Ｖf とＶＣＯを制御する小さな急速な電
圧変化との合計であり、そのため連続してデータ入力信
号の位相を追う。
【００３３】図４は図２に示す基準カウンタ２２６およ
びＶＣＯカウンタ２２８の詳細なブロック図である。図
４について説明すると、基準カウンタ２２６のリセット
端子（Ｒ）４１０、クロック端子（ck）４１２および抑
制端子（IH）４１４はそれぞれ図２に示すインバータ２
２０、ＡＮＤゲート２１６およびＦＦ２２２に接続され
ている。
びＶＣＯカウンタ２２８の詳細なブロック図である。図
４について説明すると、基準カウンタ２２６のリセット
端子（Ｒ）４１０、クロック端子（ck）４１２および抑
制端子（IH）４１４はそれぞれ図２に示すインバータ２
２０、ＡＮＤゲート２１６およびＦＦ２２２に接続され
ている。
【００３４】リセット端子４１０はＦＦ４１６および４
１８のリセット端子Ｒに接続されている。クロック端子
４１２はＦＦ４１６および４１８のクロック端子ckに接
続されている。抑制端子４１４はマルチプレクサ４２０
および４２２の選択端子に接続されている。ＦＦ４１６
のＱ出力端子はマルチプレクサ４２０の入力端子I1およ
びマルチプレクサ４２２の入力端子I2に接続されてい
る。ＦＦ４１８のＱ出力端子はマルチプレクサ４２２の
入力端子I1およびインバータ４２４の入力端子に接続さ
れている。
１８のリセット端子Ｒに接続されている。クロック端子
４１２はＦＦ４１６および４１８のクロック端子ckに接
続されている。抑制端子４１４はマルチプレクサ４２０
および４２２の選択端子に接続されている。ＦＦ４１６
のＱ出力端子はマルチプレクサ４２０の入力端子I1およ
びマルチプレクサ４２２の入力端子I2に接続されてい
る。ＦＦ４１８のＱ出力端子はマルチプレクサ４２２の
入力端子I1およびインバータ４２４の入力端子に接続さ
れている。
【００３５】マルチプレクサ４２２の出力端子はＦＦ４
１８のデータ入力端子Ｄに接続されている。インバータ
４２４の出力端子はマルチプレクサ４２０の入力端子I2
に接続されている。マルチプレクサ４２０の出力端子は
ＦＦ４１６のデータ入力端子Ｄに接続されている。基準
カウンタ２２６はＦＦ４１６および４１８のＱ出力端子
から２ビットの計数出力Ａ０およびＡ１を出力する。そ
れら計数出力Ａ０，Ａ１は制御論理回路２３２に供給さ
れる。
１８のデータ入力端子Ｄに接続されている。インバータ
４２４の出力端子はマルチプレクサ４２０の入力端子I2
に接続されている。マルチプレクサ４２０の出力端子は
ＦＦ４１６のデータ入力端子Ｄに接続されている。基準
カウンタ２２６はＦＦ４１６および４１８のＱ出力端子
から２ビットの計数出力Ａ０およびＡ１を出力する。そ
れら計数出力Ａ０，Ａ１は制御論理回路２３２に供給さ
れる。
【００３６】ＶＣＯカウンタ２２８のリセット端子
（Ｒ）４３０、クロック端子（ck）４３２および抑制端
子（IH）４３４はそれぞれ図２に示すインバータ２２
０、ＡＮＤゲート２１８およびＦＦ２２４に接続されて
いる。リセット端子４３０はＦＦ４３６および４３８の
リセット端子Ｒに接続されている。クロック端子４３２
はＦＦ４３６および４３８のクロック端子ckに接続され
ている。抑制端子４３４はマルチプレクサ４４０および
４４２の選択端子に接続されている。
（Ｒ）４３０、クロック端子（ck）４３２および抑制端
子（IH）４３４はそれぞれ図２に示すインバータ２２
０、ＡＮＤゲート２１８およびＦＦ２２４に接続されて
いる。リセット端子４３０はＦＦ４３６および４３８の
リセット端子Ｒに接続されている。クロック端子４３２
はＦＦ４３６および４３８のクロック端子ckに接続され
ている。抑制端子４３４はマルチプレクサ４４０および
４４２の選択端子に接続されている。
【００３７】ＦＦ４３６のＱ出力端子はマルチプレクサ
４４０の入力端子I1およびマルチプレクサ４４２の入力
端子I2に接続されている。ＦＦ４３８のＱ出力端子はマ
ルチプレクサ４４２の入力端子I1およびインバータ４４
４の入力端子に接続されている。マルチプレクサ４４２
の出力端子はＦＦ４３８のデータ入力端子Ｄに接続され
ている。インバータ４４４の出力端子はマルチプレクサ
４４０の入力端子I2に接続されている。
４４０の入力端子I1およびマルチプレクサ４４２の入力
端子I2に接続されている。ＦＦ４３８のＱ出力端子はマ
ルチプレクサ４４２の入力端子I1およびインバータ４４
４の入力端子に接続されている。マルチプレクサ４４２
の出力端子はＦＦ４３８のデータ入力端子Ｄに接続され
ている。インバータ４４４の出力端子はマルチプレクサ
４４０の入力端子I2に接続されている。
【００３８】マルチプレクサ４４０の出力端子はＦＦ４
３６のデータ入力端子Ｄに接続されている。ＶＣＯカウ
ンタ２２８はＦＦ４３６および４３８のＱ出力端子から
２ビットの計数出力Ｂ０およびＢ１を出力する。それら
計数出力Ｂ０，Ｂ１は制御論理回路２３２に供給され
る。
３６のデータ入力端子Ｄに接続されている。ＶＣＯカウ
ンタ２２８はＦＦ４３６および４３８のＱ出力端子から
２ビットの計数出力Ｂ０およびＢ１を出力する。それら
計数出力Ｂ０，Ｂ１は制御論理回路２３２に供給され
る。
【００３９】図５は図２の制御論理回路２３２を示して
いる。図５について説明すると、制御論理回路２３２は
３つの排他的論理和（以下、ＸＯＲとする）ゲート５２
０，５２２および５２６、２つの一致（以下、ＸＮＯＲ
とする）ゲート５１８および５２４、並びに２つのＮＡ
ＮＤゲート５２８および５３０を備えており、いずれも
２つの入力端子と１つの出力端子を有している。
いる。図５について説明すると、制御論理回路２３２は
３つの排他的論理和（以下、ＸＯＲとする）ゲート５２
０，５２２および５２６、２つの一致（以下、ＸＮＯＲ
とする）ゲート５１８および５２４、並びに２つのＮＡ
ＮＤゲート５２８および５３０を備えており、いずれも
２つの入力端子と１つの出力端子を有している。
【００４０】制御論理回路２３２の入力端子５１０，５
１２，５１４および５１６はそれぞれ図４に示すＦＦ４
１６，４１８，４３６および４３８のＱ出力端子に接続
されている。入力端子５１０はＸＯＲゲート５２０の一
方の入力端子およびＸＮＯＲゲート５２４の一方の入力
端子に接続されている。入力端子５１２はＸＮＯＲゲー
ト５１８の一方の入力端子およびＸＯＲゲート５２２の
一方の入力端子に接続されている。入力端子５１４はＸ
ＮＯＲゲート５１８およびＸＯＲゲート５２０のもう一
方の入力端子に接続されている。
１２，５１４および５１６はそれぞれ図４に示すＦＦ４
１６，４１８，４３６および４３８のＱ出力端子に接続
されている。入力端子５１０はＸＯＲゲート５２０の一
方の入力端子およびＸＮＯＲゲート５２４の一方の入力
端子に接続されている。入力端子５１２はＸＮＯＲゲー
ト５１８の一方の入力端子およびＸＯＲゲート５２２の
一方の入力端子に接続されている。入力端子５１４はＸ
ＮＯＲゲート５１８およびＸＯＲゲート５２０のもう一
方の入力端子に接続されている。
【００４１】入力端子５１６はＸＯＲゲート５２２およ
びＸＮＯＲゲート５２４のもう一方の入力端子に接続さ
れている。ＸＯＲゲート５２０および５２２の出力端子
はＸＯＲゲート５２６の入力端子に接続されており、そ
のＸＯＲゲート５２６の出力端子はＮＡＮＤゲート５２
８および５３０のそれぞれの一方の入力端子に接続され
ている。ＸＮＯＲゲート５１８およびＸＮＯＲゲート５
２４の出力端子はＮＡＮＤゲート５２８および５３０の
もう一方の入力端子に接続されている。
びＸＮＯＲゲート５２４のもう一方の入力端子に接続さ
れている。ＸＯＲゲート５２０および５２２の出力端子
はＸＯＲゲート５２６の入力端子に接続されており、そ
のＸＯＲゲート５２６の出力端子はＮＡＮＤゲート５２
８および５３０のそれぞれの一方の入力端子に接続され
ている。ＸＮＯＲゲート５１８およびＸＮＯＲゲート５
２４の出力端子はＮＡＮＤゲート５２８および５３０の
もう一方の入力端子に接続されている。
【００４２】ＮＡＮＤゲート５２８および５３０の出力
端子はそれぞれ図２に示すＦＦ２２２および２２４のＤ
入力端子に接続されている。制御論理回路２３２は基準
カウンタ２２６およびＶＣＯカウンタ２２８からの出力
Ａ０，Ａ１およびＢ０，Ｂ１の論理的な組合わせによっ
て抑制パルスINP1およびINP2を生成する。
端子はそれぞれ図２に示すＦＦ２２２および２２４のＤ
入力端子に接続されている。制御論理回路２３２は基準
カウンタ２２６およびＶＣＯカウンタ２２８からの出力
Ａ０，Ａ１およびＢ０，Ｂ１の論理的な組合わせによっ
て抑制パルスINP1およびINP2を生成する。
【００４３】図６は周波数検出器１２８の動作を表すタ
イミングチャートである。図７および図８はそれぞれ検
出器の位相特性および検出器の周波数特性を示してい
る。
イミングチャートである。図７および図８はそれぞれ検
出器の位相特性および検出器の周波数特性を示してい
る。
【００４４】図面について説明すると、第２の制御電圧
Ｖcsは位相チャージポンプ１２０およびＶＣＯ１１８の
電流制限ＰＭＯＳトランジスタのゲートに供給される。
第１の制御電圧Ｖcpはチャージポンプ１２０およびＶＣ
Ｏ１１８の相補的な電流制限ＮＭＯＳトランジスタのゲ
ートに供給される。また第２の制御電圧Ｖcsは周波数チ
ャージポンプ１３０にも供給される。制御電圧回路１２
２は第２の制御電圧Ｖcsの値を維持し、そのためＰＭＯ
Ｓトランジスタによりもたらされる電流制限がＮＭＯＳ
トランジスタによりもたらされる電流制限と実質的に釣
り合うことになる。
Ｖcsは位相チャージポンプ１２０およびＶＣＯ１１８の
電流制限ＰＭＯＳトランジスタのゲートに供給される。
第１の制御電圧Ｖcpはチャージポンプ１２０およびＶＣ
Ｏ１１８の相補的な電流制限ＮＭＯＳトランジスタのゲ
ートに供給される。また第２の制御電圧Ｖcsは周波数チ
ャージポンプ１３０にも供給される。制御電圧回路１２
２は第２の制御電圧Ｖcsの値を維持し、そのためＰＭＯ
Ｓトランジスタによりもたらされる電流制限がＮＭＯＳ
トランジスタによりもたらされる電流制限と実質的に釣
り合うことになる。
【００４５】また、制御電圧回路１２２はノードＮp に
て電圧が最小になることを保証し、そのためチャージポ
ンプ１２０および１３０は最小動作ポンプ電流を供給
し、それによってＶＣＯ１１８は最小周波数で動作する
ことになる。典型的なＶＣＯおよび制御電圧回路の詳細
は米国特許第５，３３４，９５１号の中で見つけられ得
る。
て電圧が最小になることを保証し、そのためチャージポ
ンプ１２０および１３０は最小動作ポンプ電流を供給
し、それによってＶＣＯ１１８は最小周波数で動作する
ことになる。典型的なＶＣＯおよび制御電圧回路の詳細
は米国特許第５，３３４，９５１号の中で見つけられ得
る。
【００４６】位相検出器１１４はデータ入力信号が入力
されると動作し、各データ遷移に対してＶＣＯ出力クロ
ック信号の１／２周期の継続期間を有するパルスを生成
し、このパルスを９０°のＶＣＯ信号と結合して高速お
よび低速の制御パルスＣＰFおよびＣＰS を生成する。
高速の制御パルスＣＰF はデータ遷移パルスが存在し且
つ９０°のＶＣＯ信号が高論理電位レベルである時には
いつでも生成される。
されると動作し、各データ遷移に対してＶＣＯ出力クロ
ック信号の１／２周期の継続期間を有するパルスを生成
し、このパルスを９０°のＶＣＯ信号と結合して高速お
よび低速の制御パルスＣＰFおよびＣＰS を生成する。
高速の制御パルスＣＰF はデータ遷移パルスが存在し且
つ９０°のＶＣＯ信号が高論理電位レベルである時には
いつでも生成される。
【００４７】低速の制御パルスＣＰS はデータ遷移パル
スが存在し且つ９０°のＶＣＯ信号が低論理電位レベル
である時にはいつでも生成される。制御パルスＣＰF お
よびＣＰS は、ノードＮp へ流れる電流を生成するとと
もに両パルスの継続期間が同じである時には電流を正味
ゼロにするためにチャージポンプ１２０を動作させる。
スが存在し且つ９０°のＶＣＯ信号が低論理電位レベル
である時にはいつでも生成される。制御パルスＣＰF お
よびＣＰS は、ノードＮp へ流れる電流を生成するとと
もに両パルスの継続期間が同じである時には電流を正味
ゼロにするためにチャージポンプ１２０を動作させる。
【００４８】従って、各データ遷移に対して、データ遷
移と０℃のＶＣＯ信号の立下りエッジとの間の時間的な
ずれに比例して電荷が生成される。この電荷は、第１の
制御電圧Ｖcpを制御し、その結果ＶＣＯ出力の周波数お
よび位相を制御するためにノードＮp に流される。
移と０℃のＶＣＯ信号の立下りエッジとの間の時間的な
ずれに比例して電荷が生成される。この電荷は、第１の
制御電圧Ｖcpを制御し、その結果ＶＣＯ出力の周波数お
よび位相を制御するためにノードＮp に流される。
【００４９】フィルタ１２４は電圧Ｖf を制御するため
に電位が第１の制御電圧Ｖcpである点に接続しており、
それゆえ電圧Ｖf を第１制御電圧Ｖcpの平均値に到達さ
せる充電時間に亘ってチャージポンプ１２０からフィル
タ１２４のコンデンサ３２２へ電流を流す。またＦＥＴ
３２４により構成されたアダプティプ抵抗も、電圧Ｖf
に小さな電圧変化が生じることによってチャージポンプ
１２０から入来するチャージパルスに第１制御電圧Ｖcp
を応答させるようにしている。
に電位が第１の制御電圧Ｖcpである点に接続しており、
それゆえ電圧Ｖf を第１制御電圧Ｖcpの平均値に到達さ
せる充電時間に亘ってチャージポンプ１２０からフィル
タ１２４のコンデンサ３２２へ電流を流す。またＦＥＴ
３２４により構成されたアダプティプ抵抗も、電圧Ｖf
に小さな電圧変化が生じることによってチャージポンプ
１２０から入来するチャージパルスに第１制御電圧Ｖcp
を応答させるようにしている。
【００５０】その変化は、転送された電荷に比例すると
ともにＶＣＯ出力の期間に交代で比例したＦＥＴ３２４
の抵抗にも比例した電圧−時間のセット内のある領域を
有している。その電圧変化はＶＣＯの周波数／電圧特性
により、検出された位相差の固定比率によって０℃のＶ
ＣＯ信号の立下りエッジの位相をデータ遷移の位相によ
り近づくようにずらすように振る舞う。その固定比率は
「一次利得（First Order Gain）」と呼ばれる。
ともにＶＣＯ出力の期間に交代で比例したＦＥＴ３２４
の抵抗にも比例した電圧−時間のセット内のある領域を
有している。その電圧変化はＶＣＯの周波数／電圧特性
により、検出された位相差の固定比率によって０℃のＶ
ＣＯ信号の立下りエッジの位相をデータ遷移の位相によ
り近づくようにずらすように振る舞う。その固定比率は
「一次利得（First Order Gain）」と呼ばれる。
【００５１】従って、電圧Ｖf は平均または中心の周波
数を生じるためにＶＣＯ１１８によって必要とされる電
圧であり、一方電圧Ｖcpは、データ入力信号の位相の変
化および電源電圧のようにＶＣＯ周波数を変化させよう
とする要因の変化にもかかわらず、データ入力信号に同
調したＶＣＯ出力の位相を保つために必要とされる小さ
な変調を電圧Ｖf に加えた電圧である。
数を生じるためにＶＣＯ１１８によって必要とされる電
圧であり、一方電圧Ｖcpは、データ入力信号の位相の変
化および電源電圧のようにＶＣＯ周波数を変化させよう
とする要因の変化にもかかわらず、データ入力信号に同
調したＶＣＯ出力の位相を保つために必要とされる小さ
な変調を電圧Ｖf に加えた電圧である。
【００５２】また位相検出器１１４は、多数のデータ遷
移パルスがすべて９０°のＶＣＯ信号の立ち上がりエッ
ジの間で全く起こらないような位相に十分に固定された
ままである状態を検出することによって、ＶＣＯ出力信
号とデータ入力信号との位相同期状態も検出する。そし
て生成された位相同期状態を示す信号は、一旦位相同期
状態が確立されると不要となる周波数検出器１２８の無
効な入力に供給される。
移パルスがすべて９０°のＶＣＯ信号の立ち上がりエッ
ジの間で全く起こらないような位相に十分に固定された
ままである状態を検出することによって、ＶＣＯ出力信
号とデータ入力信号との位相同期状態も検出する。そし
て生成された位相同期状態を示す信号は、一旦位相同期
状態が確立されると不要となる周波数検出器１２８の無
効な入力に供給される。
【００５３】０°のＶＣＯ信号はＶＣＯ１１８から、復
調されたクロック信号を出力端子から出力する出力バッ
ファ１３２に供給される。また、０°のＶＣＯ信号はＦ
Ｆ１１６のクロック端子ckにも供給され、そのＦＦ１１
６のＤ入力端子にはバッファ１１２からデータ入力信号
が供給される。一旦位相同期が確立されると、０°のＶ
ＣＯ信号の立ち上がりエッジはデータ遷移どうしの間の
中間近くに位置される。ＦＦ１１６は、そのＱ出力端子
から復調データを出力するために各データビットの中心
でデータ入力信号を抽出する。
調されたクロック信号を出力端子から出力する出力バッ
ファ１３２に供給される。また、０°のＶＣＯ信号はＦ
Ｆ１１６のクロック端子ckにも供給され、そのＦＦ１１
６のＤ入力端子にはバッファ１１２からデータ入力信号
が供給される。一旦位相同期が確立されると、０°のＶ
ＣＯ信号の立ち上がりエッジはデータ遷移どうしの間の
中間近くに位置される。ＦＦ１１６は、そのＱ出力端子
から復調データを出力するために各データビットの中心
でデータ入力信号を抽出する。
【００５４】実際に位相同期状態になっていない時に
は、位相検出器１１４から出力される位相同期状態信号
が「ロー」になり、インバータ２１４および２２０の出
力信号はそれぞれ「ハイ」および「ロー」となる。それ
から、ＶＣＯ割り算器２３０、基準カウンタ２２６およ
びＶＣＯカウンタ２２８はそれぞれのリセット入力信号
が「ロー」となることによってすべて有効となる。同時
に、基準クロック端子１２６に供給された基準クロック
信号はＡＮＤゲート２１６を介して基準カウンタ２２６
およびＦＦ２２２のクロック端子ckに転送される。
は、位相検出器１１４から出力される位相同期状態信号
が「ロー」になり、インバータ２１４および２２０の出
力信号はそれぞれ「ハイ」および「ロー」となる。それ
から、ＶＣＯ割り算器２３０、基準カウンタ２２６およ
びＶＣＯカウンタ２２８はそれぞれのリセット入力信号
が「ロー」となることによってすべて有効となる。同時
に、基準クロック端子１２６に供給された基準クロック
信号はＡＮＤゲート２１６を介して基準カウンタ２２６
およびＦＦ２２２のクロック端子ckに転送される。
【００５５】０°のＶＣＯ信号はＶＣＯ割り算器２３０
によって例えば因数１６で割られる。周波数ｆd （例え
ば、およそ１０ＭＨｚ）の分割されてなるＶＣＯ信号は
ＡＮＤゲート２１８を介してＶＣＯカウンタ２２８およ
びＦＦ２２４のクロック端子ckに転送される。従って、
位相同期信号が「ロー」になることによって周波数検出
器１２８が有効になると即座に、基準カウンタ２２６お
よびＶＣＯカウンタ２２８は最も小さい値からカウント
アップを始める。
によって例えば因数１６で割られる。周波数ｆd （例え
ば、およそ１０ＭＨｚ）の分割されてなるＶＣＯ信号は
ＡＮＤゲート２１８を介してＶＣＯカウンタ２２８およ
びＦＦ２２４のクロック端子ckに転送される。従って、
位相同期信号が「ロー」になることによって周波数検出
器１２８が有効になると即座に、基準カウンタ２２６お
よびＶＣＯカウンタ２２８は最も小さい値からカウント
アップを始める。
【００５６】一方のカウンタが他方のカウンタと計数速
度が異なる場合には、より高速のカウンタがより低速の
カウンタを追い越し始める。基準カウンタ２２６がＶＣ
Ｏカウンタ２２８よりも完全に１カウントよりも多く進
む場合には、制御論理回路２３２はこの状態を検出し、
そしてその出力端子OUT1に抑制パルスINP1を生じさせ、
その抑制パルスINP1はＡＮＤゲート２１６から入来する
クロック信号の立下りエッジでＦＦ２２２によってラッ
チされる。
度が異なる場合には、より高速のカウンタがより低速の
カウンタを追い越し始める。基準カウンタ２２６がＶＣ
Ｏカウンタ２２８よりも完全に１カウントよりも多く進
む場合には、制御論理回路２３２はこの状態を検出し、
そしてその出力端子OUT1に抑制パルスINP1を生じさせ、
その抑制パルスINP1はＡＮＤゲート２１６から入来する
クロック信号の立下りエッジでＦＦ２２２によってラッ
チされる。
【００５７】２分の１クロック周期後、そのラッチされ
た抑制信号は、ＦＦ２２２のＱ出力端子から基準カウン
タ２２６をトリガーする正のエッジが前へ進むのを抑制
し、ＡＮＤゲート２３４に、端子１２６に供給された基
準クロック信号の「ハイ」の位相と同じ継続期間を有す
る高速の計数チャージパルスＣＨF を生成させる。ＶＣ
Ｏカウンタ２２８が基準カウンタ２２６よりも完全に１
カウントよりも多く進む場合には、制御論理回路２３２
はこの状態を検出し、そしてその出力端子OUT2に抑制パ
ルスINP2を生じさせ、その抑制パルスINP2は分割された
ＶＣＯクロック信号の立下りエッジでＦＦ２２４によっ
てラッチされる。
た抑制信号は、ＦＦ２２２のＱ出力端子から基準カウン
タ２２６をトリガーする正のエッジが前へ進むのを抑制
し、ＡＮＤゲート２３４に、端子１２６に供給された基
準クロック信号の「ハイ」の位相と同じ継続期間を有す
る高速の計数チャージパルスＣＨF を生成させる。ＶＣ
Ｏカウンタ２２８が基準カウンタ２２６よりも完全に１
カウントよりも多く進む場合には、制御論理回路２３２
はこの状態を検出し、そしてその出力端子OUT2に抑制パ
ルスINP2を生じさせ、その抑制パルスINP2は分割された
ＶＣＯクロック信号の立下りエッジでＦＦ２２４によっ
てラッチされる。
【００５８】２分の１クロック周期後、そのラッチされ
た抑制信号は、ＦＦ２２４のＱ出力端子からＶＣＯカウ
ンタ２２８をトリガーする正のエッジが前へ進むのを抑
制し、ＡＮＤゲート２３６に、分割されたＶＣＯクロッ
ク信号の「ハイ」の位相と同じ継続期間を有する低速の
計数チャージパルスＣＨS を生成させる。
た抑制信号は、ＦＦ２２４のＱ出力端子からＶＣＯカウ
ンタ２２８をトリガーする正のエッジが前へ進むのを抑
制し、ＡＮＤゲート２３６に、分割されたＶＣＯクロッ
ク信号の「ハイ」の位相と同じ継続期間を有する低速の
計数チャージパルスＣＨS を生成させる。
【００５９】図６は一連の１０キー信号を用いた挙動を
示しており、最初は基準クロックが、分割されたＶＣＯ
クロックよりも５０％高い周波数で動作し、その結果基
準カウンタ２２６は計数するのが抑制され、高速のパル
スＣＨF が基準クロックの３パルス目毎に生成されてお
り、次いで分割されたＶＣＯクロックが基準クロックよ
りも５０％高い周波数で動作し、その結果ＶＣＯカウン
タ２２８は計数するのが抑制され、低速のパルスＣＨS
がＶＣＯクロックの３パルス目毎に生成されている。
示しており、最初は基準クロックが、分割されたＶＣＯ
クロックよりも５０％高い周波数で動作し、その結果基
準カウンタ２２６は計数するのが抑制され、高速のパル
スＣＨF が基準クロックの３パルス目毎に生成されてお
り、次いで分割されたＶＣＯクロックが基準クロックよ
りも５０％高い周波数で動作し、その結果ＶＣＯカウン
タ２２８は計数するのが抑制され、低速のパルスＣＨS
がＶＣＯクロックの３パルス目毎に生成されている。
【００６０】この挙動は、関連したクロック位相がクロ
ックサイクルまたは計数差のセットで示された図７のク
ロック位相図に表されており、カウンタの抑制およびチ
ャージポンプのパルスは＋１および−１の矢印によって
示されている。低速のカウンタの平均計数速度に同調す
るために高速のカウンタの平均計数速度が低速化される
結果となり、またチャージポンプのパルスの周波数は基
準クロック（ｆｒ）と分割されたＶＣＯクロック（ｆ
ｄ）との周波数差Δｆに等しくなる。これらのパルスの
デューティ比、従ってチャージポンプ１３０から流れる
平均相対出力電流は、図８に示されたように２つの周波
数のうちのより大きい周波数ｆh によって分割された周
波数差Δｆの２分の１に等しい。
ックサイクルまたは計数差のセットで示された図７のク
ロック位相図に表されており、カウンタの抑制およびチ
ャージポンプのパルスは＋１および−１の矢印によって
示されている。低速のカウンタの平均計数速度に同調す
るために高速のカウンタの平均計数速度が低速化される
結果となり、またチャージポンプのパルスの周波数は基
準クロック（ｆｒ）と分割されたＶＣＯクロック（ｆ
ｄ）との周波数差Δｆに等しくなる。これらのパルスの
デューティ比、従ってチャージポンプ１３０から流れる
平均相対出力電流は、図８に示されたように２つの周波
数のうちのより大きい周波数ｆh によって分割された周
波数差Δｆの２分の１に等しい。
【００６１】ＶＣＯ周波数が所望の周波数よりも小さい
（すなわち、分割比の基準周波数倍よりも小さい）場合
には、基準カウンタ２２６がＶＣＯカウンタ２２８の平
均速度よりも速い平均速度で進むのを妨げるために抑制
パルスINP1が生成され、それゆえこれらの抑制パルスの
周波数は基準周波数と分割されたＶＣＯ周波数との周波
数差Δｆとなる。
（すなわち、分割比の基準周波数倍よりも小さい）場合
には、基準カウンタ２２６がＶＣＯカウンタ２２８の平
均速度よりも速い平均速度で進むのを妨げるために抑制
パルスINP1が生成され、それゆえこれらの抑制パルスの
周波数は基準周波数と分割されたＶＣＯ周波数との周波
数差Δｆとなる。
【００６２】各抑制パルスに対して、高速の計数チャー
ジパルスＣＨF が生成され、フィルタ１２４のコンデン
サ３２２へ流れる平均チャージポンプ出力電流を生じ、
その電流は正でありまた周波数差Δｆに比例する。これ
はコンデンサ３２２を充電するとともに所望の動作周波
数に向かって指数関数的に変化してＶＣＯ周波数を増大
する。
ジパルスＣＨF が生成され、フィルタ１２４のコンデン
サ３２２へ流れる平均チャージポンプ出力電流を生じ、
その電流は正でありまた周波数差Δｆに比例する。これ
はコンデンサ３２２を充電するとともに所望の動作周波
数に向かって指数関数的に変化してＶＣＯ周波数を増大
する。
【００６３】ＶＣＯ周波数が所望の周波数よりも大きい
（すなわち、分割比の基準周波数倍よりも大きい）場合
には、ＶＣＯカウンタ２２８が基準カウンタ２２６の平
均速度よりも速い平均速度で進むのを妨げるために抑制
パルスINP2が生成され、それゆえこれらの抑制パルスの
周波数は分割されたＶＣＯ周波数と基準周波数との周波
数差Δｆとなる。
（すなわち、分割比の基準周波数倍よりも大きい）場合
には、ＶＣＯカウンタ２２８が基準カウンタ２２６の平
均速度よりも速い平均速度で進むのを妨げるために抑制
パルスINP2が生成され、それゆえこれらの抑制パルスの
周波数は分割されたＶＣＯ周波数と基準周波数との周波
数差Δｆとなる。
【００６４】各抑制パルスに対して、低速の計数チャー
ジパルスＣＨS が生成され、コンデンサ３２２へ流れる
平均チャージポンプ出力電流を生じ、その電流は負であ
りまた周波数差Δｆに比例する。これはコンデンサ３２
２を放電するとともに所望の動作周波数に向かって指数
関数的に変化してＶＣＯ周波数を減少する。
ジパルスＣＨS が生成され、コンデンサ３２２へ流れる
平均チャージポンプ出力電流を生じ、その電流は負であ
りまた周波数差Δｆに比例する。これはコンデンサ３２
２を放電するとともに所望の動作周波数に向かって指数
関数的に変化してＶＣＯ周波数を減少する。
【００６５】入力ディジタルデータ信号が不適切である
かまたはその品質が低いからか、あるいは確認をするの
に十分な時間がないため、位相検出器１１４が、位相同
期状態がしっかりと確立していることを示していない場
合には、実質的に平均周波数は変化してはならないの
で、ＶＣＯの周波数および位相を制御するために位相お
よび周波数の検出器が協同して動作するという利点があ
り、一方データ入力信号の位相に同期するために機会が
与えられなければならない。
かまたはその品質が低いからか、あるいは確認をするの
に十分な時間がないため、位相検出器１１４が、位相同
期状態がしっかりと確立していることを示していない場
合には、実質的に平均周波数は変化してはならないの
で、ＶＣＯの周波数および位相を制御するために位相お
よび周波数の検出器が協同して動作するという利点があ
り、一方データ入力信号の位相に同期するために機会が
与えられなければならない。
【００６６】これをなすために、たとえ不適切なデータ
であっても、位相検出器１１４は分割されたＶＣＯ周波
数を基準周波数から著しく離れるように引き寄せるよう
にしなければならず、そしてたとえデータ入力信号の分
割されたビット速度がわずかに基準周波数と異なってい
ても、周波数検出器１２８は位相の同期を妨げてはなら
ない。
であっても、位相検出器１１４は分割されたＶＣＯ周波
数を基準周波数から著しく離れるように引き寄せるよう
にしなければならず、そしてたとえデータ入力信号の分
割されたビット速度がわずかに基準周波数と異なってい
ても、周波数検出器１２８は位相の同期を妨げてはなら
ない。
【００６７】このＰＬＬは、矛盾しないチャージポンプ
制御電流出力を両方とも備えたことにより、ＶＣＯ制御
電圧を調整するために、位相検出器１１４および周波数
検出器１２８を同時に動作させることが可能となってい
る。位相制御は迅速に位相を制御するように動作しなけ
ればならないため、チャージポンプ１２０はＶＣＯ１１
８に第１の制御電圧Ｖcpを直接供給し、その制御電圧Ｖ
cpにおいてはフィルタ１２４のＦＥＴ３２４よりなる抵
抗を介して急速であるが制限された振幅の変化が生じ得
る。
制御電流出力を両方とも備えたことにより、ＶＣＯ制御
電圧を調整するために、位相検出器１１４および周波数
検出器１２８を同時に動作させることが可能となってい
る。位相制御は迅速に位相を制御するように動作しなけ
ればならないため、チャージポンプ１２０はＶＣＯ１１
８に第１の制御電圧Ｖcpを直接供給し、その制御電圧Ｖ
cpにおいてはフィルタ１２４のＦＥＴ３２４よりなる抵
抗を介して急速であるが制限された振幅の変化が生じ得
る。
【００６８】周波数制御は、分割されたＶＣＯ周波数の
平均が基準周波数に対して過度に変化することを妨げる
ためにのみ必要であるため、電圧Ｖf はフィルタ１２４
のコンデンサ３２２を介してチャージポンプ１３０によ
って供給される。コンデンサ３２２は、そのチャージポ
ンプが直ちに位相に影響を及ぼすのを妨げ、ある期間に
亘って位相制御チャージポンプ回路からの電荷だけでな
く周波数制御チャージポンプ回路からの電荷も合計す
る。
平均が基準周波数に対して過度に変化することを妨げる
ためにのみ必要であるため、電圧Ｖf はフィルタ１２４
のコンデンサ３２２を介してチャージポンプ１３０によ
って供給される。コンデンサ３２２は、そのチャージポ
ンプが直ちに位相に影響を及ぼすのを妨げ、ある期間に
亘って位相制御チャージポンプ回路からの電荷だけでな
く周波数制御チャージポンプ回路からの電荷も合計す
る。
【００６９】さらには、通常データ入力信号は基準周波
数に極めて近接してなる分割されたビット速度を有して
いるため、通常、周波数検出器１２８の影響は小さい。
同時に、矛盾したビット速度のない、または基準周波数
と実質的に異なるように分割されたビット速度を有する
不適切なデータは平均ＶＣＯ周波数を極めて僅かに変化
させる傾向に帰結する。
数に極めて近接してなる分割されたビット速度を有して
いるため、通常、周波数検出器１２８の影響は小さい。
同時に、矛盾したビット速度のない、または基準周波数
と実質的に異なるように分割されたビット速度を有する
不適切なデータは平均ＶＣＯ周波数を極めて僅かに変化
させる傾向に帰結する。
【００７０】なぜならば、そのようなデータはある期間
に亘ってＶＣＯ出力に関して実質的にランダムな位相位
置でもって遷移をするからであり、従って、ＶＣＯの位
相を進めかつコンデンサ３２２を充電するように動作す
る遷移は、ＶＣＯの位相を遅らせかつコンデンサ３２２
を放電するように動作する遷移によって大まかに釣り合
うようになっている。
に亘ってＶＣＯ出力に関して実質的にランダムな位相位
置でもって遷移をするからであり、従って、ＶＣＯの位
相を進めかつコンデンサ３２２を充電するように動作す
る遷移は、ＶＣＯの位相を遅らせかつコンデンサ３２２
を放電するように動作する遷移によって大まかに釣り合
うようになっている。
【００７１】ある期間中に、適切な位相同期が起こる可
能性を高くするのに十分な位相同期の好ましい程度があ
るということを位相検出器１１４が決定する場合には、
周波数検出器１２８が動作を継続する必要はもはや全く
なくなる。さらに、周波数検出器１２８のカウンタだけ
でなくＶＣＯ割り算器２３０も多大な電力量を消費する
虞があり、また周波数検出器１２８は、ＰＬＬが位相同
期されている時に、何の利益にもならないチャージポン
プパルスを時々生成し、復調されたクロック信号の不要
なジッタを僅かに増大する虞がある。
能性を高くするのに十分な位相同期の好ましい程度があ
るということを位相検出器１１４が決定する場合には、
周波数検出器１２８が動作を継続する必要はもはや全く
なくなる。さらに、周波数検出器１２８のカウンタだけ
でなくＶＣＯ割り算器２３０も多大な電力量を消費する
虞があり、また周波数検出器１２８は、ＰＬＬが位相同
期されている時に、何の利益にもならないチャージポン
プパルスを時々生成し、復調されたクロック信号の不要
なジッタを僅かに増大する虞がある。
【００７２】それゆえ、全てのＦＦ、全てのカウンタお
よびＶＣＯ割り算器２３０の割り算器をリセットするた
めに位相検出器１１４から出力される位相同期出力を用
いることによって、位相同期が一旦しっかりと確立され
ると周波数検出器１２８は無効にされる。データ速度が
好ましくない値へ徐々に変化する蓋然性が高い場合に
は、適切なビット速度およびクロック速度が続いている
ことを確認する別の効果的な手段がＰＬＬの外側に設け
られてもよい。
よびＶＣＯ割り算器２３０の割り算器をリセットするた
めに位相検出器１１４から出力される位相同期出力を用
いることによって、位相同期が一旦しっかりと確立され
ると周波数検出器１２８は無効にされる。データ速度が
好ましくない値へ徐々に変化する蓋然性が高い場合に
は、適切なビット速度およびクロック速度が続いている
ことを確認する別の効果的な手段がＰＬＬの外側に設け
られてもよい。
【００７３】以上、本発明の一具体例について詳細に説
明したが、本発明範囲から逸脱することなく多くの変形
や変更や適用がなされ得ることは明らかである。周波数
および割り算器の比は本発明の実施によって変化され得
る。本発明はクロックおよびデータの復調回路に実施さ
れ得る。
明したが、本発明範囲から逸脱することなく多くの変形
や変更や適用がなされ得ることは明らかである。周波数
および割り算器の比は本発明の実施によって変化され得
る。本発明はクロックおよびデータの復調回路に実施さ
れ得る。
【００７４】
【発明の効果】以上、説明したとおり、本発明によれ
ば、正確でかつ順応性のある周波数の獲得が達成され
る。また迅速な位相の獲得が達成される。
ば、正確でかつ順応性のある周波数の獲得が達成され
る。また迅速な位相の獲得が達成される。
【図１】本発明の実施に係るＰＬＬを用いたクロック復
調回路のブロック図である。
調回路のブロック図である。
【図２】図１に示された周波数検出器のブロック図であ
る。
る。
【図３】図１に示されたチャージポンプおよびフィルタ
の回路図である。
の回路図である。
【図４】図２に示された基準カウンタおよびＶＣＯカウ
ンタのブロック図である。
ンタのブロック図である。
【図５】図２に示された制御論理回路のブロック図であ
る。
る。
【図６】図２に示された周波数検出器の動作を示すタイ
ミングチャート図である。
ミングチャート図である。
【図７】検出器の位相特性を示す図である。
【図８】検出器の周波数特性を示す図である。
１１４ 位相検出器 １２０ 位相制御チャージポンプ １２２ 制御電圧回路 １２４ アダプティブフィルタ １２８ 周波数検出器 １３０ 周波数制御チャージポンプ ２２６ 基準カウンタ ２２８ ＶＣＯカウンタ ２３２ 制御論理回路
Claims (12)
- 【請求項１】 入力信号に位相同期される周波数制御信
号を出力するＰＬＬであって、 該ＰＬＬは、 電圧制御発振器に供給されたＶＣＯ制御信号に応答し
て、周波数制御信号並びに第１および第２のＶＣＯ信号
を生成する電圧制御発振器を具備し、第１のＶＣＯ信号
の位相は周波数制御信号と関係し、第２のＶＣＯ信号の
周波数は周波数制御信号と関係しており、 入力信号および第１のＶＣＯ信号に応答して第１の検出
信号を出力する位相検出手段とを具備し、第１の検出信
号は入力信号と第１のＶＣＯ信号との位相差を表してお
り、 周波数基準信号および第２のＶＣＯ信号に応答して第２
の検出信号を出力する周波数検出手段とを具備し、第２
の検出信号は周波数基準信号と第２のＶＣＯ信号との周
波数差を表しており、 第１および第２の検出信号に応答して第１および第２の
チャージポンプ電流を生成し、かつ電圧制御発振器に供
給されるＶＣＯ信号を出力するために第１および第２の
チャージポンプ電流を統合するチャージポンプ回路とを
具備し、それによって周波数制御信号の周波数が電圧制
御発振器によって制御され、また周波数制御信号が入力
信号と位相同期されることを特徴とする位相同期ルー
プ。 - 【請求項２】 チャージポンプ回路は第１および第２の
チャージポンプを具備しており、第１のチャージポンプ
は第１の検出信号に応答して第１のチャージポンプ電流
を生成し、第２のチャージポンプは第２の検出信号に応
答して第２のチャージポンプ電流を生成することを特徴
とする請求項１に記載の位相同期ループ。 - 【請求項３】 チャージポンプ回路はさらに容量性素子
および抵抗性素子を含むフィルタ手段を具備しており、
容量性素子はＶＣＯ制御信号を出力するために第１およ
び第２のチャージポンプ電流を統合し、抵抗性素子はＶ
ＣＯ制御信号の振幅の変調を制限することを特徴とする
請求項２に記載の位相同期ループ。 - 【請求項４】 位相検出手段は、周波数制御信号が入力
信号に位相同期された時に位相同期指示信号を出力する
手段を具備しており、位相同期指示信号は周波数検出手
段を無効にすることを特徴とする請求項１に記載の位相
同期ループ。 - 【請求項５】 周波数検出手段は、第２のＶＣＯ信号の
周波数が周波数基準信号の周波数と異なっているかを決
める周波数比較手段を具備することを特徴とする請求項
１に記載の位相同期ループ。 - 【請求項６】 周波数比較手段は第１および第２の周波
数計数手段を具備しており、第１の周波数計数手段は周
波数基準信号の周波数を計数し、第２の周波数計数手段
は第２のＶＣＯ信号の周波数を計数することを特徴とす
る請求項５に記載の位相同期ループ。 - 【請求項７】 周波数比較手段は、さらに第１および第
２の計数手段の計数結果に対応して、第２のＶＣＯ信号
の周波数が周波数基準信号の周波数と異なっているか否
かを決定する決定手段を具備することを特徴とする請求
項６に記載の位相同期ループ。 - 【請求項８】 決定手段は、第２のＶＣＯ信号の周波数
が周波数基準信号の周波数よりも高い場合に第１の周波
数計数手段の周波数の計数を抑制し、また第２のＶＣＯ
信号の周波数が周波数基準信号の周波数よりも低い場合
に第２の周波数計数手段の周波数の計数を抑制する論理
回路を具備することを特徴とする請求項７に記載の位相
同期ループ。 - 【請求項９】 周波数比較手段は、さらに決定手段によ
る決定に対応してチャージポンプ制御信号を出力する検
出出力手段を具備しており、チャージポンプ制御信号は
第１および第２の周波数計数手段により計数された周波
数における差異に比例して電流を生成させ、その生成さ
れた電流はＶＣＯ制御信号を変化させることを特徴とす
る請求項７に記載の位相同期ループ。 - 【請求項１０】 第１の周波数計数手段は第１のカウン
タを具備し、また第２の周波数計数手段は周波数割り算
器および第２のカウンタを具備しており、第１のカウン
タは周波数基準信号の周波数を計数し、周波数割り算器
は、分割されたＶＣＯ周波数を出力するために第２のＶ
ＣＯ信号の周波数を分割し、第２のカウンタは分割され
たＶＣＯ周波数を計数することを特徴とする請求項６に
記載の位相同期ループ。 - 【請求項１１】 検出出力手段は、チャージポンプを制
御するための第１および第２の出力信号を出力する第１
および第２の出力手段を具備しており、第１および第２
の出力信号はそれぞれ、分割されたＶＣＯ信号の周波数
が周波数基準信号の周波数よりも高い場合および低い場
合に生成されることを特徴とする請求項９に記載の位相
同期ループ。 - 【請求項１２】 第１および第２の周波数カウンタはそ
れぞれ二値カウンタを具備することを特徴とする請求項
１０に記載の位相同期ループ。
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