JP2917892B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2917892B2 JP2917892B2 JP8037208A JP3720896A JP2917892B2 JP 2917892 B2 JP2917892 B2 JP 2917892B2 JP 8037208 A JP8037208 A JP 8037208A JP 3720896 A JP3720896 A JP 3720896A JP 2917892 B2 JP2917892 B2 JP 2917892B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- delay
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、位相同期ループ
（Ｐhase Ｌocked Ｌoop）回路（「ＰＬＬ回路」とい
う）に関し、特に同期（ロック）状態を検出する回路に
関する。
（Ｐhase Ｌocked Ｌoop）回路（「ＰＬＬ回路」とい
う）に関し、特に同期（ロック）状態を検出する回路に
関する。
【０００２】
【従来の技術】ＰＬＬ回路の従来のロック検出方式は、
ロック後のゲインの変更等により安定性を改善するため
に、例えば図７に示すように、基準クロック信号（ＰＬ
Ｌの入力信号）７００と生成クロック信号（ＰＬＬで生
成されたクロック信号）７０１とを入力として比較する
位相周波数比較器７０２の出力信号に基づきロック状態
の検出が行われている。図７に示す従来の方式では、位
相周波数比較器７０２の出力によりコンデンサの容量の
放電を行うものであり、ロック検出回路７０４において
は、基準クロック信号７００と生成クロック信号７０１
との位相差が大きいときには、ＮＭＯＳトランジスタが
導通し次段のインバータＩＮＶの論理しきい値以下にコ
ンデンサＣが放電され、アンロック信号がハイレベルと
なる。一方、位相差が小さいとき、コンデンサＣは論理
しきい値以下には放電されず、アンロック信号はロウレ
ベルとなり（この場合、ロック信号Ｌock￣はロウレベ
ルでアクティブ状態とされる）、このようにしてロック
検出が可能である。
ロック後のゲインの変更等により安定性を改善するため
に、例えば図７に示すように、基準クロック信号（ＰＬ
Ｌの入力信号）７００と生成クロック信号（ＰＬＬで生
成されたクロック信号）７０１とを入力として比較する
位相周波数比較器７０２の出力信号に基づきロック状態
の検出が行われている。図７に示す従来の方式では、位
相周波数比較器７０２の出力によりコンデンサの容量の
放電を行うものであり、ロック検出回路７０４において
は、基準クロック信号７００と生成クロック信号７０１
との位相差が大きいときには、ＮＭＯＳトランジスタが
導通し次段のインバータＩＮＶの論理しきい値以下にコ
ンデンサＣが放電され、アンロック信号がハイレベルと
なる。一方、位相差が小さいとき、コンデンサＣは論理
しきい値以下には放電されず、アンロック信号はロウレ
ベルとなり（この場合、ロック信号Ｌock￣はロウレベ
ルでアクティブ状態とされる）、このようにしてロック
検出が可能である。
【０００３】しかしながら、この従来のロック検出方式
では、ロック状態を判定するための基準クロック信号７
００と生成クロック信号７０１との位相差を、精度よく
判定することが困難であった（これは主にロック状態の
検出をコンデンサＣの電荷の放電制御とインバータの論
理しきい値電圧の設定で行っていることによる）。
では、ロック状態を判定するための基準クロック信号７
００と生成クロック信号７０１との位相差を、精度よく
判定することが困難であった（これは主にロック状態の
検出をコンデンサＣの電荷の放電制御とインバータの論
理しきい値電圧の設定で行っていることによる）。
【０００４】図８に、文献（1995年２月、アイ・イー・
イー・イー・アイ・エス・エス・シー・シー・ダイジェ
スト・オブ・テクニカル・ペーパーズ、第268-269頁、
（Ｍ．Ｍizuno他著、“Ａ 0.18μm ＣＭＯＳ Ｈot-Ｓta
ndby Ｐhase-Ｌocked ＬoopＵsing a Ｎoise-Ｉmmune a
daptive-Ｇain Ｖoltage-Ｃontrolled Ｏscillator”，
pp.268-269,ＩＥＥＥ ＩＳＳＣＣ Ｄigest of technica
l papers, Ｆeb. 1995）に記載の、窓方式のロック検出
回路を示す。図８において、８００は基準クロック信号
（ＰＬＬ入力信号）、８０１は生成クロック信号、８０
２は複数の電圧制御遅延素子（Ｖoltage Ｃontrolled
Ｄelay Ｅlement；ＶＣＤＥ）からなる電圧制御遅延線
（Ｖoltage Ｃontrolled Ｄelay Ｌine）、８０３、
８０４はデータフリップフロップ、８０５は論理積回
路、８０６は計数回路、８０７はロック検出信号をそれ
ぞれ示している。
イー・イー・アイ・エス・エス・シー・シー・ダイジェ
スト・オブ・テクニカル・ペーパーズ、第268-269頁、
（Ｍ．Ｍizuno他著、“Ａ 0.18μm ＣＭＯＳ Ｈot-Ｓta
ndby Ｐhase-Ｌocked ＬoopＵsing a Ｎoise-Ｉmmune a
daptive-Ｇain Ｖoltage-Ｃontrolled Ｏscillator”，
pp.268-269,ＩＥＥＥ ＩＳＳＣＣ Ｄigest of technica
l papers, Ｆeb. 1995）に記載の、窓方式のロック検出
回路を示す。図８において、８００は基準クロック信号
（ＰＬＬ入力信号）、８０１は生成クロック信号、８０
２は複数の電圧制御遅延素子（Ｖoltage Ｃontrolled
Ｄelay Ｅlement；ＶＣＤＥ）からなる電圧制御遅延線
（Ｖoltage Ｃontrolled Ｄelay Ｌine）、８０３、
８０４はデータフリップフロップ、８０５は論理積回
路、８０６は計数回路、８０７はロック検出信号をそれ
ぞれ示している。
【０００５】この方式では、電圧制御遅延線８０２から
生成クロック信号８０１に対して位相の進んだクロック
信号８０８、および位相の遅れたクロック信号８０９を
取り出し（これらの信号８０８、８０９が「ロック窓信
号」となる）、基準クロック８００がこれらの２つのク
ロック信号８０８、８０９の間に納まっているか否か
を、Ｄ型フリップフロップ８０３、８０４を用いて判定
する。この方式では、位相の進んだ信号と遅れた信号が
必要であるが、電圧制御発振器（Ｖoltage Ｃontrolled
Ｏscillator；「ＶＣＯ」という）の出力を分周して比
較するＰＬＬ回路では、これらの信号用の分周器が必要
となり、また位相差の幅の設定の自由度が小さいという
問題点がある。
生成クロック信号８０１に対して位相の進んだクロック
信号８０８、および位相の遅れたクロック信号８０９を
取り出し（これらの信号８０８、８０９が「ロック窓信
号」となる）、基準クロック８００がこれらの２つのク
ロック信号８０８、８０９の間に納まっているか否か
を、Ｄ型フリップフロップ８０３、８０４を用いて判定
する。この方式では、位相の進んだ信号と遅れた信号が
必要であるが、電圧制御発振器（Ｖoltage Ｃontrolled
Ｏscillator；「ＶＣＯ」という）の出力を分周して比
較するＰＬＬ回路では、これらの信号用の分周器が必要
となり、また位相差の幅の設定の自由度が小さいという
問題点がある。
【０００６】
【発明が解決しようとする課題】上記の通り、図７に示
す従来のロック検出回路は、位相周波数比較器の出力を
利用しているため位相差を精度よく検出することが困難
であるという問題点を有し、一方、図８に示す従来のロ
ック検出回路においては、位相の進んだ信号を生成する
必要があるため、位相差の幅の設定の自由度が小さく、
精度のよい検出が困難であるという問題点を有してい
る。
す従来のロック検出回路は、位相周波数比較器の出力を
利用しているため位相差を精度よく検出することが困難
であるという問題点を有し、一方、図８に示す従来のロ
ック検出回路においては、位相の進んだ信号を生成する
必要があるため、位相差の幅の設定の自由度が小さく、
精度のよい検出が困難であるという問題点を有してい
る。
【０００７】従って、本発明は、上記事情に鑑みて為さ
れたものであって、ＰＬＬ回路のロック検出の位相差の
幅を自由に設定できるようにするロック検出回路を提供
することを目的とする。
れたものであって、ＰＬＬ回路のロック検出の位相差の
幅を自由に設定できるようにするロック検出回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明のロック検出回路は、位相同期ループ回路に
おいて、基準クロック信号からその位相遅れの信号であ
る第１のクロック信号を生成する第１の遅延回路と、生
成クロック信号からその位相遅れの信号である第２のク
ロック信号を生成する第２の遅延回路と、前記基準クロ
ック信号と前記第２のクロック信号との位相の進み／遅
れの関係を判定する第１の判定回路と、前記生成クロッ
ク信号と前記第１のクロック信号との位相の進み／遅れ
の関係を判定する第２の判定回路と、前記第１の判定回
路の出力と前記第２の判定回路の出力とを比較し、これ
らが互いに異なっているときにロック状態、同じである
ときに非ロック状態と判定する回路と、を備え、前記第
１及び第２の遅延回路が、ロック状態と非ロック状態に
応じて、その遅延時間を選択可能としたものである。
め、本発明のロック検出回路は、位相同期ループ回路に
おいて、基準クロック信号からその位相遅れの信号であ
る第１のクロック信号を生成する第１の遅延回路と、生
成クロック信号からその位相遅れの信号である第２のク
ロック信号を生成する第２の遅延回路と、前記基準クロ
ック信号と前記第２のクロック信号との位相の進み／遅
れの関係を判定する第１の判定回路と、前記生成クロッ
ク信号と前記第１のクロック信号との位相の進み／遅れ
の関係を判定する第２の判定回路と、前記第１の判定回
路の出力と前記第２の判定回路の出力とを比較し、これ
らが互いに異なっているときにロック状態、同じである
ときに非ロック状態と判定する回路と、を備え、前記第
１及び第２の遅延回路が、ロック状態と非ロック状態に
応じて、その遅延時間を選択可能としたものである。
【０００９】
【作用】本発明の原理・作用を以下に説明する。基準ク
ロック信号と生成クロック信号の立ち上がりと立ち下が
りのタイミングエッジが一定の範囲内にあるときにロッ
クしたとする。基準クロック信号を一定時間遅らせる
と、ロックしている場合には、遅らせた基準クロック信
号に対して、生成クロック信号が進んでいる。また、生
成クロック信号を一定時間遅らせると、ロックしている
場合には遅らせた生成クロック信号は基準クロック信号
に比べて遅れている。これに対して、基準クロック信号
が生成クロック信号よりも位相が進んでいる場合、何れ
の場合も生成クロック信号の方が遅れている。このよう
に、本発明においては、基準クロック信号を遅らせたと
きに生成クロック信号の位相が進み、生成クロック信号
を遅らせたときに生成クロック信号の位相が遅れるの
は、ロックしている場合のみであることを利用してロッ
ク状態の検出を行うものである。
ロック信号と生成クロック信号の立ち上がりと立ち下が
りのタイミングエッジが一定の範囲内にあるときにロッ
クしたとする。基準クロック信号を一定時間遅らせる
と、ロックしている場合には、遅らせた基準クロック信
号に対して、生成クロック信号が進んでいる。また、生
成クロック信号を一定時間遅らせると、ロックしている
場合には遅らせた生成クロック信号は基準クロック信号
に比べて遅れている。これに対して、基準クロック信号
が生成クロック信号よりも位相が進んでいる場合、何れ
の場合も生成クロック信号の方が遅れている。このよう
に、本発明においては、基準クロック信号を遅らせたと
きに生成クロック信号の位相が進み、生成クロック信号
を遅らせたときに生成クロック信号の位相が遅れるの
は、ロックしている場合のみであることを利用してロッ
ク状態の検出を行うものである。
【００１０】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に詳細に説明する。
して以下に詳細に説明する。
【００１１】
【参考例１】図１から図４を参照して、本発明に関連し
た参考例のロック検出回路について説明する。図１は、
参考例に係るロック検出回路の構成例を示す図であり、
図２ないし図４はその動作を説明するためのタイミング
図である。
た参考例のロック検出回路について説明する。図１は、
参考例に係るロック検出回路の構成例を示す図であり、
図２ないし図４はその動作を説明するためのタイミング
図である。
【００１２】図２（Ａ）に示すように、基準クロック信
号（ＲＥＦ）２００と生成クロック信号（ＣＬＫ）２０
１の立ち上がりと立ち下がりが一定の範囲内にあるとき
ロックしたとする。
号（ＲＥＦ）２００と生成クロック信号（ＣＬＫ）２０
１の立ち上がりと立ち下がりが一定の範囲内にあるとき
ロックしたとする。
【００１３】図２（Ｂ）に示すように、基準クロック信
号２００を一定時間遅らせると、ロックしている場合に
は、遅らせた基準クロック信号に対して生成クロック信
号２０１が進んでいる。
号２００を一定時間遅らせると、ロックしている場合に
は、遅らせた基準クロック信号に対して生成クロック信
号２０１が進んでいる。
【００１４】そして、図２（Ｃ）に示すように、生成ク
ロック信号２０１を一定時間遅らせると、ロックしてい
る場合には、遅らせた生成クロック信号２０１は基準ク
ロック信号２００に比べて位相が遅れている。
ロック信号２０１を一定時間遅らせると、ロックしてい
る場合には、遅らせた生成クロック信号２０１は基準ク
ロック信号２００に比べて位相が遅れている。
【００１５】また、図３（Ａ）に示すように、基準クロ
ック信号３００が生成クロック信号３０１よりも位相が
進んでいる場合には、基準クロック信号３００を一定時
間遅らせた場合（図３（Ｂ）参照）、及び生成クロック
信号３０１を一定時間遅らせた場合（図３（Ｃ）参照）
のいずれの場合にも、生成クロック信号３０１の方が位
相が遅れていることになる。
ック信号３００が生成クロック信号３０１よりも位相が
進んでいる場合には、基準クロック信号３００を一定時
間遅らせた場合（図３（Ｂ）参照）、及び生成クロック
信号３０１を一定時間遅らせた場合（図３（Ｃ）参照）
のいずれの場合にも、生成クロック信号３０１の方が位
相が遅れていることになる。
【００１６】一方、図４（Ａ）に示すように、基準クロ
ック信号４００が生成クロック信号４０１よりも位相が
遅れている場合には、基準クロック信号４００を一定時
間遅らせた場合（図４（Ｂ）参照）、及び生成クロック
信号４０１を一定時間遅らせた場合（図４（Ｃ）参照）
のいずれの場合にも、生成クロック信号４０１の方が位
相が進んでいる。
ック信号４００が生成クロック信号４０１よりも位相が
遅れている場合には、基準クロック信号４００を一定時
間遅らせた場合（図４（Ｂ）参照）、及び生成クロック
信号４０１を一定時間遅らせた場合（図４（Ｃ）参照）
のいずれの場合にも、生成クロック信号４０１の方が位
相が進んでいる。
【００１７】従って、基準クロック信号４００を一定時
間遅らせた場合に生成クロック信号の位相が進み、生成
クロック信号を一定時間遅らせた場合に生成クロック信
号の位相が遅れるのは、ロックしている場合のみである
ため、ロック検出が可能である。
間遅らせた場合に生成クロック信号の位相が進み、生成
クロック信号を一定時間遅らせた場合に生成クロック信
号の位相が遅れるのは、ロックしている場合のみである
ため、ロック検出が可能である。
【００１８】図１は、上記した方式にて、ロック検出を
行う回路の構成の一例を示す図である。図１に示すよう
に、基準クロック信号（ＲＥＦ）１００は遅延回路１０
３に入力され、遅延回路１０３から位相遅れのクロック
信号（ＣＬＫ）１０５が生成される。また、生成クロッ
ク信号１０１は遅延回路１０２に入力され、遅延回路１
０２から位相遅れのクロック信号１０４が出力される。
行う回路の構成の一例を示す図である。図１に示すよう
に、基準クロック信号（ＲＥＦ）１００は遅延回路１０
３に入力され、遅延回路１０３から位相遅れのクロック
信号（ＣＬＫ）１０５が生成される。また、生成クロッ
ク信号１０１は遅延回路１０２に入力され、遅延回路１
０２から位相遅れのクロック信号１０４が出力される。
【００１９】データフリップフロップ１０６は、データ
入力に基準クロック信号１００、クロック入力に生成ク
ロック信号の位相遅れ信号１０４がそれぞれ入力され、
基準クロック信号１００と生成クロック信号１０１の位
相差が遅延回路１０２の遅延時間以下のときにハイレベ
ルを出力し、位相差がこの遅延時間以上のときにロウレ
ベルを出力する。データフリップフロップ１０６によ
り、生成クロック信号が基準クロックに比べて所定の遅
延時間以上進んでいるか否かを判定する。
入力に基準クロック信号１００、クロック入力に生成ク
ロック信号の位相遅れ信号１０４がそれぞれ入力され、
基準クロック信号１００と生成クロック信号１０１の位
相差が遅延回路１０２の遅延時間以下のときにハイレベ
ルを出力し、位相差がこの遅延時間以上のときにロウレ
ベルを出力する。データフリップフロップ１０６によ
り、生成クロック信号が基準クロックに比べて所定の遅
延時間以上進んでいるか否かを判定する。
【００２０】また、データフリップフロップ１０７は、
データ入力に生成クロック信号１０１、クロック入力に
基準クロック信号の位相遅れ信号１０５が入力され、基
準クロック信号１００と生成クロック信号１０１の位相
差が遅延回路１０３の遅延時間以下のときハイレベルを
出力し、位相差が遅延時間以上のときのロウレベルを出
力する。データフリップフロップ１０７により、生成ク
ロック信号１０１が基準クロック信号１００に比べて所
定の遅延時間以上遅れていないかどうかを判定する。
データ入力に生成クロック信号１０１、クロック入力に
基準クロック信号の位相遅れ信号１０５が入力され、基
準クロック信号１００と生成クロック信号１０１の位相
差が遅延回路１０３の遅延時間以下のときハイレベルを
出力し、位相差が遅延時間以上のときのロウレベルを出
力する。データフリップフロップ１０７により、生成ク
ロック信号１０１が基準クロック信号１００に比べて所
定の遅延時間以上遅れていないかどうかを判定する。
【００２１】フリップフロップ１０６、１０７の出力を
入力とする論理積回路１０８の出力は、生成クロックの
位相の進み幅と遅れ幅がいずれも遅延回路１０２および
１０３の遅延時間以内である場合にのみハイレベルを出
力し、進み過ぎまたは遅れ過ぎのときに、ロウレベルを
出力する。
入力とする論理積回路１０８の出力は、生成クロックの
位相の進み幅と遅れ幅がいずれも遅延回路１０２および
１０３の遅延時間以内である場合にのみハイレベルを出
力し、進み過ぎまたは遅れ過ぎのときに、ロウレベルを
出力する。
【００２２】そして、論理積回路１０８の出力のハイレ
ベルの数を計数回路１０９により数え、論理積回路１０
８が所定回数以上ハイレベルを出力したときに、ロック
信号（Ｌock）１１０がハイレベルとなる。
ベルの数を計数回路１０９により数え、論理積回路１０
８が所定回数以上ハイレベルを出力したときに、ロック
信号（Ｌock）１１０がハイレベルとなる。
【００２３】
【実施形態１】次に、図５を参照して本発明の第１の実
施形態について説明する。図５は、本発明の第１の実施
形態のロック検出回路の構成を示す図である。本実施形
態は、データフリップフロップ５０６および５０７のデ
ータ入力およびクロック入力信号が前記参考例と相違し
ている。
施形態について説明する。図５は、本発明の第１の実施
形態のロック検出回路の構成を示す図である。本実施形
態は、データフリップフロップ５０６および５０７のデ
ータ入力およびクロック入力信号が前記参考例と相違し
ている。
【００２４】基準クロック信号５００は、遅延回路５０
３に入力され、遅延回路５０３から位相遅れのクロック
信号５０５が出力される。また、生成クロック信号５０
１は、遅延回路５０２に入力され、遅延回路５０２か
ら、位相遅れのクロック信号５０４が出力される。デー
タフリップフロップ５０６は、データ入力に基準クロッ
ク信号５００、クロック入力に生成クロック信号の位相
遅れ信号５０４が入力されるもので、前記第１の実施形
態のデータフリップフロップ１０６と同様とされる。
３に入力され、遅延回路５０３から位相遅れのクロック
信号５０５が出力される。また、生成クロック信号５０
１は、遅延回路５０２に入力され、遅延回路５０２か
ら、位相遅れのクロック信号５０４が出力される。デー
タフリップフロップ５０６は、データ入力に基準クロッ
ク信号５００、クロック入力に生成クロック信号の位相
遅れ信号５０４が入力されるもので、前記第１の実施形
態のデータフリップフロップ１０６と同様とされる。
【００２５】データフリップフロップ５０７は、データ
入力に基準クロック信号の位相遅れ信号５０５、クロッ
ク入力に生成クロック信号５０１が入力され、基準クロ
ック信号５００と生成クロック信号５０１の位相差が遅
延回路５０３の遅延時間以下のときロウレベルを出力
し、位相差が遅延時間以上のときのハイレベルを出力す
る。データフリップフロップ５０７により、生成クロッ
ク信号５０１が基準クロック信号５００に比べて遅延時
間以上遅れていないか否かを判定する。
入力に基準クロック信号の位相遅れ信号５０５、クロッ
ク入力に生成クロック信号５０１が入力され、基準クロ
ック信号５００と生成クロック信号５０１の位相差が遅
延回路５０３の遅延時間以下のときロウレベルを出力
し、位相差が遅延時間以上のときのハイレベルを出力す
る。データフリップフロップ５０７により、生成クロッ
ク信号５０１が基準クロック信号５００に比べて遅延時
間以上遅れていないか否かを判定する。
【００２６】データフリップフロップ５０７は、前記参
考例のデータフリップフロップ１０７の反転論理を出力
する。データフリップフロップ５０６の出力とデータフ
リップフロップ５０７の反転論理を入力とする論理積回
路５０８の出力は、前記第１の実施形態と同様に、生成
クロックの位相の進み幅と遅れ幅がどちらも遅延回路５
０２および５０３の遅延時間以内である場合にのみハイ
レベルを出力し、進みすぎまたは遅れすぎのときにロウ
レベルを出力する。
考例のデータフリップフロップ１０７の反転論理を出力
する。データフリップフロップ５０６の出力とデータフ
リップフロップ５０７の反転論理を入力とする論理積回
路５０８の出力は、前記第１の実施形態と同様に、生成
クロックの位相の進み幅と遅れ幅がどちらも遅延回路５
０２および５０３の遅延時間以内である場合にのみハイ
レベルを出力し、進みすぎまたは遅れすぎのときにロウ
レベルを出力する。
【００２７】
【実施形態２】次に、図６を参照して本発明の第２の実
施形態について説明する。図６は、本発明の第２の実施
形態のロック検出回路の構成例を示す図である。
施形態について説明する。図６は、本発明の第２の実施
形態のロック検出回路の構成例を示す図である。
【００２８】基準クロック信号６００は、遅延回路６０
４と遅延回路６０５とに入力され位相遅れのクロック信
号が生成され、セレクタ６１２により選択されてデータ
フリップフロップ６０７のクロックに入力される。ま
た、生成クロック信号６０１は、遅延回路６０２と遅延
回路６０３とに入力され位相遅れのクロック信号が出力
され、セレクタ６１１により選択されデータフリップフ
ロップ６０６のクロックに入力される。セレクタ６１１
及び６１２は、ロック検出信号（Ｌock）６１０により
制御され、ロック状態にあるとき、遅延回路６０２の出
力と遅延回路６０４の出力が選択され、ロックされてい
ないとき遅延回路６０３の出力と遅延回路６０５の出力
が選択される。
４と遅延回路６０５とに入力され位相遅れのクロック信
号が生成され、セレクタ６１２により選択されてデータ
フリップフロップ６０７のクロックに入力される。ま
た、生成クロック信号６０１は、遅延回路６０２と遅延
回路６０３とに入力され位相遅れのクロック信号が出力
され、セレクタ６１１により選択されデータフリップフ
ロップ６０６のクロックに入力される。セレクタ６１１
及び６１２は、ロック検出信号（Ｌock）６１０により
制御され、ロック状態にあるとき、遅延回路６０２の出
力と遅延回路６０４の出力が選択され、ロックされてい
ないとき遅延回路６０３の出力と遅延回路６０５の出力
が選択される。
【００２９】遅延回路６０３および遅延回路６０５の遅
延時間が、遅延回路６０２および遅延回路６０４の遅延
時間よりも短いとき、位相幅が狭くなりロックされにく
く、ロックした場合、位相幅が広くなりロックが外れに
くくなる。
延時間が、遅延回路６０２および遅延回路６０４の遅延
時間よりも短いとき、位相幅が狭くなりロックされにく
く、ロックした場合、位相幅が広くなりロックが外れに
くくなる。
【００３０】また、計数回路６０９のクロックとして基
準クロック信号６００を分周する分周回路６１３の出力
を入力し、一定時間間隔で、論理積回路の出力を計数す
る。この回路構成は、位相差が振動しながら収束してい
く場合に有効である。
準クロック信号６００を分周する分周回路６１３の出力
を入力し、一定時間間隔で、論理積回路の出力を計数す
る。この回路構成は、位相差が振動しながら収束してい
く場合に有効である。
【００３１】
【発明の効果】以上説明したように、本発明のロック検
出器は、遅延回路とデータフリップフロップから構成さ
れており、この遅延回路の遅延時間を変更することによ
り、任意に位相差の幅の設定ができるという利点を有す
る。また、ロック時とロックしていない時で遅延時間を
切替えることにより、ロックし難く、かつロックが外れ
にくいように設定することも容易にできる。
出器は、遅延回路とデータフリップフロップから構成さ
れており、この遅延回路の遅延時間を変更することによ
り、任意に位相差の幅の設定ができるという利点を有す
る。また、ロック時とロックしていない時で遅延時間を
切替えることにより、ロックし難く、かつロックが外れ
にくいように設定することも容易にできる。
【図１】本発明に関連した参考例のロック検出器の構成
を示す図である。
を示す図である。
【図２】本発明においてロック時のタイミングを模式的
に示す図である。
に示す図である。
【図３】本発明において生成クロックが遅れているとき
のタイミングを模式的に示す図である。
のタイミングを模式的に示す図である。
【図４】本発明において生成クロックが進んでいるとき
のタイミングを模式的に示す図である。
のタイミングを模式的に示す図である。
【図５】本発明の第１の実施形態のロック検出器の構成
を示す図である。
を示す図である。
【図６】本発明の第２の実施形態のロック検出器の構成
を示す図である。
を示す図である。
【図７】従来のロック検出回路の構成を示す図である。
【図８】従来の窓方式のロック検出回路を示す。
１００ 基準クロック信号 １０１ 生成クロック信号 １０２、１０３ 遅延回路 １０４ 基準クロック信号の位相遅れの信号 １０５ 生成クロック信号の位相遅れの信号 １０６、１０７ データフリップフロップ １０８ 論理積回路 １０９ 計数回路 １１０ ロック検出信号 ２００ 基準クロック信号 ２０１ 生成クロック信号 ３００ 基準クロック信号 ３０１ 生成クロック信号 ４００ 基準クロック信号 ４０１ 生成クロック信号 ５００ 基準クロック信号 ５０１ 生成クロック信号 ５０２、５０３ 遅延回路 ５０４ 基準クロック信号の位相遅れの信号 ５０５ 生成クロック信号の位相遅れの信号 ５０６、５０７ データフリップフロップ ５０８ 論理積回路 ５０９ 計数回路 ５１０ ロック検出信号 ６００ 基準クロック信号 ６０１ 生成クロック信号 ６０２、６０４ 遅延回路１ ６０３、６０５ 遅延回路２ ６０６、６０７ データフリップフロップ ６０８ 論理積回路 ６０９ 計数回路 ６１０ ロック検出信号 ６１１、６１２ セレクタ ６１３ 分周回路 ７００ 基準クロック信号 ７０１ 生成クロック信号 ７０２ 位相周波数比較器 ７０３ チャージポンプ ７０４ ロック検出回路 ８００ 基準クロック信号 ８０１ 生成クロック信号 ８０２ 電圧制御遅延線 ８０３、８０４ データフリップフロップ ８０５ 論理積回路 ８０６ 計数回路 ８０７ ロック検出信号
Claims (4)
- 【請求項１】位相同期ループ回路において、 基準クロック信号からその位相遅れの信号である第１の
クロック信号を生成する第１の遅延回路と、 生成クロック信号からその位相遅れの信号である第２の
クロック信号を生成する第２の遅延回路と、 前記基準クロック信号と前記第２のクロック信号との位
相の進み／遅れの関係を判定する第１の判定回路と、 前記生成クロック信号と前記第１のクロック信号との位
相の進み／遅れの関係を判定する第２の判定回路と、 前記第１の判定回路の出力と前記第２の判定回路の出力
とを比較し、これらが互いに異なっているときにロック
状態、同じであるときに非ロック状態と判定する回路
と、 を備え、前記第１及び第２の遅延回路が、ロック状態と非ロック
状態に応じて、その遅延時間を選択可能とした ことを特
徴とするロック検出回路。 - 【請求項２】基準クロック信号を入力とする第１の遅延
回路と、 内部生成クロック信号を入力とする第２の遅延回路と、 前記第１の遅延回路の出力をクロック入力とし前記内部
生成クロック信号をデータ入力とする第１のデータフリ
ップフロップ回路と、 前記第２の遅延回路の出力をクロック入力とし前記基準
クロック信号をデータ入力とする第２のデータフリップ
フロップ回路と、 前記第１のデータフリップフロップ回路と前記第２のデ
ータフリップフロップ回路の出力を入力とする論理積回
路と、 前記論理積回路の出力を入力とする計数回路と、を備え 、前記第１及び第２の遅延回路が、ロック状態と非ロック
状態に応じて、その遅 延時間を選択可能とした ことを特
徴とするロック検出回路。 - 【請求項３】前記基準クロック信号を入力として分周す
る分周回路を備え、前記基準クロック信号を前記分周回
路で分周した信号を、前記計数回路のクロック入力とす
る、ことを特徴とする請求項２に記載のロック検出回
路。 - 【請求項４】基準クロック信号を入力とする第１の遅延
回路と、 内部生成クロック信号を入力とする第２の遅延回路と、 前記第１の遅延回路の出力をデータ入力とし前記内部生
成クロック信号をクロック入力とする第１のデータフリ
ップフロップ回路と、 前記第２の遅延回路の出力をクロック入力とし前記基準
クロック信号をデータ入力とする第２のデータフリップ
フロップ回路と、 前記第１のデータフリップフロップ回路の出力の反転論
理と前記第２のデータフリップフロップ回路の出力を入
力とする論理積回路と、 前記論理積回路の出力を入力とする計数回路と、 を備えたことを特徴とするロック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8037208A JP2917892B2 (ja) | 1996-01-31 | 1996-01-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8037208A JP2917892B2 (ja) | 1996-01-31 | 1996-01-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214333A JPH09214333A (ja) | 1997-08-15 |
| JP2917892B2 true JP2917892B2 (ja) | 1999-07-12 |
Family
ID=12491182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8037208A Expired - Fee Related JP2917892B2 (ja) | 1996-01-31 | 1996-01-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917892B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3499766B2 (ja) * | 1998-12-21 | 2004-02-23 | Ｎｅｃエレクトロニクス株式会社 | Ｐｌｌのロック判定回路 |
| KR100346838B1 (ko) * | 2000-09-21 | 2002-08-03 | 삼성전자 주식회사 | Ｐｌｌ 락 검출기회로 및 락 검출방법 |
| JP3530486B2 (ja) * | 2000-12-14 | 2004-05-24 | Ｎｅｃマイクロシステム株式会社 | Ｐｌｌ回路及びｐｌｌ回路のジッタ判定方法 |
| JP2003008414A (ja) * | 2001-06-21 | 2003-01-10 | Seiko Epson Corp | クロックエッジ検出回路 |
| JP2005277472A (ja) * | 2004-03-22 | 2005-10-06 | Nec Electronics Corp | Ｐｌｌ試験装置 |
| KR100806131B1 (ko) | 2006-05-23 | 2008-02-22 | 삼성전자주식회사 | 패스트 락킹 위상 고정 루프 |
| KR100957027B1 (ko) * | 2007-12-17 | 2010-05-13 | (주)카이로넷 | 위상 고정 검출 회로 및 이를 포함한 위상 고정 루프 |
| KR101020513B1 (ko) | 2008-09-04 | 2011-03-09 | 한국전자통신연구원 | 락 검출 회로 및 락 검출 방법 |
| JP5567389B2 (ja) * | 2010-05-17 | 2014-08-06 | スパンション エルエルシー | クロック発生回路 |
| CN101977053A (zh) * | 2010-11-19 | 2011-02-16 | 长沙景嘉微电子有限公司 | 应用于动态可重配分频比的pll的锁定检测电路 |
| US10979058B2 (en) | 2016-05-11 | 2021-04-13 | Sony Corporation | Detection device and detection method |
-
1996
- 1996-01-31 JP JP8037208A patent/JP2917892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09214333A (ja) | 1997-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7084681B2 (en) | PLL lock detection circuit using edge detection and a state machine | |
| US5633899A (en) | Phase locked loop for high speed data capture of a serial data stream | |
| US7759990B2 (en) | Clock switching circuit | |
| US7236028B1 (en) | Adaptive frequency variable delay-locked loop | |
| US7053666B2 (en) | Phase frequency detector | |
| JP3094977B2 (ja) | Ｐｌｌ回路 | |
| US6259290B1 (en) | Delay locked loop having a mis-lock detecting circuit | |
| US5818304A (en) | Phase-locked loop | |
| US5909130A (en) | Digital lock detector for phase-locked loop | |
| US7479814B1 (en) | Circuit for digital frequency synthesis in an integrated circuit | |
| US7183861B2 (en) | Circuits and methods for detecting phase lock | |
| JP2000224029A (ja) | 遅延同期ル―プ及びこれに対する制御方法 | |
| EP2359469B1 (en) | A phase frequency detector | |
| JP2917892B2 (ja) | 半導体集積回路 | |
| US5694062A (en) | Self-timed phase detector and method | |
| US6525612B2 (en) | Mode control of PLL circuit | |
| US6157218A (en) | Phase-frequency detection with no dead zone | |
| JP3327249B2 (ja) | Ｐｌｌ回路 | |
| KR100510523B1 (ko) | 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법 | |
| US6747518B1 (en) | CDR lock detector with hysteresis | |
| US6954510B2 (en) | Phase-locked loop lock detector circuit and method of lock detection | |
| KR19990081804A (ko) | Pll가속시스템 | |
| JPH0795062A (ja) | 位相ロック・ループにおけるプログラム可能周波数分周器 | |
| US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
| JP3080007B2 (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |