JP3530486B2 - Ｐｌｌ回路及びｐｌｌ回路のジッタ判定方法 - Google Patents
Ｐｌｌ回路及びｐｌｌ回路のジッタ判定方法Info
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- JP3530486B2 JP3530486B2 JP2000379746A JP2000379746A JP3530486B2 JP 3530486 B2 JP3530486 B2 JP 3530486B2 JP 2000379746 A JP2000379746 A JP 2000379746A JP 2000379746 A JP2000379746 A JP 2000379746A JP 3530486 B2 JP3530486 B2 JP 3530486B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ機能のジッ
タ判定技術に係り、特にＰＬＬ機能を搭載した半導体を
製造段階で選別してジッタ不良品を除去する際に、高価
な専用の計測器を用いる必要がなくなり、従来は計測が
難しかった位相オフセットの判別も同時に行うことがで
きるＰＬＬ回路及びＰＬＬ回路のジッタ判定方法に関す
る。
タ判定技術に係り、特にＰＬＬ機能を搭載した半導体を
製造段階で選別してジッタ不良品を除去する際に、高価
な専用の計測器を用いる必要がなくなり、従来は計測が
難しかった位相オフセットの判別も同時に行うことがで
きるＰＬＬ回路及びＰＬＬ回路のジッタ判定方法に関す
る。
【０００２】
【従来の技術】ジッタは、ＰＬＬ回路にはもっとも重要
な特性である。製造時に、ＰＬＬ回路の不良品を選別し
て除去するためには、一般的なデジタルテスタによるフ
ァンクションテストでの判別は難しい。そこで、現在で
は、ジッタ測定専用のタイムインターバルアナライザー
のような専用の計測器を搭載したアナデジテスタを用い
るのが通例となっている。
な特性である。製造時に、ＰＬＬ回路の不良品を選別し
て除去するためには、一般的なデジタルテスタによるフ
ァンクションテストでの判別は難しい。そこで、現在で
は、ジッタ測定専用のタイムインターバルアナライザー
のような専用の計測器を搭載したアナデジテスタを用い
るのが通例となっている。
【０００３】
【発明が解決しようとする課題】図１１は、従来のジッ
タ値ｔｊの測定例である。図１１を参照すると、従来技
術には、アナデジテスタ３０とＰＬＬ回路を接続した状
態でジッタ値ｔｊを計測しようとする際、計測器（不図
示）とＰＬＬ回路の間は、一定の長さのケーブルで接続
されるため、高精度で計測することが難しいという問題
点があった。
タ値ｔｊの測定例である。図１１を参照すると、従来技
術には、アナデジテスタ３０とＰＬＬ回路を接続した状
態でジッタ値ｔｊを計測しようとする際、計測器（不図
示）とＰＬＬ回路の間は、一定の長さのケーブルで接続
されるため、高精度で計測することが難しいという問題
点があった。
【０００４】また、このような専用の計測器（不図示）
を搭載したアナデジテスタ３０は、一般的に非常で高価
であるためコストアップにつながるという問題点もあっ
た。
を搭載したアナデジテスタ３０は、一般的に非常で高価
であるためコストアップにつながるという問題点もあっ
た。
【０００５】図１２は、従来の位相オフセットｔｐの測
定例である。従来技術には、位相オフセットｔｐに関し
ては、図１２に示すように、ＰＬＬ回路とアナデジテス
タ３０との間の遅延値を基準信号側と帰還信号側の間で
精度良く合わせる必要があり、計測することがさらに難
しいという問題点があった。
定例である。従来技術には、位相オフセットｔｐに関し
ては、図１２に示すように、ＰＬＬ回路とアナデジテス
タ３０との間の遅延値を基準信号側と帰還信号側の間で
精度良く合わせる必要があり、計測することがさらに難
しいという問題点があった。
【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、ＰＬＬ機能を搭載
した半導体を製造段階で選別してジッタ不良品を除去す
る際に、高価な専用の計測器を用いる必要がなくなり、
従来は計測が難しかった位相オフセットの判別も同時に
行うことができるＰＬＬ回路及びＰＬＬ回路のジッタ判
定方法を提供する点にある。
のであり、その目的とするところは、ＰＬＬ機能を搭載
した半導体を製造段階で選別してジッタ不良品を除去す
る際に、高価な専用の計測器を用いる必要がなくなり、
従来は計測が難しかった位相オフセットの判別も同時に
行うことができるＰＬＬ回路及びＰＬＬ回路のジッタ判
定方法を提供する点にある。
【０００７】
【課題を解決するための手段】この発明の請求項１に記
載の発明の要旨は、第１の位相比較器、チャージポンプ
回路、フィルター、Ｖ／Ｉ変換回路、電流制御発振器、
分周回路、第２の位相比較器及びＤ型フリップフロップ
を有するジッタ判定用回路を備え、前記ジッタ判定用回
路では基準信号が前記第２の位相比較器の基準信号入力
端子に入力されるとともに、帰還信号が前記第２の位相
比較器の帰還信号入力端子に接続され、前記第２の位相
比較器のＵＰ信号側誤差出力信号とＤＯＷＮ信号側誤差
出力信号が２入力ＯＲ回路を介して前記Ｄ型フリップフ
ロップのクロック入力端子に接続され、前記Ｄ型フリッ
プフロップのデータ端子が電源に接続され、リセットバ
ー入力端子がテスト信号入力端子に接続され、前記Ｄ型
フリップフロップの出力が出力端子からテスト結果出力
端子へ出力され、前記第２の位相比較器の基準信号入力
端子からＵＰ信号側誤差出力信号の出力端子への第１の
経路と、前記第２の位相比較器の帰還信号入力端子から
ＤＯＷＮ信号側誤差出力信号の出力端子への第２の経路
と、のそれぞれに、可変遅延回路が挿入されていること
を特徴とするＰＬＬ回路に存する。また、この発明の請
求項２に記載の発明の要旨は、前記可変遅延回路は、遅
延値設定端子を切り換えることで、入力端子と出力端子
の間の遅延値を調整する回路構成を有することを特徴と
する請求項１に記載のＰＬＬ回路に存する。また、この
発明の請求項３に記載の発明の要旨は、前記ジッタ判定
用回路に位相比較器を用いることを特徴とする請求項２
に記載のＰＬＬ回路に存する。また、この発明の請求項
４に記載の発明の要旨は、前記第２の位相比較器に前記
可変遅延回路を挿入して不感帯を調節する構成を有する
ことを特徴とする請求項２または３に記載のＰＬＬ回路
に存する。また、この発明の請求項５に記載の発明の要
旨は、前記可変遅延回路にフェイズロックドループの制
御電圧を利用する構成を有することを特徴とする請求項
２乃至４のいずれか一項に記載のＰＬＬ回路に存する。
また、この発明の請求項６に記載の発明の要旨は、前記
第２の位相比較器の不感帯を可変にしてジッタ判定に用
いる手段を有することを特徴とする請求項２乃至５のい
ずれか一項に記載のＰＬＬ回路に存する。また、この発
明の請求項７に記載の発明の要旨は、前記基準信号は、
前記第１の位相比較器の基準信号入力端子へ入力され、
前記電流制御発振器の出力端子から出力される信号は、
ＰＬＬ出力端子へ入力されるとともに、前記分周回路を
介して前記帰還信号として前記第１の位相比較器の帰還
信号入力端子へ入力され、前記第１の位相比較器は、前
記基準信号と前記帰還信号の位相差を検出して、ＵＰ信
号側誤差出力信号またはＤＯＷＮ信号側誤差出力信号に
位相差に応じた誤差出力を出力して、前記チャージポン
プ回路のカレントミラーをオン・オフさせ、前記フィル
ターを充放電し、前記フィルターで平滑された電圧は、
前記Ｖ／Ｉ変換回路で電圧−電流変換され、前記電流制
御発振器に入力され、前記電流制御発振器は、入力電流
値に応じて発振周波数を変化させ、前記分周回路の分周
比を１／Ｎに設定して前記基準信号に対して発振周波数
をＮ倍とし、前記基準信号は前記第２の位相比較器の前
記基準信号入力端子に入力され、前記帰還信号は前記第
２の位相比較器の前記帰還信号入力端子に接続され、前
記第２の位相比較器の前記ＵＰ信号側誤差出力信号と前
記ＤＯＷＮ信号側誤差出力信号は、前記２入力ＯＲ回路
を介して、前記Ｄ型フリップフロップの前記クロック入
力端子に接続され、前記Ｄ型フリップフロップの前記デ
ータ端子は前記電源に接続され、前記リセットバー入力
端子は、前記テスト信号入力端子に接続され、前記第２
の位相比較器の基準信号入力端子からＵＰ信号側誤差出
力信号の出力端子への第１の経路と、前記第２の位相比
較器の帰還信号入力端子からＤＯＷＮ信号側誤差出力信
号の出力端子への第２の経路と、のそれぞれに、前記可
変遅延回路が挿入され、前記Ｄ型フリップフロップの出
力は、前記テスト結果出力端子へ出力されることを特徴
とする請求項６に記載のＰＬＬ回路に存する。また、こ
の発明の請求項８に記載の発明の要旨は、第１の位相比
較器、チャージポンプ回路、フィルター、Ｖ／Ｉ変換回
路、電流制御発振器、分周回路、第２の位相比較器とＤ
型フリップフロップを有するジッタ判定用回路を備え、
前記ジッタ判定用回路では基準信号が前記第２の位相比
較器の基準信号入力端子に入力されるとともに、帰還信
号が前記第２の位相比較器の帰還信号入力端子に接続さ
れ、前記第２の位相比較器のＵＰ信号側誤差出力信号と
ＤＯＷＮ信号側誤差出力信号が２入力ＯＲ回路を介して
前記Ｄ型フリップフロップのクロック入力端子に接続さ
れ、前記Ｄ型フリップフロップのデータ端子が電源に接
続され、リセットバー入力端子がテスト信号入力端子に
接続され、前記Ｄ型フリップフロップの出力が出力端子
からテスト結果出力端子へ出力され、前記第２の位相比
較器の基準信号入力端子からＵＰ信号側誤差出力信号の
出力端子への第１の経路と、前記第２の位相比較器の帰
還信号入力端子からＤＯＷＮ信号側誤差出力信号の出力
端子への第２の経路と、のそれぞれに、可変遅延回路が
挿入され、前記可変遅延回路が遅延値設定端子を切り換
えることで入力端子と出力端子の間の遅延値を調整する
回路構成を有し、前記第２の位相比較器の不感帯を、前
記第２の位相比較器内の前記第１の経路及び前記第２の
経路に挿入された前記可変遅延回路の遅延値を設定する
ことで判別したいジッタ値に設定し、誤差出力の有無を
観測することで、前記ジッタ値の大きいＰＬＬ回路を判
別することを特徴とするＰＬＬ回路のジッタ判定方法に
存する。また、この発明の請求項９に記載の発明の要旨
は、前記ジッタ値の計測時には、前記テスト信号入力端
子をハイレベルとし、前記ジッタ値が不感帯を超えたと
き、前記第２の位相比較器の前記ＵＰ信号側誤差出力信
号または前記ＤＯＷＮ信号側誤差出力信号に誤差信号を
出力し、これを前記クロック入力端子へのクロック信号
として前記Ｄ型フリップフロップの出力を変化させ、こ
の変化を前記テスト結果出力端子で観測することによ
り、前記ジッタ値の大きいＰＬＬ回路を判別することを
特徴とする請求項８に記載のＰＬＬ回路のジッタ判定方
法に存する。
載の発明の要旨は、第１の位相比較器、チャージポンプ
回路、フィルター、Ｖ／Ｉ変換回路、電流制御発振器、
分周回路、第２の位相比較器及びＤ型フリップフロップ
を有するジッタ判定用回路を備え、前記ジッタ判定用回
路では基準信号が前記第２の位相比較器の基準信号入力
端子に入力されるとともに、帰還信号が前記第２の位相
比較器の帰還信号入力端子に接続され、前記第２の位相
比較器のＵＰ信号側誤差出力信号とＤＯＷＮ信号側誤差
出力信号が２入力ＯＲ回路を介して前記Ｄ型フリップフ
ロップのクロック入力端子に接続され、前記Ｄ型フリッ
プフロップのデータ端子が電源に接続され、リセットバ
ー入力端子がテスト信号入力端子に接続され、前記Ｄ型
フリップフロップの出力が出力端子からテスト結果出力
端子へ出力され、前記第２の位相比較器の基準信号入力
端子からＵＰ信号側誤差出力信号の出力端子への第１の
経路と、前記第２の位相比較器の帰還信号入力端子から
ＤＯＷＮ信号側誤差出力信号の出力端子への第２の経路
と、のそれぞれに、可変遅延回路が挿入されていること
を特徴とするＰＬＬ回路に存する。また、この発明の請
求項２に記載の発明の要旨は、前記可変遅延回路は、遅
延値設定端子を切り換えることで、入力端子と出力端子
の間の遅延値を調整する回路構成を有することを特徴と
する請求項１に記載のＰＬＬ回路に存する。また、この
発明の請求項３に記載の発明の要旨は、前記ジッタ判定
用回路に位相比較器を用いることを特徴とする請求項２
に記載のＰＬＬ回路に存する。また、この発明の請求項
４に記載の発明の要旨は、前記第２の位相比較器に前記
可変遅延回路を挿入して不感帯を調節する構成を有する
ことを特徴とする請求項２または３に記載のＰＬＬ回路
に存する。また、この発明の請求項５に記載の発明の要
旨は、前記可変遅延回路にフェイズロックドループの制
御電圧を利用する構成を有することを特徴とする請求項
２乃至４のいずれか一項に記載のＰＬＬ回路に存する。
また、この発明の請求項６に記載の発明の要旨は、前記
第２の位相比較器の不感帯を可変にしてジッタ判定に用
いる手段を有することを特徴とする請求項２乃至５のい
ずれか一項に記載のＰＬＬ回路に存する。また、この発
明の請求項７に記載の発明の要旨は、前記基準信号は、
前記第１の位相比較器の基準信号入力端子へ入力され、
前記電流制御発振器の出力端子から出力される信号は、
ＰＬＬ出力端子へ入力されるとともに、前記分周回路を
介して前記帰還信号として前記第１の位相比較器の帰還
信号入力端子へ入力され、前記第１の位相比較器は、前
記基準信号と前記帰還信号の位相差を検出して、ＵＰ信
号側誤差出力信号またはＤＯＷＮ信号側誤差出力信号に
位相差に応じた誤差出力を出力して、前記チャージポン
プ回路のカレントミラーをオン・オフさせ、前記フィル
ターを充放電し、前記フィルターで平滑された電圧は、
前記Ｖ／Ｉ変換回路で電圧−電流変換され、前記電流制
御発振器に入力され、前記電流制御発振器は、入力電流
値に応じて発振周波数を変化させ、前記分周回路の分周
比を１／Ｎに設定して前記基準信号に対して発振周波数
をＮ倍とし、前記基準信号は前記第２の位相比較器の前
記基準信号入力端子に入力され、前記帰還信号は前記第
２の位相比較器の前記帰還信号入力端子に接続され、前
記第２の位相比較器の前記ＵＰ信号側誤差出力信号と前
記ＤＯＷＮ信号側誤差出力信号は、前記２入力ＯＲ回路
を介して、前記Ｄ型フリップフロップの前記クロック入
力端子に接続され、前記Ｄ型フリップフロップの前記デ
ータ端子は前記電源に接続され、前記リセットバー入力
端子は、前記テスト信号入力端子に接続され、前記第２
の位相比較器の基準信号入力端子からＵＰ信号側誤差出
力信号の出力端子への第１の経路と、前記第２の位相比
較器の帰還信号入力端子からＤＯＷＮ信号側誤差出力信
号の出力端子への第２の経路と、のそれぞれに、前記可
変遅延回路が挿入され、前記Ｄ型フリップフロップの出
力は、前記テスト結果出力端子へ出力されることを特徴
とする請求項６に記載のＰＬＬ回路に存する。また、こ
の発明の請求項８に記載の発明の要旨は、第１の位相比
較器、チャージポンプ回路、フィルター、Ｖ／Ｉ変換回
路、電流制御発振器、分周回路、第２の位相比較器とＤ
型フリップフロップを有するジッタ判定用回路を備え、
前記ジッタ判定用回路では基準信号が前記第２の位相比
較器の基準信号入力端子に入力されるとともに、帰還信
号が前記第２の位相比較器の帰還信号入力端子に接続さ
れ、前記第２の位相比較器のＵＰ信号側誤差出力信号と
ＤＯＷＮ信号側誤差出力信号が２入力ＯＲ回路を介して
前記Ｄ型フリップフロップのクロック入力端子に接続さ
れ、前記Ｄ型フリップフロップのデータ端子が電源に接
続され、リセットバー入力端子がテスト信号入力端子に
接続され、前記Ｄ型フリップフロップの出力が出力端子
からテスト結果出力端子へ出力され、前記第２の位相比
較器の基準信号入力端子からＵＰ信号側誤差出力信号の
出力端子への第１の経路と、前記第２の位相比較器の帰
還信号入力端子からＤＯＷＮ信号側誤差出力信号の出力
端子への第２の経路と、のそれぞれに、可変遅延回路が
挿入され、前記可変遅延回路が遅延値設定端子を切り換
えることで入力端子と出力端子の間の遅延値を調整する
回路構成を有し、前記第２の位相比較器の不感帯を、前
記第２の位相比較器内の前記第１の経路及び前記第２の
経路に挿入された前記可変遅延回路の遅延値を設定する
ことで判別したいジッタ値に設定し、誤差出力の有無を
観測することで、前記ジッタ値の大きいＰＬＬ回路を判
別することを特徴とするＰＬＬ回路のジッタ判定方法に
存する。また、この発明の請求項９に記載の発明の要旨
は、前記ジッタ値の計測時には、前記テスト信号入力端
子をハイレベルとし、前記ジッタ値が不感帯を超えたと
き、前記第２の位相比較器の前記ＵＰ信号側誤差出力信
号または前記ＤＯＷＮ信号側誤差出力信号に誤差信号を
出力し、これを前記クロック入力端子へのクロック信号
として前記Ｄ型フリップフロップの出力を変化させ、こ
の変化を前記テスト結果出力端子で観測することによ
り、前記ジッタ値の大きいＰＬＬ回路を判別することを
特徴とする請求項８に記載のＰＬＬ回路のジッタ判定方
法に存する。
【０００８】
【発明の実施の形態】図１は、本発明の第１の実施の形
態に係るＰＬＬ回路２９を説明するための機能ブロック
図である。図１を参照すると、本実施の形態では、ＰＬ
Ｌ回路２９の基準信号は、基準信号入力端子１０１から
入力され、第１の位相比較器（ＰＦＤ）５の基準信号入
力端子１０１へ入力される。一方、電流制御発振器９の
出力端子３９から出力される信号は、ＰＬＬ出力端子１
１へ入力されるとともに、分周回路１０を介して第１の
位相比較器（ＰＦＤ）５の帰還信号入力端子２０１へ入
力される。
態に係るＰＬＬ回路２９を説明するための機能ブロック
図である。図１を参照すると、本実施の形態では、ＰＬ
Ｌ回路２９の基準信号は、基準信号入力端子１０１から
入力され、第１の位相比較器（ＰＦＤ）５の基準信号入
力端子１０１へ入力される。一方、電流制御発振器９の
出力端子３９から出力される信号は、ＰＬＬ出力端子１
１へ入力されるとともに、分周回路１０を介して第１の
位相比較器（ＰＦＤ）５の帰還信号入力端子２０１へ入
力される。
【０００９】第１の位相比較器（ＰＦＤ）５は、基準信
号と帰還信号の位相差を検出して、ＵＰ信号側誤差出力
信号２３１、または、２入力ＮＡＮＤ回路１４，４入力
ＮＡＮＤ回路１６，３入力ＮＡＮＤ回路１５を経てイン
バータ回路１３から出力されたＤＯＷＮ信号側誤差出力
信号２４１に位相差に応じた誤差出力を出力して、チャ
ージポンプ回路６のカレントミラーをオン・オフさせ、
フィルター７を充放電する。
号と帰還信号の位相差を検出して、ＵＰ信号側誤差出力
信号２３１、または、２入力ＮＡＮＤ回路１４，４入力
ＮＡＮＤ回路１６，３入力ＮＡＮＤ回路１５を経てイン
バータ回路１３から出力されたＤＯＷＮ信号側誤差出力
信号２４１に位相差に応じた誤差出力を出力して、チャ
ージポンプ回路６のカレントミラーをオン・オフさせ、
フィルター７を充放電する。
【００１０】フィルター７で平滑された電圧は、Ｖ／Ｉ
変換回路８で電圧−電流変換され、電流制御発振器９に
入力される。
変換回路８で電圧−電流変換され、電流制御発振器９に
入力される。
【００１１】電流制御発振器９は、入力電流値に応じて
発振周波数を変化させる。分周回路１０の分周比を１／
Ｎとおくと、基準信号に対して発振周波数はちょうどＮ
倍となる。
発振周波数を変化させる。分周回路１０の分周比を１／
Ｎとおくと、基準信号に対して発振周波数はちょうどＮ
倍となる。
【００１２】さらに、基準信号は第２の位相比較器３８
の基準信号入力端子１０２に入力され、帰還信号は第２
の位相比較器３８の帰還信号入力端子２０２に接続され
る。
の基準信号入力端子１０２に入力され、帰還信号は第２
の位相比較器３８の帰還信号入力端子２０２に接続され
る。
【００１３】第２の位相比較器３８のＵＰ信号側誤差出
力信号２３２とＤＯＷＮ信号側誤差出力信号２４２は、
２入力ＯＲ回路１７を介して、Ｄ型フリップフロップ
（ＤＦＦ）４のクロック入力端子ＣＫに接続され、Ｄ型
フリップフロップ（ＤＦＦ）４のデータ端子Ｄは電源Ｖ
ＤＤに接続され、リセットバー入力端子ＲＢは、テスト
信号入力端子２８に接続される。
力信号２３２とＤＯＷＮ信号側誤差出力信号２４２は、
２入力ＯＲ回路１７を介して、Ｄ型フリップフロップ
（ＤＦＦ）４のクロック入力端子ＣＫに接続され、Ｄ型
フリップフロップ（ＤＦＦ）４のデータ端子Ｄは電源Ｖ
ＤＤに接続され、リセットバー入力端子ＲＢは、テスト
信号入力端子２８に接続される。
【００１４】第２の位相比較器３８は、基準信号入力
側、帰還信号入力側それぞれに、可変遅延回路２２が挿
入されている。Ｄ型フリップフロップ（ＤＦＦ）４の出
力は、テスト結果出力端子１２へ出力される。
側、帰還信号入力側それぞれに、可変遅延回路２２が挿
入されている。Ｄ型フリップフロップ（ＤＦＦ）４の出
力は、テスト結果出力端子１２へ出力される。
【００１５】図２は、本発明の第１の実施の形態に係る
可変遅延回路２２を説明するための機能ブロック図であ
る。本実施の形態の可変遅延回路２２は、図２に示すよ
うに、入力端子２０、出力端子２１、複数のインバータ
回路１３，…，１３、接地電位（ＧＮＤ）に接続された
ＮｃｈトランジスタＭＮ２，…，ＭＮ１５、電源２５に
接続されたＰｃｈトランジスタＭＰ２，…，ＭＰ１５、
複数のインバータ回路１３，…，１３のそれぞれに接続
された遅延値設定端子Ｌ０，…，Ｌ２を中心にして構成
され、遅延値設定端子Ｌ０，Ｌ１，Ｌ２を切り換えるよ
うな構成を有している。これにより、入力端子２０と出
力端子２１の間の遅延値を調整できるようになる。
可変遅延回路２２を説明するための機能ブロック図であ
る。本実施の形態の可変遅延回路２２は、図２に示すよ
うに、入力端子２０、出力端子２１、複数のインバータ
回路１３，…，１３、接地電位（ＧＮＤ）に接続された
ＮｃｈトランジスタＭＮ２，…，ＭＮ１５、電源２５に
接続されたＰｃｈトランジスタＭＰ２，…，ＭＰ１５、
複数のインバータ回路１３，…，１３のそれぞれに接続
された遅延値設定端子Ｌ０，…，Ｌ２を中心にして構成
され、遅延値設定端子Ｌ０，Ｌ１，Ｌ２を切り換えるよ
うな構成を有している。これにより、入力端子２０と出
力端子２１の間の遅延値を調整できるようになる。
【００１６】図８は、一般的な位相比較器の回路図、図
９は、本発明の第１の位相比較器５及び第２の位相比較
器３８のタイミングチャートである。
９は、本発明の第１の位相比較器５及び第２の位相比較
器３８のタイミングチャートである。
【００１７】図８、図９を参照すると、本実施の形態の
第１の位相比較器５及び第２の位相比較器３８は、基準
信号入力端子１０１に基準信号（図９中のＦＲ）が入力
されると、径路ＸでＵＰ信号出力端子１８（誤差信号出
力端子）に誤差信号（図９中のＵＰ）を出力する。ま
た、帰還信号入力端子２０１に帰還信号（図９中のＦ
Ｂ）が入力されると、径路Ｙでリセット信号（図８、図
９中のＲＥＳＥＴ）が出力され、誤差信号出力を停止す
る。
第１の位相比較器５及び第２の位相比較器３８は、基準
信号入力端子１０１に基準信号（図９中のＦＲ）が入力
されると、径路ＸでＵＰ信号出力端子１８（誤差信号出
力端子）に誤差信号（図９中のＵＰ）を出力する。ま
た、帰還信号入力端子２０１に帰還信号（図９中のＦ
Ｂ）が入力されると、径路Ｙでリセット信号（図８、図
９中のＲＥＳＥＴ）が出力され、誤差信号出力を停止す
る。
【００１８】基準信号入力端子１０１と帰還信号入力端
子２０１の位相差が大きい場合は問題ないが、位相差が
小さくなり、径路Ｘの遅延値が径路Ｙの遅延値より大き
くなると、誤差信号が出力される前にリセット信号（図
８、図９中のＲＥＳＥＴ）が出力に到達するため、入力
間（基準信号入力端子１０１−帰還信号入力端子２０１
間）に誤差があっても誤差信号が出力されないいわゆる
不感帯が発生する。
子２０１の位相差が大きい場合は問題ないが、位相差が
小さくなり、径路Ｘの遅延値が径路Ｙの遅延値より大き
くなると、誤差信号が出力される前にリセット信号（図
８、図９中のＲＥＳＥＴ）が出力に到達するため、入力
間（基準信号入力端子１０１−帰還信号入力端子２０１
間）に誤差があっても誤差信号が出力されないいわゆる
不感帯が発生する。
【００１９】図１０は、一般的な位相比較器の不感帯を
説明するためのグラフである。図１０では、横軸が入力
の位相差（ＥＲＲＯＲ ＩＮＰＵＴ）、縦軸が誤差出力
の大きさ（ＥＲＲＯＲ ＯＵＴＰＵＴ）を示し、入力の
位相差が小さいと不感帯が発生するようすを示してい
る。
説明するためのグラフである。図１０では、横軸が入力
の位相差（ＥＲＲＯＲ ＩＮＰＵＴ）、縦軸が誤差出力
の大きさ（ＥＲＲＯＲ ＯＵＴＰＵＴ）を示し、入力の
位相差が小さいと不感帯が発生するようすを示してい
る。
【００２０】図１に示す第１の実施の形態では、径路Ｘ
に可変遅延回路２２を挿入した第２の位相比較器３８を
用いて、入力信号のジッタ判定用に可変遅延回路２２
を、不感帯を判別したいジッタ値ｔｊに設定し、誤差出
力の有無を観測することで、ジッタ（ジッタ値ｔｊ）の
大きいＰＬＬ回路２９を判別しようとするものである。
に可変遅延回路２２を挿入した第２の位相比較器３８を
用いて、入力信号のジッタ判定用に可変遅延回路２２
を、不感帯を判別したいジッタ値ｔｊに設定し、誤差出
力の有無を観測することで、ジッタ（ジッタ値ｔｊ）の
大きいＰＬＬ回路２９を判別しようとするものである。
【００２１】つまり、ジッタ計測時には、テスト信号入
力端子２８をハイレベル（論理値＝１）とし、ジッタ値
ｔｊが不感帯を超えたとき、第２の位相比較器３８のＵ
Ｐ信号側誤差出力信号２３２またはＤＯＷＮ信号側誤差
出力信号２４２に誤差信号を出力し、これをクロック入
力端子ＣＫへのクロック信号としてＤ型フリップフロッ
プ（ＤＦＦ）４の出力を変化させる。この変化をテスト
結果出力端子１２で観測することにより、ジッタ（ジッ
タ値ｔｊ）の大きいＰＬＬ回路２９を判別することがで
きるようになる。
力端子２８をハイレベル（論理値＝１）とし、ジッタ値
ｔｊが不感帯を超えたとき、第２の位相比較器３８のＵ
Ｐ信号側誤差出力信号２３２またはＤＯＷＮ信号側誤差
出力信号２４２に誤差信号を出力し、これをクロック入
力端子ＣＫへのクロック信号としてＤ型フリップフロッ
プ（ＤＦＦ）４の出力を変化させる。この変化をテスト
結果出力端子１２で観測することにより、ジッタ（ジッ
タ値ｔｊ）の大きいＰＬＬ回路２９を判別することがで
きるようになる。
【００２２】図３は、本発明の第１の実施の形態の第２
の位相比較器３８の不感帯を説明するためのグラフであ
る。図３では、横軸が入力の位相差（ＥＲＲＯＲ ＩＮ
ＰＵＴ）、縦軸が誤差出力の大きさ（ＥＲＲＯＲ ＯＵ
ＴＰＵＴ）を示している。また、Ｌ［２：０］＝００１
は、遅延値設定端子Ｌ０が０に設定され、遅延値設定端
子Ｌ１が０に設定され、遅延値設定端子Ｌ２が１に設定
されていることを意味する。Ｌ［２：０］＝０１０は、
遅延値設定端子Ｌ０が０に設定され、遅延値設定端子Ｌ
１が１に設定され、遅延値設定端子Ｌ２が０に設定され
ていることを意味する。Ｌ［２：０］＝１００は、遅延
値設定端子Ｌ０が１に設定され、遅延値設定端子Ｌ１が
０に設定され、遅延値設定端子Ｌ２が０に設定されてい
ることを意味する。
の位相比較器３８の不感帯を説明するためのグラフであ
る。図３では、横軸が入力の位相差（ＥＲＲＯＲ ＩＮ
ＰＵＴ）、縦軸が誤差出力の大きさ（ＥＲＲＯＲ ＯＵ
ＴＰＵＴ）を示している。また、Ｌ［２：０］＝００１
は、遅延値設定端子Ｌ０が０に設定され、遅延値設定端
子Ｌ１が０に設定され、遅延値設定端子Ｌ２が１に設定
されていることを意味する。Ｌ［２：０］＝０１０は、
遅延値設定端子Ｌ０が０に設定され、遅延値設定端子Ｌ
１が１に設定され、遅延値設定端子Ｌ２が０に設定され
ていることを意味する。Ｌ［２：０］＝１００は、遅延
値設定端子Ｌ０が１に設定され、遅延値設定端子Ｌ１が
０に設定され、遅延値設定端子Ｌ２が０に設定されてい
ることを意味する。
【００２３】本実施の形態では、図３に示すように、図
２に示す可変遅延回路２２を挿入した第２の位相比較器
３８の不感帯は、遅延値設定端子Ｌ０，Ｌ１，Ｌ２の設
定に応じて変化するので、当該遅延値設定端子Ｌ０，Ｌ
１，Ｌ２の設定を行うことで、ジッタ値ｔｊの要求の異
なるＰＬＬ回路２９に対し、適切な判別規格を設定でき
るようになる。
２に示す可変遅延回路２２を挿入した第２の位相比較器
３８の不感帯は、遅延値設定端子Ｌ０，Ｌ１，Ｌ２の設
定に応じて変化するので、当該遅延値設定端子Ｌ０，Ｌ
１，Ｌ２の設定を行うことで、ジッタ値ｔｊの要求の異
なるＰＬＬ回路２９に対し、適切な判別規格を設定でき
るようになる。
【００２４】また、ジッタ値ｔｊのみならず、ＰＬＬ回
路２９の入力に定常的なオフセット（位相オフセットｔ
ｐという）が発生した場合でも、同様に判別できること
は明白である。
路２９の入力に定常的なオフセット（位相オフセットｔ
ｐという）が発生した場合でも、同様に判別できること
は明白である。
【００２５】以上説明したように第１の実施の形態によ
れば、ＰＬＬ回路２９内部でジッタの判定が可能となる
ため、ＰＬＬ回路２９を搭載した半導体を製造段階で選
別してジッタ不良品を除去する際に、高価な専用の計測
器を用いる必要がなくなる。その結果、専用の選別工程
も不要となり生産コストが低減できるようになる。ま
た、従来は計測が難しかった位相オフセットｔｐの判別
も同時に行うことができるようになるといった効果を奏
する。
れば、ＰＬＬ回路２９内部でジッタの判定が可能となる
ため、ＰＬＬ回路２９を搭載した半導体を製造段階で選
別してジッタ不良品を除去する際に、高価な専用の計測
器を用いる必要がなくなる。その結果、専用の選別工程
も不要となり生産コストが低減できるようになる。ま
た、従来は計測が難しかった位相オフセットｔｐの判別
も同時に行うことができるようになるといった効果を奏
する。
【００２６】（第２の実施の形態）以下、本発明の第２
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。図４は、本発明の第２の実施の形態に係る可変遅延
回路２２を説明するための機能ブロック図である。
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。図４は、本発明の第２の実施の形態に係る可変遅延
回路２２を説明するための機能ブロック図である。
【００２７】前述したように、第１の実施の形態におけ
る可変遅延回路２２（図２）の遅延値Ｔｄは、遅延値設
定端子Ｌ０，Ｌ１，Ｌ２で設定できた。
る可変遅延回路２２（図２）の遅延値Ｔｄは、遅延値設
定端子Ｌ０，Ｌ１，Ｌ２で設定できた。
【００２８】これに対し、第２の実施の形態の可変遅延
回路２２は、図４に示すように、ＮｃｈトランジスタＭ
Ｎ１６，…，ＭＮ１８，ＰｃｈトランジスタＭＰ１６，
…，ＭＰ１９、遅延値調整端子２７、可変抵抗素子Ｒ３
を中心にして構成され、可変抵抗素子Ｒ３が遅延値調整
端子２７に接続された構成とすることで、上記第１の実
施の形態と同様の設定できる。
回路２２は、図４に示すように、ＮｃｈトランジスタＭ
Ｎ１６，…，ＭＮ１８，ＰｃｈトランジスタＭＰ１６，
…，ＭＰ１９、遅延値調整端子２７、可変抵抗素子Ｒ３
を中心にして構成され、可変抵抗素子Ｒ３が遅延値調整
端子２７に接続された構成とすることで、上記第１の実
施の形態と同様の設定できる。
【００２９】第２の実施の形態における可変遅延回路２
２（図４）の遅延値Ｔｄは、可変抵抗素子Ｒ３の抵抗値
と、出力端子２１に接続される次段の入力容量値により
決定されることは明白である。
２（図４）の遅延値Ｔｄは、可変抵抗素子Ｒ３の抵抗値
と、出力端子２１に接続される次段の入力容量値により
決定されることは明白である。
【００３０】第２の実施の形態における可変遅延回路２
２（図４）は、第１の実施の形態における可変遅延回路
２２（図２）と比較すると、より広範囲でジッタ判定値
（ジッタ値ｔｊの遅延値Ｔｄ）を設定でき、かつ、可変
抵抗素子Ｒ３を半導体の外部に設置すれば、ばらつきの
小さい遅延値Ｔｄを実現できるため、ジッタ判別規格の
ばらつきを抑えることができるようになる。
２（図４）は、第１の実施の形態における可変遅延回路
２２（図２）と比較すると、より広範囲でジッタ判定値
（ジッタ値ｔｊの遅延値Ｔｄ）を設定でき、かつ、可変
抵抗素子Ｒ３を半導体の外部に設置すれば、ばらつきの
小さい遅延値Ｔｄを実現できるため、ジッタ判別規格の
ばらつきを抑えることができるようになる。
【００３１】図５は、本発明の第２の実施の形態の第２
の位相比較器３８の不感帯を説明するためのグラフであ
る。図５では、横軸が入力の位相差（ＥＲＲＯＲ ＩＮ
ＰＵＴ）、縦軸が誤差出力の大きさ（ＥＲＲＯＲ ＯＵ
ＴＰＵＴ）を示し、図４に示す第２の実施の形態の可変
遅延回路２２を、図１に示す第２の位相比較器３８の可
変遅延回路２２として用いた場合の不感帯の変化を示し
たものである。
の位相比較器３８の不感帯を説明するためのグラフであ
る。図５では、横軸が入力の位相差（ＥＲＲＯＲ ＩＮ
ＰＵＴ）、縦軸が誤差出力の大きさ（ＥＲＲＯＲ ＯＵ
ＴＰＵＴ）を示し、図４に示す第２の実施の形態の可変
遅延回路２２を、図１に示す第２の位相比較器３８の可
変遅延回路２２として用いた場合の不感帯の変化を示し
たものである。
【００３２】以上説明したように第２の実施の形態によ
れば、上記第１の実施の形態と同様の効果を実現でき
る。
れば、上記第１の実施の形態と同様の効果を実現でき
る。
【００３３】（第３の実施の形態）以下、本発明の第３
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。
【００３４】図６は、本発明の第３の実施の形態に係る
可変遅延回路２２を説明するための機能ブロック図であ
る。図６を参照すると、第３の実施の形態では、制御電
圧ＶＣから、可変遅延回路２２の遅延値Ｔｄを設定する
電流（遅延値設定電流）を生成している。すなわち、Ｐ
ＬＬ回路２９の発振周波数を一定とすると、電流制御発
振器９の入力電流を一定にするようにＰＬＬ回路２９が
制御を行うので、電流（遅延値設定電流）を発生させて
可変遅延回路２２の遅延値Ｔｄを設定する電流源とし
て、Ｖ／Ｉ変換回路８と同様の構成を用いる。
可変遅延回路２２を説明するための機能ブロック図であ
る。図６を参照すると、第３の実施の形態では、制御電
圧ＶＣから、可変遅延回路２２の遅延値Ｔｄを設定する
電流（遅延値設定電流）を生成している。すなわち、Ｐ
ＬＬ回路２９の発振周波数を一定とすると、電流制御発
振器９の入力電流を一定にするようにＰＬＬ回路２９が
制御を行うので、電流（遅延値設定電流）を発生させて
可変遅延回路２２の遅延値Ｔｄを設定する電流源とし
て、Ｖ／Ｉ変換回路８と同様の構成を用いる。
【００３５】これにより、抵抗素子のばらつきや、ＭＯ
Ｓトランジスタ（ＮｃｈトランジスタやＰｃｈトランジ
スタ）の入力容量のばらつきによらず、一定の遅延値を
得ることができるようになる。このため、さらに高精度
でジッタ判別を実施することができるようになる。以下
にその原理を説明する。
Ｓトランジスタ（ＮｃｈトランジスタやＰｃｈトランジ
スタ）の入力容量のばらつきによらず、一定の遅延値を
得ることができるようになる。このため、さらに高精度
でジッタ判別を実施することができるようになる。以下
にその原理を説明する。
【００３６】今、電流制御発振器９の発振周波数をＦｏ
ｓｃ、発振周波数を決定する発振器の内部容量をＣｏｓ
ｃ、電流制御発振器９の入力電流をＩｏｓｃとおくと、 Ｆｏｓｃ＝Ａ＊Ｉｏｓｃ／Ｃｏｓｃ … 式１ が成立する。ここで、Ａは発振器の構成により決定され
る定数である。
ｓｃ、発振周波数を決定する発振器の内部容量をＣｏｓ
ｃ、電流制御発振器９の入力電流をＩｏｓｃとおくと、 Ｆｏｓｃ＝Ａ＊Ｉｏｓｃ／Ｃｏｓｃ … 式１ が成立する。ここで、Ａは発振器の構成により決定され
る定数である。
【００３７】一方、ＰＬＬ回路２９の制御電圧をＶＣと
おくと、Ｖ／Ｉ変換回路８の抵抗値Ｒｏｓｃと、電流制
御発振器９の入力電流Ｉｏｓｃの間には、 Ｉｏｓｃ＝ＶＣ／Ｒｏｓｃ … 式２ の関係が成立する。
おくと、Ｖ／Ｉ変換回路８の抵抗値Ｒｏｓｃと、電流制
御発振器９の入力電流Ｉｏｓｃの間には、 Ｉｏｓｃ＝ＶＣ／Ｒｏｓｃ … 式２ の関係が成立する。
【００３８】また、図６の可変遅延回路２２の遅延値Ｔ
ｄを設定する電流（遅延値設定電流）をＩｄ、可変遅延
回路２２の次段の入力容量値をＣｉｎとすると、可変遅
延回路２２の遅延値Ｔｄとの間には、 Ｔｄ＝Ｂ＊Ｃｉｎ／Ｉｄ …式３ の関係が成立する。Ｂもまた定数である。
ｄを設定する電流（遅延値設定電流）をＩｄ、可変遅延
回路２２の次段の入力容量値をＣｉｎとすると、可変遅
延回路２２の遅延値Ｔｄとの間には、 Ｔｄ＝Ｂ＊Ｃｉｎ／Ｉｄ …式３ の関係が成立する。Ｂもまた定数である。
【００３９】電流Ｉｄ（遅延値設定電流）を、ＰＬＬ回
路２９の制御電圧ＶＣを基に生成するとすれば、遅延値
設定抵抗素子ＲｄとＩｄの間には、上記式２と同様に、 Ｉｄ＝ＶＣ／Ｒｄ …式４ が成立し、上記式１から式４を用いて、電流制御発振器
９の発振周波数Ｆｏｓｃと可変遅延回路２２の遅延値Ｔ
ｄの関係を求めると、 Ｆｏｓｃ＊Ｔｄ＝Ａ＊Ｂ＊Ｒｄ／Ｒｏｓｃ＊Ｃｉｎ／Ｃｏｓｃ … 式５ が成立する。Ａ，Ｂは定数である。Ｒｄ／Ｒｏｓｃの
値、Ｃｉｎ／Ｃｏｓｃの値はばらつきが相殺され、同一
ばらつきを有するため、上記式５の右辺は一定の値とな
る。
路２９の制御電圧ＶＣを基に生成するとすれば、遅延値
設定抵抗素子ＲｄとＩｄの間には、上記式２と同様に、 Ｉｄ＝ＶＣ／Ｒｄ …式４ が成立し、上記式１から式４を用いて、電流制御発振器
９の発振周波数Ｆｏｓｃと可変遅延回路２２の遅延値Ｔ
ｄの関係を求めると、 Ｆｏｓｃ＊Ｔｄ＝Ａ＊Ｂ＊Ｒｄ／Ｒｏｓｃ＊Ｃｉｎ／Ｃｏｓｃ … 式５ が成立する。Ａ，Ｂは定数である。Ｒｄ／Ｒｏｓｃの
値、Ｃｉｎ／Ｃｏｓｃの値はばらつきが相殺され、同一
ばらつきを有するため、上記式５の右辺は一定の値とな
る。
【００４０】ゆえに、ＰＬＬ回路２９の発振周波数が一
定の場合は、可変遅延回路２２の遅延値Ｔｄも抵抗値や
入力容量値のばらつきによらず一定の値となる。このた
め、遅延値設定抵抗素子Ｒｄを半導体内部に取り込んだ
場合でも一定の遅延値、すなわちジッタ判別規格を得る
ことができるようになる。
定の場合は、可変遅延回路２２の遅延値Ｔｄも抵抗値や
入力容量値のばらつきによらず一定の値となる。このた
め、遅延値設定抵抗素子Ｒｄを半導体内部に取り込んだ
場合でも一定の遅延値、すなわちジッタ判別規格を得る
ことができるようになる。
【００４１】一方、発振周波数を変化させた場合は、当
然、ジッタ判別規格も変動するが、ＰＬＬ回路２９の出
力周波数が高いほど、一般的に、ジッタ規格は厳しいた
め周波数に反比例した判別規格を設定できることは、か
えって好都合である。
然、ジッタ判別規格も変動するが、ＰＬＬ回路２９の出
力周波数が高いほど、一般的に、ジッタ規格は厳しいた
め周波数に反比例した判別規格を設定できることは、か
えって好都合である。
【００４２】以上説明したように第３の実施の形態によ
れば、上記第１の実施の形態と同様の効果を実現でき
る。
れば、上記第１の実施の形態と同様の効果を実現でき
る。
【００４３】（第４の実施の形態）以下、本発明の第４
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。
【００４４】図７は、本発明の第４の実施の形態に係る
可変遅延回路２２を説明するための機能ブロック図であ
る。図７を参照すると、第４の実施の形態のＰＬＬ回路
２９では、可変遅延回路２２は、遅延値設定抵抗素子Ｒ
４，…，Ｒｎ、ＮｃｈトランジスタＭＮ１６，…，ＭＮ
ｎ、ＰｃｈトランジスタＭＰ１６，…，ＭＰ１９、遅延
値設定端子Ｌ０，…，Ｌｎを中心にして構成されてい
る。
可変遅延回路２２を説明するための機能ブロック図であ
る。図７を参照すると、第４の実施の形態のＰＬＬ回路
２９では、可変遅延回路２２は、遅延値設定抵抗素子Ｒ
４，…，Ｒｎ、ＮｃｈトランジスタＭＮ１６，…，ＭＮ
ｎ、ＰｃｈトランジスタＭＰ１６，…，ＭＰ１９、遅延
値設定端子Ｌ０，…，Ｌｎを中心にして構成されてい
る。
【００４５】本実施の形態では、図６に示す第３の実施
の形態と同様に、ＰＬＬ回路２９の制御電圧ＶＣを基
に、可変遅延回路２２の電流（遅延値設定電流）を生成
しているが、抵抗値を設定する遅延値設定端子Ｌ０，
…，Ｌｎを設けることにより、さらに、ジッタ判別規格
設定の自由度を増すことができるようになる。
の形態と同様に、ＰＬＬ回路２９の制御電圧ＶＣを基
に、可変遅延回路２２の電流（遅延値設定電流）を生成
しているが、抵抗値を設定する遅延値設定端子Ｌ０，
…，Ｌｎを設けることにより、さらに、ジッタ判別規格
設定の自由度を増すことができるようになる。
【００４６】本実施の形態では、ＰＬＬ回路２９内にジ
ッタ判別用の回路を設けた場合は、判別規格が正常に設
定されているか外部より観測することは難しいため、判
別回路単体で評価を実施し相関をもとに規格を設定する
必要がある。
ッタ判別用の回路を設けた場合は、判別規格が正常に設
定されているか外部より観測することは難しいため、判
別回路単体で評価を実施し相関をもとに規格を設定する
必要がある。
【００４７】以上説明したように第４の実施の形態によ
れば、上記第１の実施の形態と同様の効果を実現でき
る。
れば、上記第１の実施の形態と同様の効果を実現でき
る。
【００４８】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、上記各実施
の形態は適宜変更され得ることは明らかである。また上
記構成部材の数、位置、形状等は上記各実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
れず、本発明の技術思想の範囲内において、上記各実施
の形態は適宜変更され得ることは明らかである。また上
記構成部材の数、位置、形状等は上記各実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
【００４９】
【発明の効果】本発明は、ＰＬＬ回路内部でジッタの判
定が可能となるため、ＰＬＬ回路を搭載した半導体を製
造段階で選別してジッタ不良品を除去する際に、高価な
専用の計測器を用いる必要がなくなる。その結果、専用
の選別工程も不要となり生産コストが低減できるように
なる。また、従来は計測が難しかった位相オフセットの
判別も同時に行うことができるようになるといった効果
を奏する。
定が可能となるため、ＰＬＬ回路を搭載した半導体を製
造段階で選別してジッタ不良品を除去する際に、高価な
専用の計測器を用いる必要がなくなる。その結果、専用
の選別工程も不要となり生産コストが低減できるように
なる。また、従来は計測が難しかった位相オフセットの
判別も同時に行うことができるようになるといった効果
を奏する。
【図１】本発明の第１の実施の形態に係るＰＬＬ回路を
説明するための機能ブロック図である。
説明するための機能ブロック図である。
【図２】本発明の第１の実施の形態に係る可変遅延回路
を説明するための機能ブロック図である。
を説明するための機能ブロック図である。
【図３】本発明の第１の実施の形態の第２の位相比較器
の不感帯を説明するためのグラフである。
の不感帯を説明するためのグラフである。
【図４】本発明の第２の実施の形態に係る可変遅延回路
を説明するための機能ブロック図である。
を説明するための機能ブロック図である。
【図５】本発明の第２の実施の形態の第２の位相比較器
の不感帯を説明するためのグラフである。
の不感帯を説明するためのグラフである。
【図６】本発明の第３の実施の形態に係る可変遅延回路
を説明するための機能ブロック図である。
を説明するための機能ブロック図である。
【図７】本発明の第４の実施の形態に係る可変遅延回路
を説明するための機能ブロック図である。
を説明するための機能ブロック図である。
【図８】一般的な位相比較器の回路図である。
【図９】本発明の第１の位相比較器及び第２の位相比較
器のタイミングチャートである。
器のタイミングチャートである。
【図１０】一般的な位相比較器の不感帯を説明するため
のグラフである。
のグラフである。
【図１１】従来のジッタ値の測定例である。
【図１２】従来の位相オフセットの測定例である。
３…ジッタ判定用回路
４…Ｄ型フリップフロップ（ＤＦＦ）
５…第１の位相比較器（ＰＦＤ）
６…チャージポンプ回路
７…フィルター
８…Ｖ／Ｉ変換回路
９…電流制御発振器
１０…分周回路
１１…ＰＬＬ出力端子
１２…テスト結果出力端子
１３…インバータ回路
１４…２入力ＮＡＮＤ回路
１５…３入力ＮＡＮＤ回路
１６…４入力ＮＡＮＤ回路
１７…２入力ＯＲ回路
１８…ＵＰ信号出力端子
１９…ＤＯＷＮ信号出力端子
２０…入力端子
２１…出力端子
２２…可変遅延回路
２５…電源
２７…遅延値調整端子
２８…テスト信号入力端子
２９…ＰＬＬ回路
３８…第２の位相比較器
３９…出力端子
１０１，１０２…基準信号入力端子
２０１，２０２…帰還信号入力端子
２３１，２３２…ＵＰ信号側誤差出力信号
２４１，２４２…ＤＯＷＮ信号側誤差出力信号
Ａ，Ｂ…定数
Ｃ１，Ｃ２…コンデンサ
ＣＫ…クロック入力端子
Ｄ…データ端子
Ｉ１，Ｉ２…定電流源
Ｉｄ…電流
Ｌ０，…，Ｌｎ…遅延値設定端子
ＭＮ１，…，ＭＮｎ…Ｎｃｈトランジスタ
ＭＰ１，…，ＭＰｎ…Ｐｃｈトランジスタ
Ｑ…出力端子
Ｒ１，Ｒ２…抵抗素子
Ｒ３…可変抵抗素子
Ｒ４，…，Ｒｎ…遅延値設定抵抗素子
Ｒｄ…遅延値設定抵抗素子
ＲＢ…リセットバー入力端子
Ｔｄ…遅延値
ｔｊ…ジッタ値
ｔｐ…位相オフセット
ＶＣ…制御電圧
ＶＤＤ…電源
Ｘ，Ｙ…径路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−336024（ＪＰ，Ａ)
特開 昭64−61119（ＪＰ，Ａ)
特開 平９−214333（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/14
Claims (9)
- 【請求項１】第１の位相比較器、チャージポンプ回路、
フィルター、Ｖ／Ｉ変換回路、電流制御発振器、分周回
路、第２の位相比較器及びＤ型フリップフロップを有す
るジッタ判定用回路を備え、 前記ジッタ判定用回路では基準信号が前記第２の位相比
較器の基準信号入力端子に入力されるとともに、帰還信
号が前記第２の位相比較器の帰還信号入力端子に接続さ
れ、 前記第２の位相比較器のＵＰ信号側誤差出力信号とＤＯ
ＷＮ信号側誤差出力信号が２入力ＯＲ回路を介して前記
Ｄ型フリップフロップのクロック入力端子に接続され、 前記Ｄ型フリップフロップのデータ端子が電源に接続さ
れ、 リセットバー入力端子がテスト信号入力端子に接続さ
れ、 前記Ｄ型フリップフロップの出力が出力端子からテスト
結果出力端子へ出力され、 前記第２の位相比較器の基準信号入力端子からＵＰ信号
側誤差出力信号の出力端子への第１の経路と、前記第２
の位相比較器の帰還信号入力端子からＤＯＷＮ信号側誤
差出力信号の出力端子への第２の経路と、のそれぞれ
に、可変遅延回路が挿入されていることを特徴とするＰ
ＬＬ回路。 - 【請求項２】前記可変遅延回路は、遅延値設定端子を切
り換えることで、入力端子と出力端子の間の遅延値を調
整する回路構成を有することを特徴とする請求項１に記
載のＰＬＬ回路。 - 【請求項３】前記ジッタ判定用回路に位相比較器を用い
ることを特徴とする請求項２に記載のＰＬＬ回路。 - 【請求項４】前記第２の位相比較器に前記可変遅延回路
を挿入して不感帯を調節する構成を有することを特徴と
する請求項２または３に記載のＰＬＬ回路。 - 【請求項５】前記可変遅延回路にフェイズロックドルー
プの制御電圧を利用する構成を有することを特徴とする
請求項２乃至４のいずれか一項に記載のＰＬＬ回路。 - 【請求項６】前記第２の位相比較器の不感帯を可変にし
てジッタ判定に用いる手段を有することを特徴とする請
求項２乃至５のいずれか一項に記載のＰＬＬ回路。 - 【請求項７】前記基準信号は、前記第１の位相比較器の
基準信号入力端子へ入力され、前記電流制御発振器の出
力端子から出力される信号は、ＰＬＬ出力端子へ入力さ
れるとともに、前記分周回路を介して前記帰還信号とし
て前記第１の位相比較器の帰還信号入力端子へ入力さ
れ、前記第１の位相比較器は、前記基準信号と前記帰還
信号の位相差を検出して、ＵＰ信号側誤差出力信号また
はＤＯＷＮ信号側誤差出力信号に位相差に応じた誤差出
力を出力して、前記チャージポンプ回路のカレントミラ
ーをオン・オフさせ、前記フィルターを充放電し、 前記フィルターで平滑された電圧は、前記Ｖ／Ｉ変換回
路で電圧−電流変換され、前記電流制御発振器に入力さ
れ、 前記電流制御発振器は、入力電流値に応じて発振周波数
を変化させ、前記分周回路の分周比を１／Ｎに設定して
前記基準信号に対して発振周波数をＮ倍とし、 前記基準信号は前記第２の位相比較器の前記基準信号入
力端子に入力され、前記帰還信号は前記第２の位相比較
器の前記帰還信号入力端子に接続され、 前記第２の位相比較器の前記ＵＰ信号側誤差出力信号と
前記ＤＯＷＮ信号側誤差出力信号は、前記２入力ＯＲ回
路を介して、前記Ｄ型フリップフロップの前記クロック
入力端子に接続され、前記Ｄ型フリップフロップの前記
データ端子は前記電源に接続され、前記リセットバー入
力端子は、前記テスト信号入力端子に接続され、 前記第２の位相比較器の基準信号入力端子からＵＰ信号
側誤差出力信号の出力端子への第 １の経路と、前記第２
の位相比較器の帰還信号入力端子からＤＯＷＮ信号側誤
差出力信号の出力端子への第２の経路と、のそれぞれ
に、前記可変遅延回路が挿入され、前記Ｄ型フリップフ
ロップの出力は、前記テスト結果出力端子へ出力される
ことを特徴とする請求項６に記載のＰＬＬ回路。 - 【請求項８】第１の位相比較器、チャージポンプ回路、
フィルター、Ｖ／Ｉ変換回路、電流制御発振器、分周回
路、第２の位相比較器とＤ型フリップフロップを有する
ジッタ判定用回路を備え、前記ジッタ判定用回路では基
準信号が前記第２の位相比較器の基準信号入力端子に入
力されるとともに、帰還信号が前記第２の位相比較器の
帰還信号入力端子に接続され、前記第２の位相比較器の
ＵＰ信号側誤差出力信号とＤＯＷＮ信号側誤差出力信号
が２入力ＯＲ回路を介して前記Ｄ型フリップフロップの
クロック入力端子に接続され、前記Ｄ型フリップフロッ
プのデータ端子が電源に接続され、リセットバー入力端
子がテスト信号入力端子に接続され、前記Ｄ型フリップ
フロップの出力が出力端子からテスト結果出力端子へ出
力され、前記第２の位相比較器の基準信号入力端子から
ＵＰ信号側誤差出力信号の出力端子への第１の経路と、
前記第２の位相比較器の帰還信号入力端子からＤＯＷＮ
信号側誤差出力信号の出力端子への第２の経路と、のそ
れぞれに、可変遅延回路が挿入され、前記可変遅延回路
が遅延値設定端子を切り換えることで入力端子と出力端
子の間の遅延値を調整する回路構成を有し、前記第２の
位相比較器の不感帯を、前記第２の位相比較器内の前記
第１の経路及び前記第２の経路に挿入された前記可変遅
延回路の遅延値を設定することで判別したいジッタ値に
設定し、誤差出力の有無を観測することで、前記ジッタ
値の大きいＰＬＬ回路を判別することを特徴とするＰＬ
Ｌ回路のジッタ判定方法。 - 【請求項９】前記ジッタ値の計測時には、前記テスト信
号入力端子をハイレベルとし、前記ジッタ値が不感帯を
超えたとき、前記第２の位相比較器の前記ＵＰ信号側誤
差出力信号または前記ＤＯＷＮ信号側誤差出力信号に誤
差信号を出力し、これを前記クロック入力端子へのクロ
ック信号として前記Ｄ型フリップフロップの出力を変化
させ、この変化を前記テスト結果出力端子で観測するこ
とにより、前記ジッタ値の大きいＰＬＬ回路を判別する
ことを特徴とする請求項８に記載のＰＬＬ回路のジッタ
判定方法。
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