JP3647699B2 - 集積回路及びロット選別システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、PLL(Phase Locked Loop)回路を搭載した集積回路及びこの集積回路の良品と不良品を選別するロット選別システムに係り、特に、PLL回路の特性をテストするテスト回路に関する。
【0002】
【従来の技術】
近年、PLL(Phase Locked Loop)回路では、基準となる周波数に対して生成される周波数が低ジッタで安定度の高い特性が要求されてきている。そのため、PLL(Phase Locked Loop)回路により生成された周波数のジッタ値が、テスト回路により精度良く測定され、良品と不良品を選別することが行われている。図15は従来技術による基本的なPLL回路の構成例を示したブロック図である。位相比較器(以下PFDと略称する)1の一方の入力端子に基準周波数を有する基準信号Frefを入力し、他方の入力端子には電圧制御発振器(以下VCOと略称する)4で発振している周波数の出力信号Foutを分周器(DIV)5でN分周した周波数(Fout/N)の分周信号Fvarを入力する。ここで、PFD1は周波数Fout/Nと基準周波数Frefの位相状態に応じて、UP信号とDOWN信号を出力する。
【0003】
PFD1が出力するUP信号とDOWN信号はチャージポンプ(CP)回路2に入力され、UP信号が出力されている間、CP回路2は高レベルを出力する。また、DOWN信号が出力されている間、CP回路2は低レベルを出力する。
【0004】
ここで、PFD1は周波数Fout/NがFrefより低いか、位相において遅れている場合に、その遅れている期間だけUP信号を出力する。そして、そのUP信号が入力されたCP回路2は高レベルを出力する。この高レベルのパルスが低域通過フィルタ(以下LPFと略す)3で積分されDCレベルになる。
【0005】
このLPF3が抵抗と容量で構成されるパッシブフィルタとすると、LPF3の出力レベルは前の状態に比べて高くなる。この結果、VCO4は前の発振周波数より高い周波数で発振する。このFout/NがFrefよりまだ低ければ、前と同様の過程を辿り、更に高い周波数を発振する。
【0006】
この結果、逆にFout/NがFrefより高くなれば、前とは逆にPFD1は位相差と同じ期間だけDOWN信号を出力する。そして、そのDOWN信号が入力されたCP回路2は低レベルを出力する。この低レベルのパルスはLPF3で積分されDCレベルになる。
【0007】
そして、LPF3の出力レベルは前の状態と比べて低くなる。この結果、VCO4は前の発振周波数より低い周波数で発振する。この様にして何回かFout/NとFrefが比較され、たえず位相誤差を無くすようにループが動作する。そして、最後にはFout/NとFrefの位相差が0になる。この結果、PFD1からは、UP信号もDOWN信号も出力されなくなり、UP信号もDOWN信号も入力されないCP回路2の出力はハイ・インピーダンスの状態になり、LPF3の出力レベルは前の状態と同じレベルを保持する。この結果、VCO4も前の発振周波数と同じ周波数を維持する。
【0008】
PLLの出力周波数(Fout)は、基準周波数(Fref)と分周器の分周数(N)によって定まり、
Fout=Fref×N
となり、出力周波数(Fout)は基準周波数(Fref)のN逓倍された周波数となる。
【0009】
ここでPLL回路に、ノイズ等の外乱が加わった場合に、生成される出力周波数は、外乱のパワーに応じて周波数変動を生ずる。変動した出力周波数はPLL回路のフィードバック制御により、元の周波数に戻る。
【0010】
しかし、その外乱が周期的に生ずるような場合には、その生成される出力周波数も周期的な変動を繰り返すこととなる。また、外乱以外でも、PLL回路のループ内にプロセス等の問題から不具合を生じた場合、ループ応答の変動からループ応答の安定性が損なわれることによって、その生成される出力周波数も周期的な変動を生ずる場合もある。この出力周波数の変動量をジッタと称して、PLL回路の性能を示す重要な要素となっている。
【0011】
従って、特に高精度のジッタ性能が要求される製品や、ジッタ性能が要求性能に対して十分なマージンが取れていない場合においては、ジッタ値を測定して良品と不良品とを選別する必要性がある。通常、PLL等の出力周波数のジッタ値を測定するには、タイムインターバルアナライザ等の専用で高精度の測定器が用いられる。
【0012】
尚、上記したPLL回路のテスト回路の技術分野としては、マイクロ・コンピュータ(MCU)やデジタル・シグナル・プロセッサ(DSP)等のLSI内部用に高周波のクロックを生成するために用いられるPLL回路の付属回路となる。これらのPLL技術は、LSIの外部クロックに低周波のクロックを用い、LSIの内部クロックに高周波のクロックを用いることにより、LSIの処理性能を向上させたり、システム全体のパワーを抑えるような応用分野に用いられる。
【発明が解決しようとする課題】
タイムインターバルアナライザ等の専用で高精度の測定器は、測定器自体が高価であり、測定時間もかかることからLSI等の量産時に用いる場合には、テストコストの上昇を招いている。また、PLL回路はノイズ等の外乱に非常に影響を受けやすいため、測定基板や測定環境を調整する必要性があり、PLL回路のジッタ値を高い精度で測定することを困難にしている。このため、集積回路に搭載されているPLLのジッタ値を測定して良品と不良品を迅速に選別することを困難にしている。
【0013】
ところで、PLL回路の性能としてジッタ性能の他に、出力信号のデューティ値が50%でないと、デューティ値が50%以下の期間に同期して行う処理が時間不足で出来なくなってしまう恐れがある。このため、出力信号のデューティ値が50%からどれだけずれているかを測定し、出力信号のデューティ値が50%を満たすPLL回路を選択することが要請されているが、このような測定は今のところ行われていないのが、現状である。
【0014】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、テストコストの上昇を招くことなく、PLL回路のジッタ値を測定して容易に良品と不良品を判別することができ、また、PLL回路のデューティ値のずれを容易に測定することができる集積回路を提供すること、及びPLL回路を搭載した集積回路の良品と不良品を迅速に自動選別することができるロット選別システムを提供することである。
【0015】
【課題を解決するための手段】
上記目的を達成するために、請求項1の発明の特徴は、電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、所定の基準電圧を生成する基準電圧生成回路と、前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路とを具備することにある。
【0016】
請求項1の発明によれば、通常PLL回路では、基準信号と電圧制御発振器の出力信号を分周した信号の両者の位相誤差を小さくするようにフィードバック制御が動作するために、ジッタ値が小さい場合には両者の位相誤差は小さくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Verrも小さくなる。逆に、ジッタ値が大きい場合には、基準信号とVCOの出力信号を分周した信号Fvarの両者の位相誤差は大きくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Verrも大きくなる。このため、上記のように時間軸方向の位相誤差信号を積分して電圧値Verrに変換し、この電圧値を基準値と比較することにより間接的ではあるがジッタ値を容易に評価することができる。
【0017】
請求項2の発明の前記位相誤差生成回路は、PLL回路内部で用いられる位相比較器により発生されるDOWN信号とUP信号を入力して、両信号の論理和を取る論理和回路から成る。
【0018】
請求項3の発明の前記位相誤差生成回路は、電圧制御発振器の発振信号を分周した信号を分周する第1の分周回路と、基準信号を入力して分周する第2の分周回路と、前記第1、第2の分周回路から出力される分周信号の排他的論理和を取る排他的論理和回路とを具備する。
【0021】
請求項4の発明の特徴は、電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、所定の基準電圧を生成する基準電圧生成回路と、前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路と、前記電圧比較回路から出力される比較結果より前記各回路を搭載するLSIチップの良、不良を判定する判定回路と、前記判別回路の判定結果によって前記LSIチップを選別するロット選別機とを具備することにある。
【0023】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は、本発明の集積回路が搭載するテスト回路の第1の実施の形態を示したブロック図である。本例の集積回路が搭載するテスト回路は、本集積回路が搭載するPLL回路(図示されない)の基準信号FrefとVCOの出力信号を分周した信号Fvarを入力し、両者の位相誤差を求めて位相誤差信号Esigを生成する位相誤差生成回路9と、生成された位相誤差信号Esigを積分して位相誤差の積分電圧Verrを生成する積分器10と、位相誤差の積分電圧Verrと基準電圧Vrefを入力して両者の電圧値の大小を判別する電圧比較器11及び基準電圧Vrefを生成して電圧比較器11に供給する基準電圧生成回路12から構成されている。
【0024】
尚、基準信号Frefと分周信号Fvarは図15に示すような本集積回路が搭載するPLL回路(図示されない)の基準信号Frefと分周信号Fvarである。
【0025】
次に本実施の形態の動作について説明する。本例の集積回路が搭載するテスト回路は、同集積回路が搭載するPLL回路の基本的なジッタ値を測定するものである。位相誤差生成回路9は基準信号Frefと分周信号Fvarを入力して両者の位相誤差を求めて位相誤差信号Esigを生成し、これを積分器10に出力する。積分器10は、生成された位相誤差信号Esigを積分して前記位相誤差に対応する積分電圧Verrを生成し、これを電圧比較器11に出力する。電圧比較器11は入力された積分電圧Verrを基準電圧Vrefと比較し、積分電圧Verrが基準電圧Vrefより大きい場合は、ハイレベル(“1”)を出力し、積分電圧Verrが基準電圧Vrefを小さい場合は、ローレベル(“0”)を出力する。
【0026】
ここで、通常PLL回路では、基準信号FrefとVCOの出力信号を分周した信号Fvarの両者の位相誤差を小さくするようにフィードバック制御が動作するために、ジッタ値が小さい場合には両者の位相誤差は小さくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Verrも小さくなる。
【0027】
逆に、ジッタ値が大きい場合には、基準信号FrefとVCOの出力信号を分周した信号Fvarの両者の位相誤差は大きくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Verrも大きくなる。このため、上記のように時間軸方向の位相誤差信号Esigを電圧値Verrに変換して、この電圧値に基づき間接的ではあるがジッタ値を容易に評価することができる。
【0028】
すなわち、積分器10から出力された積分電圧Verrが小さければ、前記PLL回路のジッタ値が小さいと判定でき、積分電圧Verrが大きければ、前記PLL回路のジッタ値が大きいと判定できる。
【0029】
そこで、電圧比較器11に入力される基準電圧をジッタ値が小さい良品と、ジッタ値が大きい不良品とを区別する適切な値に設定しておけば、電圧比較器11の出力がハイレベル(“1”)の時は不良品で、ローレベル(“0”)の時は良品であることが判明する。
【0030】
本実施の形態によれば、PLL回路を搭載する集積回路にテスト回路が搭載され、且つそのテスト回路の出力の2値信号により当該集積回路のPLL回路のジッタ値が小さい良品であるか、或いは同集積回路のPLL回路のジッタ値が大きい不良品であるかを容易且つ迅速に判定できる。
【0031】
しかも、PLL回路のジッタ値を測定するテスト回路をLSIチップ(集積回路)上に内蔵することにより、追加回路による多少のチップコストの増加分はあるものの、測定時間の短縮や高価な測定器の不要化ができるため、テストコストを大幅に削減することができる。
【0032】
更にスループットの向上などにも寄与し、トータルなチップコストの低減も可能となる。また、テスト回路をLSIのチップ上に内蔵することにより、測定環境に纏わるノイズ等の外乱の影響を受けにくくすることが可能になり、測定基板や測定環境の調整を簡易にすることができる。
【0033】
図2は図1に示した位相誤差生成回路の第1の実施例の構成を示した回路図と動作タイミング波形を示した波形図である。図2(a)において、位相誤差生成回路は位相比較器(PFD)13とOR回路14とから成る。
【0034】
位相比較器13は、PLL回路内で用いられているものを利用し、基準信号FrefとVCOの出力周波数を分周した信号Fvarを入力して、両信号の位相差信号であるUP信号とDOWN信号を出力する。OR回路14は、位相比較器13から出力される図2(b)に示すようなUP信号とDOWN信号の論理和(OR)を取り、得られた信号を図2(b)に示すように位相誤差信号Esigとして出力する。従って、位相誤差生成器の構成としては、実質的には2入力のOR回路14だけの構成となる。
【0035】
図3は図1に示した位相誤差生成回路の第2の実施例の構成を示した回路図と動作タイミングを示した波形図である。図3(a)において、位相誤差生成回路は2分の1分周回路15、16及び排他的論理和回路(EX−OR)回路17とから成る。
【0036】
図3(b)に示すような基準信号FrefとVCOの出力周波数を分周した信号Fvarは、それぞれ2分の1分周回路15、16で1/2分周されてFref2、Fvar2になり、デューティ値50%の波形に整形される。EX−OR回路17は波形整形された基準周波数と波形整形されたVCOの出力周波数を分周した信号の排他的論理和(EX−OR)を取り、その結果を位相誤差信号Esigとして出力する。
【0037】
図4は図1に示した積分器の第1の実施例を示した回路図である。積分器は、位相誤差信号Esigを極性反転するインバータ18と、位相誤差信号Esigを極性反転した信号と積分期間を制御する制御信号CHGTMGとのNORを取るNOR回路19と、一方を電源電圧に接続した定電流源20と、定電流源20と出力端子との間に挿入され、NOR回路19のNOR出力で制御された蓄積用スイッチ回路21と、出力端子と接地電位との間に挿入され、制御信号CHGTMGで制御される放電用スイッチ回路22と、出力端子と接地電位との間に接続された容量素子23とから構成される。
【0038】
上記積分器の動作は図6に示したタイミングで行なわれる。図6(a)に示すように制御信号CHGTMGが高レベルになると、蓄積用スイッチ回路21がOFF状態となり、NOR出力がハイレベルになって放電用スイッチ回路22がON状態となる。そして放電用スイッチ回路22により容量素子23に蓄積された電荷を放電して、出力電圧Verrの電位は接地電位となる。
【0039】
次に制御信号CHGTMGが低レベルになると、蓄積用スイッチ回路21が位相誤差信号Esigの高レベル時にON状態となり、放電用スイッチ回路22がOFF状態となる。そして蓄積用スイッチ回路21を通して容量素子23に電荷を蓄積すると、出力電圧Verrの電位は徐々に増加していく。図6(b)は出力電圧Verrのある時点の波形と、その時の位相誤差信号Esigを示した拡大図である。
【0040】
出力電圧Verrの電位は、位相誤差信号Esigの高レベルの時間に依存し、高レベルの時間が長ければ急峻に上昇し、その時間が短ければ緩やかに上昇する。そして位相誤差信号Esigの高レベルの時間は、基準信号FrefとVCOの出力周波数を分周した信号Fvarの両者の位相誤差、即ち、ジッタ値に依存することとなる。
【0041】
従って、制御信号CHGTMGの立下がりから一定時間で出力電圧を観測した場合に、ジッタ値が大きくなるほど、出力電圧が高くなる。そして、その出力電圧を測定することで、ジッタ値を推定することができる。但し、事前にジッタ値と出力電圧値の相関関係を測定しておく必要性がある。
【0042】
次に図1のテスト回路においては、図6(c)に示すように制御信号CHGTMGの立下がりから一定時間で、その出力の2値出力を観測した場合に、ジッタ値が大きいと、高レベル出力となり、ジッタ値が小さいと低レベル出力となる。この場合、制御信号CHGTMGの立ち上がりから高レベル出力の観測時までの時間がジッタ値に依存する。そして、その時間を測定することで、ジッタ値を推定することができる。但し、事前にジッタ値とその時間の相関関係を測定しておく必要性がある。
【0043】
そこで、仕様上のジッタ値に対応する時間に測定時間を設定しておけば、設定した測定時に出力の2値出力が高レベル出力の場合は、ジッタ値が仕様よりも大きいと考えられる。従って、設定した測定時に出力の2値出力が、低レベル出力か高レベル出力かによって、ジッタ値が仕様に対して小さいか、大きいかが判別できる。即ち、前述したようにPLL回路を搭載した集積回路が良品か、不良品かの判別が簡単にできることになる。
【0044】
図5は図1に示した積分器の第2の実施例を示した回路図である。本例は、電源電圧が蓄積用スイッチ回路21の一方の端子に直接接続されている点を除いては、図4に示した回路と同一であり、同様の動作を行うことができる。
【0045】
図7は本発明の集積回路に搭載されたPLL回路のデューティ値を測定するためのテスト回路の第1の実施の形態を示したブロック図である。本例のテスト回路は、PLL回路のVCOの出力信号の正転信号Foutを積分する積分器24と、前記出力信号の反転信号/Foutを積分する積分器25と、積分器24、25の積分値を減算する減算器26を有している。
【0046】
次に本実施の形態の動作について説明する。積分器24、25は、VCOの出力信号の正転信号FOUTと反転信号/FOUTをそれぞれ別々に積分し、その積分結果を示した信号を減算器26に入力する。減算器26は入力された積分器24、25の出力信号の差分を取り、その結果を出力電圧Vdutyとして出力する。
【0047】
ここで、それぞれの積分器24、25は、正転信号FOUTと反転信号/FOUTの波形において、高レベルの期間に電荷を蓄積するため、出力電圧Vdutyは上昇する。そして低レベルの期間に電荷を放電して出力電圧Vdutyは下降する。
【0048】
例えば、それぞれの積分器24、25は出力信号が同レベルの場合は、出力信号間の差分はゼロとなり、減算器26の出力は中間電位(電源電圧と接地電位の半分の電位)となる。これは、VCOから出力される信号の波形のデューティ値が、50%になっている事を示している。そして、出力信号の波形のデューティ値が、50%からずれてくると、VCOの出力信号の正転信号FOUTと反転信号/FOUTの信号波形における高レベルの時間が異なってくる。
【0049】
このことから、これらの信号を入力するそれぞれの積分器24、25の出力信号間に電位差を生じる。
【0050】
減算器26の出力は、この電位差であるため、この減算器26の出力は中間電位から電源電圧側へ、或いは接地電位側ヘシフトする。従って、減算器26の出力電圧が中間電位からどの程度シフトしているかを測定することによって、デューティ値が50%からどの程度ずれているかが推定できる。
【0051】
本実施の形態によれば、VCOの出力信号の正転信号FOUTと反転信号/FOUTをそれぞれ積分して得られた積分電圧の差分電圧を出力するテスト回路をPLL回路を搭載する集積回路に搭載し、前記差分電圧を測定するだけで、PLL回路の出力信号のデューティ値が50%からずれていることを容易且つ安価に検出することができ、LSIチップの良品、不良品の選別などに供することができる。
【0052】
図8は本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第2の実施の形態を示したブロック図である。本例のテスト回路はPLL回路の出力信号の正転信号Foutを積分する積分器27と、前記出力信号の反転信号/Foutを積分する積分器28と、積分器27、28の積分値の差分を取る減算器29と、ある一定の中間電位より高い基準電圧(VRH)及びある一定の中間電位より低い基準電圧(VRL)を生成する基準電圧生成回路30と、減算器29から出力される差分電圧と高い基準電圧(VRH)を比較する電圧比較器31と、減算器29から出力される差分電圧と低い基準電圧(VRL)を比較する電圧比較器32及び電圧比較器31、32の出力の論理和を取るOR回路33を有している。
【0053】
次に本実施の形態の動作について説明する。積分器27、28はPLL回路の出力信号の正転信号Foutと反転信号/Foutを入力してそれぞれを積分し、得られた積分電圧を減算器29に出力する。減算器29は入力された積分電圧の差分を取り、得られた差分電圧Vdutyを電圧比較器31、32に出力する。
【0054】
電圧比較器31は入力された差分電圧と、ある一定の中間電位より高い基準電圧(VRH)を比較し、その結果をOR回路33を通して出力する。電圧比較器32は入力された差分電圧とある一定の中間電位より低い基準電圧(VRL)を比較し、その結果をOR回路33を通して出力する。
【0055】
ここで、減算器29の出力と高い基準電圧(VRH)の電位差を比較する電圧比較器31は、減算器29の出力が基準電圧(VRH)より高くなった時に、ハイレベルの信号を出力し、逆に低くなった時に、ローレベルの信号を出力する。そして、減算器29の出力と低い基準電圧(VRL)の電位差を比較する電圧比較器32は、減算器29の出力が基準電圧(VRL)より低くなった時に、ハイレベルの信号を出力し、逆に高くなった時に、ローレベルの信号を出力する。
【0056】
従って、デューテイ値が50%の時は、減算器29の出力が中間電位となっているため、2つの電圧比較器31、32の出力はどちらもローレベルの2値信号を出力する。更に、2つの電圧比較器31、32の出力を入力するOR回路33もローレベルの信号を出力する。
【0057】
そして、デューティ値が50%からずれている時は、減算器29の出力も中間電位からずれるため、高い基準電圧(VRH)より高くなるか、或いは低い基準電圧(VRL)より低くなるかするので、2つの電圧比較器31、32の出力は、どちらか一方がハイレベルの2値信号を出力する。更に、2つの電圧比較器31、32の出力を入力するOR回路33もハイレベルの2値信号を出力する。
【0058】
このことにより、OR回路33の出力が、ローレベル出力か、ハイレベル出力かを測定することによって、PLL回路のデューティ値の50%からのずれが小さいか、大きいかが判別する。即ち、PLL回路と本テスト回路を搭載する集積回路が良品か不良品かを容易に判別することができる。
【0059】
本実施の形態によれば、集積回路が搭載するPLL回路が良品か不良品かを2値出力で知らせることができ、外部に測定器を必要とすることなく、容易且つ迅速にデューティ値の50%からのずれが大きいロットを検出することができる。
【0060】
また、PLL回路のジッタ値を測定するテスト回路をLSIのチップ上に内蔵することにより、追加回路による多少のチップコストの増加分はあるものの、測定時間の短縮や高価な測定器の不要化ができるため、テストコストを大幅に削減することができる。
【0061】
図9は、図7、図8の回路で用いられる積分器の第1の実施例を示した回路図である。一方を電源電圧に接続した定電流源34と、定電流源34と出力端子との間に挿入され、VCOの出力信号の正転信号FOUT、或いは反転信号/FOUTで制御される蓄積用スイッチ回路35と、出力端子と接地電位との間に接続された放電用の抵抗素子36と、出力端子と接地電位との間に接続された容量素子37とから構成される。
【0062】
図10は、図7、図8の回路で用いられる積分器の第2の実施例を示した回路図である。一方を電源電圧に接続した定電流源38と、定電流源38と出力端子との間に挿入され、VCOの出力信号の正転信号FOUT、或いは反転信号/FOUTで制御される蓄積用スイッチ回路39と、蓄積用スイッチ回路39を制御する制御信号を反転させるインバータ回路40と、一方を接地電位に接続した定電流源42と、定電流源42と出力端子との間に挿入され、蓄積用スイッチ回路39を制御する制御信号の反転信号で制御される放電用スイッチ回路41と、出力端子と接地電位との間に接続された容量素子43とから構成される。
【0063】
ここで、蓄積用スイッチ回路39をPMOSトランジスタで構成し、放電用スイッチ回路41をNMOSトランジスタで構成した場合には、トランジスタの極性が異なることから、同一の制御信号で蓄積用スイッチ回路39と放電用スイッチ回路41を制御することができるため、制御信号を反転させる図10中のインバータ回路40は不要となる。
【0064】
図11は、図7、図8の回路で用いられる積分器の第3の実施例を示した回路図である。VCOの出力信号の正転信号FOUT、或いは反転信号/FOUTで制御され、一方を電源電圧に接続した蓄積用スイッチ回路44と、蓄積用スイッチ回路44を制御する制御信号を反転するインバータ回路46と、蓄積用スイッチ回路44を制御する制御信号の反転信号で制御され、一方を接地電位に接続し、他方を蓄積用スイッチ回路44に接続した放電用スイッチ回路45と、蓄積用スイッチ回路44と放電用スイッチ回路45の共通の接続端子と出力端子との間に接続された抵抗素子48と、出力端子と接地電位との間に接続された容量素子47とから構成される。
【0065】
ここで、蓄積用スイッチ回路44をPMOSトランジスタで構成し、放電用スイッチ回路45をNMOSトランジスタで構成した場合には、トランジスタの極性が異なることから、同一の制御信号で蓄積用スイッチ回路44と放電用スイッチ回路45を制御することができる。従って、制御信号を反転させる図11中のインバータ回路46は不要となる。
【0066】
図12は、図7、図8の回路で用いられる減算器の一実施例を示した回路図である。入力抵抗素子R1と、2個の帰還抵抗素子R2と、演算増幅器55と、各帰還抵抗素子R2と並列に挿入された容量素子51、52とから構成される。抵抗素子R1、R2の比率のR2/R1で減算器55の増幅度を調節できることから、PLL回路のデューティ値のずれに対する減算器55の出力電圧の変化量、即ち感度を可変とすることができる。
【0067】
一方の帰還抵抗素子R2と並列に挿入された容量素子51は、減算器55の出力から高調波のノイズ成分を除去するためのもので、もう一方の帰還抵抗素子R2に並列に挿入された容量素子52は入力からノイズ成分を除去して,その電位を安定させるものである。端子VAM、VASから入力された電圧の差分が端子VOUTから出力される。
【0068】
図13は本発明のロット選別システムの第1の実施の形態を示したブロック図である。本例のロット選別システムは、選別対象の集積回路が搭載するPLL回路(図示されない)の基準信号FrefとVCOの出力周波数を分周した信号Fvarを入力し、両者の位相誤差から位相誤差信号Esigを生成する位相誤差生成回路9と、生成された位相誤差信号Esigを積分して位相誤差の積分電圧Verrを生成する積分器10と、位相誤差の積分電圧Verrと基準電圧Vrefを入力して両者の電圧値の大小を判別する電圧比較器11及び基準電圧Vrefを生成して電圧比較器11に供給する基準電圧生成回路12と、選別対象の集積回路をテストするコンピュータなどから成るテスター61と、テスター61からの制御信号により、ロット(集積回路)を選別するロット選別機62を有している。ここで、位相誤差生成回路9と、積分器10と、電圧比較器11及び基準電圧生成回路12はジッタをテストするテスト回路で、選別対象の集積回路100に搭載されている。
【0069】
テスター61が生産ラインの集積回路(LSIチップ)100をテストモードにし、搭載されているPLL回路のジッタ値をテストすると、その結果がテスト回路から2値出力となって、テスター61に入力される。テスター61は2値出力がハイレベルで、不良品を示している時は、ロット選別機62に当該集積回路100を取り除く制御信号を出力し、ローレベルで、良品を示している時は、ロット選別機62に当該集積回路100を出荷するように選別する制御信号を出力する。これにより、ロット選別機62は不良品を取り除き、良品のみを出荷するように集積回路を選別する。
【0070】
本実施の形態によれば、PLL回路のジッタ値を測定してその良、不良を示すテスト回路をLSIのチップ上に内蔵しているため、ジッタ値の大小により良品、不良品を選別する自動選別システムを極めて簡単な構成で構築することができ、集積回路の生産性及びその品質管理を飛躍的に向上させることができる。
【0071】
尚、テスト回路として、図8に示したPLL回路のデューティ値のずれを検出する回路を搭載した集積回路を自動選別する場合のシステムも、図14に示すように構成でき、同様の作用、効果がある。
【0072】
【発明の効果】
以上詳細に説明したように、請求項1乃至3の発明によれば、テストコストの上昇を招くことなく、PLL回路のジッタ値を測定して容易に良品と不良品を判別することができる。
【0073】
請求項4又は5の発明によれば、PLL回路のデューティ値のずれを容易に測定することができ、更にPLL回路のデューティ値の50%からのずれが小さい良品と、ずれが大きい不良品を容易に判別することができる。
【0074】
請求項6又は7の発明によれば、PLL回路を搭載した集積回路の良品と不良品を迅速に自動選別することができる。
【図面の簡単な説明】
【図1】本発明の集積回路が搭載するテスト回路の第1の実施の形態を示したブロック図である。
【図2】図1に示した位相誤差生成回路の第1の実施例の構成を示した回路図と動作タイミング波形を示した波形図である。
【図3】図1に示した位相誤差生成回路の第2の実施例の構成を示した回路図と動作タイミングを示した波形図である。
【図4】図1に示した積分器の第1の実施例を示した回路図である。
【図5】図1に示した積分器の第2の実施例を示した回路図である。
【図6】図4に示した積分器の動作を説明する波形図である。
【図7】本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第1の実施の形態を示したブロック図である。
【図8】本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第2の実施の形態を示したブロック図である。
【図9】図7、図8の回路で用いられる積分器の第1の実施例を示した回路図である。
【図10】図7、図8の回路で用いられる積分器の第2の実施例を示した回路図である。
【図11】図7、図8の回路で用いられる積分器の第3の実施例を示した回路図である。
【図12】図7、図8の回路で用いられる減算器の一実施例を示した回路図である。
【図13】本発明のロット選別システムの第1の実施の形態を示したブロック図である。
【図14】本発明のロット選別システムの第2の実施の形態を示したブロック図である。
【図15】基本的なPLL回路の構成例を示したブロック図である。
【符号の説明】
9 位相誤差生成回路
10、24、25、27、28 積分器
11、31、32 電圧比較器
12、30 基準電圧生成回路
13 位相比較器
14、33 論理和回路(OR回路)
15、16 2分の1分周回路
17 排他的論理和回路(EX−OR回路)
26、29 減算器
30 基準電圧生成回路
55 演算増幅器
61 テスター
62 ロット選別機
100 集積回路
Claims (4)
- 電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、
前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、
所定の基準電圧を生成する基準電圧生成回路と、
前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路と、
を具備することを特徴とする集積回路。 - 前記位相誤差生成回路は、PLL回路内部で用いられる位相比較器により発生されるDOWN信号とUP信号を入力して、両信号の論理和を取る論理和回路から成ることを特徴とする請求項1記載の集積回路。
- 前記位相誤差生成回路は、電圧制御発振器の発振信号を分周した信号を分周する第1の分周回路と、
基準信号を入力して分周する第2の分周回路と、
前記第1、第2の分周回路から出力される分周信号の排他的論理和を取る排他的論理和回路と、
を具備することを特徴とする請求項1記載の集積回路。 - 電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、
前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、
所定の基準電圧を生成する基準電圧生成回路と、
前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路と、
前記電圧比較回路から出力される比較結果より前記各回路を搭載するLSIチップの良、不良を判定する判定回路と、
前記判別回路の判定結果によって前記LSIチップを選別するロット選別機と、
を具備することを特徴とするロット選別システム。
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