JP3647699B2 - 集積回路及びロット選別システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop）回路を搭載した集積回路及びこの集積回路の良品と不良品を選別するロット選別システムに係り、特に、ＰＬＬ回路の特性をテストするテスト回路に関する。
【０００２】
【従来の技術】
近年、ＰＬＬ（Phase Locked Loop）回路では、基準となる周波数に対して生成される周波数が低ジッタで安定度の高い特性が要求されてきている。そのため、ＰＬＬ（Phase Locked Loop）回路により生成された周波数のジッタ値が、テスト回路により精度良く測定され、良品と不良品を選別することが行われている。図１５は従来技術による基本的なＰＬＬ回路の構成例を示したブロック図である。位相比較器（以下ＰＦＤと略称する）１の一方の入力端子に基準周波数を有する基準信号Ｆｒｅｆを入力し、他方の入力端子には電圧制御発振器（以下ＶＣＯと略称する）４で発振している周波数の出力信号Ｆｏｕｔを分周器（ＤＩＶ）５でＮ分周した周波数（Ｆｏｕｔ／Ｎ）の分周信号Ｆｖａｒを入力する。ここで、ＰＦＤ１は周波数Ｆｏｕｔ／Ｎと基準周波数Ｆｒｅｆの位相状態に応じて、ＵＰ信号とＤＯＷＮ信号を出力する。
【０００３】
ＰＦＤ１が出力するＵＰ信号とＤＯＷＮ信号はチャージポンプ（ＣＰ）回路２に入力され、ＵＰ信号が出力されている間、ＣＰ回路２は高レベルを出力する。また、ＤＯＷＮ信号が出力されている間、ＣＰ回路２は低レベルを出力する。
【０００４】
ここで、ＰＦＤ１は周波数Ｆｏｕｔ／ＮがＦｒｅｆより低いか、位相において遅れている場合に、その遅れている期間だけＵＰ信号を出力する。そして、そのＵＰ信号が入力されたＣＰ回路２は高レベルを出力する。この高レベルのパルスが低域通過フィルタ（以下ＬＰＦと略す）３で積分されＤＣレベルになる。
【０００５】
このＬＰＦ３が抵抗と容量で構成されるパッシブフィルタとすると、ＬＰＦ３の出力レベルは前の状態に比べて高くなる。この結果、ＶＣＯ４は前の発振周波数より高い周波数で発振する。このＦｏｕｔ／ＮがＦｒｅｆよりまだ低ければ、前と同様の過程を辿り、更に高い周波数を発振する。
【０００６】
この結果、逆にＦｏｕｔ／ＮがＦｒｅｆより高くなれば、前とは逆にＰＦＤ１は位相差と同じ期間だけＤＯＷＮ信号を出力する。そして、そのＤＯＷＮ信号が入力されたＣＰ回路２は低レベルを出力する。この低レベルのパルスはＬＰＦ３で積分されＤＣレベルになる。
【０００７】
そして、ＬＰＦ３の出力レベルは前の状態と比べて低くなる。この結果、ＶＣＯ４は前の発振周波数より低い周波数で発振する。この様にして何回かＦｏｕｔ／ＮとＦｒｅｆが比較され、たえず位相誤差を無くすようにループが動作する。そして、最後にはＦｏｕｔ／ＮとＦｒｅｆの位相差が０になる。この結果、ＰＦＤ１からは、ＵＰ信号もＤＯＷＮ信号も出力されなくなり、ＵＰ信号もＤＯＷＮ信号も入力されないＣＰ回路２の出力はハイ・インピーダンスの状態になり、ＬＰＦ３の出力レベルは前の状態と同じレベルを保持する。この結果、ＶＣＯ４も前の発振周波数と同じ周波数を維持する。
【０００８】
ＰＬＬの出力周波数（Ｆｏｕｔ）は、基準周波数（Ｆｒｅｆ）と分周器の分周数（Ｎ）によって定まり、
Ｆｏｕｔ＝Ｆｒｅｆ×Ｎ
となり、出力周波数（Ｆｏｕｔ）は基準周波数（Ｆｒｅｆ）のＮ逓倍された周波数となる。
【０００９】
ここでＰＬＬ回路に、ノイズ等の外乱が加わった場合に、生成される出力周波数は、外乱のパワーに応じて周波数変動を生ずる。変動した出力周波数はＰＬＬ回路のフィードバック制御により、元の周波数に戻る。
【００１０】
しかし、その外乱が周期的に生ずるような場合には、その生成される出力周波数も周期的な変動を繰り返すこととなる。また、外乱以外でも、ＰＬＬ回路のループ内にプロセス等の問題から不具合を生じた場合、ループ応答の変動からループ応答の安定性が損なわれることによって、その生成される出力周波数も周期的な変動を生ずる場合もある。この出力周波数の変動量をジッタと称して、ＰＬＬ回路の性能を示す重要な要素となっている。
【００１１】
従って、特に高精度のジッタ性能が要求される製品や、ジッタ性能が要求性能に対して十分なマージンが取れていない場合においては、ジッタ値を測定して良品と不良品とを選別する必要性がある。通常、ＰＬＬ等の出力周波数のジッタ値を測定するには、タイムインターバルアナライザ等の専用で高精度の測定器が用いられる。
【００１２】
尚、上記したＰＬＬ回路のテスト回路の技術分野としては、マイクロ・コンピュータ（ＭＣＵ）やデジタル・シグナル・プロセッサ（ＤＳＰ）等のＬＳＩ内部用に高周波のクロックを生成するために用いられるＰＬＬ回路の付属回路となる。これらのＰＬＬ技術は、ＬＳＩの外部クロックに低周波のクロックを用い、ＬＳＩの内部クロックに高周波のクロックを用いることにより、ＬＳＩの処理性能を向上させたり、システム全体のパワーを抑えるような応用分野に用いられる。
【発明が解決しようとする課題】
タイムインターバルアナライザ等の専用で高精度の測定器は、測定器自体が高価であり、測定時間もかかることからＬＳＩ等の量産時に用いる場合には、テストコストの上昇を招いている。また、ＰＬＬ回路はノイズ等の外乱に非常に影響を受けやすいため、測定基板や測定環境を調整する必要性があり、ＰＬＬ回路のジッタ値を高い精度で測定することを困難にしている。このため、集積回路に搭載されているＰＬＬのジッタ値を測定して良品と不良品を迅速に選別することを困難にしている。
【００１３】
ところで、ＰＬＬ回路の性能としてジッタ性能の他に、出力信号のデューティ値が５０％でないと、デューティ値が５０％以下の期間に同期して行う処理が時間不足で出来なくなってしまう恐れがある。このため、出力信号のデューティ値が５０％からどれだけずれているかを測定し、出力信号のデューティ値が５０％を満たすＰＬＬ回路を選択することが要請されているが、このような測定は今のところ行われていないのが、現状である。
【００１４】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、テストコストの上昇を招くことなく、ＰＬＬ回路のジッタ値を測定して容易に良品と不良品を判別することができ、また、ＰＬＬ回路のデューティ値のずれを容易に測定することができる集積回路を提供すること、及びＰＬＬ回路を搭載した集積回路の良品と不良品を迅速に自動選別することができるロット選別システムを提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明の特徴は、電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、所定の基準電圧を生成する基準電圧生成回路と、前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路とを具備することにある。
【００１６】
請求項１の発明によれば、通常ＰＬＬ回路では、基準信号と電圧制御発振器の出力信号を分周した信号の両者の位相誤差を小さくするようにフィードバック制御が動作するために、ジッタ値が小さい場合には両者の位相誤差は小さくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Ｖｅｒｒも小さくなる。逆に、ジッタ値が大きい場合には、基準信号とＶＣＯの出力信号を分周した信号Ｆｖａｒの両者の位相誤差は大きくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Ｖｅｒｒも大きくなる。このため、上記のように時間軸方向の位相誤差信号を積分して電圧値Ｖｅｒｒに変換し、この電圧値を基準値と比較することにより間接的ではあるがジッタ値を容易に評価することができる。
【００１７】
請求項２の発明の前記位相誤差生成回路は、ＰＬＬ回路内部で用いられる位相比較器により発生されるＤＯＷＮ信号とＵＰ信号を入力して、両信号の論理和を取る論理和回路から成る。
【００１８】
請求項３の発明の前記位相誤差生成回路は、電圧制御発振器の発振信号を分周した信号を分周する第１の分周回路と、基準信号を入力して分周する第２の分周回路と、前記第１、第２の分周回路から出力される分周信号の排他的論理和を取る排他的論理和回路とを具備する。
【００２１】
請求項４の発明の特徴は、電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、所定の基準電圧を生成する基準電圧生成回路と、前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路と、前記電圧比較回路から出力される比較結果より前記各回路を搭載するＬＳＩチップの良、不良を判定する判定回路と、前記判別回路の判定結果によって前記ＬＳＩチップを選別するロット選別機とを具備することにある。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の集積回路が搭載するテスト回路の第１の実施の形態を示したブロック図である。本例の集積回路が搭載するテスト回路は、本集積回路が搭載するＰＬＬ回路（図示されない）の基準信号ＦｒｅｆとＶＣＯの出力信号を分周した信号Ｆｖａｒを入力し、両者の位相誤差を求めて位相誤差信号Ｅｓｉｇを生成する位相誤差生成回路９と、生成された位相誤差信号Ｅｓｉｇを積分して位相誤差の積分電圧Ｖｅｒｒを生成する積分器１０と、位相誤差の積分電圧Ｖｅｒｒと基準電圧Ｖｒｅｆを入力して両者の電圧値の大小を判別する電圧比較器１１及び基準電圧Ｖｒｅｆを生成して電圧比較器１１に供給する基準電圧生成回路１２から構成されている。
【００２４】
尚、基準信号Ｆｒｅｆと分周信号Ｆｖａｒは図１５に示すような本集積回路が搭載するＰＬＬ回路（図示されない）の基準信号Ｆｒｅｆと分周信号Ｆｖａｒである。
【００２５】
次に本実施の形態の動作について説明する。本例の集積回路が搭載するテスト回路は、同集積回路が搭載するＰＬＬ回路の基本的なジッタ値を測定するものである。位相誤差生成回路９は基準信号Ｆｒｅｆと分周信号Ｆｖａｒを入力して両者の位相誤差を求めて位相誤差信号Ｅｓｉｇを生成し、これを積分器１０に出力する。積分器１０は、生成された位相誤差信号Ｅｓｉｇを積分して前記位相誤差に対応する積分電圧Ｖｅｒｒを生成し、これを電圧比較器１１に出力する。電圧比較器１１は入力された積分電圧Ｖｅｒｒを基準電圧Ｖｒｅｆと比較し、積分電圧Ｖｅｒｒが基準電圧Ｖｒｅｆより大きい場合は、ハイレベル（“１”）を出力し、積分電圧Ｖｅｒｒが基準電圧Ｖｒｅｆを小さい場合は、ローレベル（“０”）を出力する。
【００２６】
ここで、通常ＰＬＬ回路では、基準信号ＦｒｅｆとＶＣＯの出力信号を分周した信号Ｆｖａｒの両者の位相誤差を小さくするようにフィードバック制御が動作するために、ジッタ値が小さい場合には両者の位相誤差は小さくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Ｖｅｒｒも小さくなる。
【００２７】
逆に、ジッタ値が大きい場合には、基準信号ＦｒｅｆとＶＣＯの出力信号を分周した信号Ｆｖａｒの両者の位相誤差は大きくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Ｖｅｒｒも大きくなる。このため、上記のように時間軸方向の位相誤差信号Ｅｓｉｇを電圧値Ｖｅｒｒに変換して、この電圧値に基づき間接的ではあるがジッタ値を容易に評価することができる。
【００２８】
すなわち、積分器１０から出力された積分電圧Ｖｅｒｒが小さければ、前記ＰＬＬ回路のジッタ値が小さいと判定でき、積分電圧Ｖｅｒｒが大きければ、前記ＰＬＬ回路のジッタ値が大きいと判定できる。
【００２９】
そこで、電圧比較器１１に入力される基準電圧をジッタ値が小さい良品と、ジッタ値が大きい不良品とを区別する適切な値に設定しておけば、電圧比較器１１の出力がハイレベル（“１”）の時は不良品で、ローレベル（“０”）の時は良品であることが判明する。
【００３０】
本実施の形態によれば、ＰＬＬ回路を搭載する集積回路にテスト回路が搭載され、且つそのテスト回路の出力の２値信号により当該集積回路のＰＬＬ回路のジッタ値が小さい良品であるか、或いは同集積回路のＰＬＬ回路のジッタ値が大きい不良品であるかを容易且つ迅速に判定できる。
【００３１】
しかも、ＰＬＬ回路のジッタ値を測定するテスト回路をＬＳＩチップ（集積回路）上に内蔵することにより、追加回路による多少のチップコストの増加分はあるものの、測定時間の短縮や高価な測定器の不要化ができるため、テストコストを大幅に削減することができる。
【００３２】
更にスループットの向上などにも寄与し、トータルなチップコストの低減も可能となる。また、テスト回路をＬＳＩのチップ上に内蔵することにより、測定環境に纏わるノイズ等の外乱の影響を受けにくくすることが可能になり、測定基板や測定環境の調整を簡易にすることができる。
【００３３】
図２は図１に示した位相誤差生成回路の第１の実施例の構成を示した回路図と動作タイミング波形を示した波形図である。図２（ａ）において、位相誤差生成回路は位相比較器（ＰＦＤ）１３とＯＲ回路１４とから成る。
【００３４】
位相比較器１３は、ＰＬＬ回路内で用いられているものを利用し、基準信号ＦｒｅｆとＶＣＯの出力周波数を分周した信号Ｆｖａｒを入力して、両信号の位相差信号であるＵＰ信号とＤＯＷＮ信号を出力する。ＯＲ回路１４は、位相比較器１３から出力される図２（ｂ）に示すようなＵＰ信号とＤＯＷＮ信号の論理和（ＯＲ）を取り、得られた信号を図２（ｂ）に示すように位相誤差信号Ｅｓｉｇとして出力する。従って、位相誤差生成器の構成としては、実質的には２入力のＯＲ回路１４だけの構成となる。
【００３５】
図３は図１に示した位相誤差生成回路の第２の実施例の構成を示した回路図と動作タイミングを示した波形図である。図３（ａ）において、位相誤差生成回路は２分の１分周回路１５、１６及び排他的論理和回路（ＥＸ−ＯＲ）回路１７とから成る。
【００３６】
図３（ｂ）に示すような基準信号ＦｒｅｆとＶＣＯの出力周波数を分周した信号Ｆｖａｒは、それぞれ２分の１分周回路１５、１６で１／２分周されてＦｒｅｆ２、Ｆｖａｒ２になり、デューティ値５０％の波形に整形される。ＥＸ−ＯＲ回路１７は波形整形された基準周波数と波形整形されたＶＣＯの出力周波数を分周した信号の排他的論理和（ＥＸ−ＯＲ）を取り、その結果を位相誤差信号Ｅｓｉｇとして出力する。
【００３７】
図４は図１に示した積分器の第１の実施例を示した回路図である。積分器は、位相誤差信号Ｅｓｉｇを極性反転するインバータ１８と、位相誤差信号Ｅｓｉｇを極性反転した信号と積分期間を制御する制御信号ＣＨＧＴＭＧとのＮＯＲを取るＮＯＲ回路１９と、一方を電源電圧に接続した定電流源２０と、定電流源２０と出力端子との間に挿入され、ＮＯＲ回路１９のＮＯＲ出力で制御された蓄積用スイッチ回路２１と、出力端子と接地電位との間に挿入され、制御信号ＣＨＧＴＭＧで制御される放電用スイッチ回路２２と、出力端子と接地電位との間に接続された容量素子２３とから構成される。
【００３８】
上記積分器の動作は図６に示したタイミングで行なわれる。図６（ａ）に示すように制御信号ＣＨＧＴＭＧが高レベルになると、蓄積用スイッチ回路２１がＯＦＦ状態となり、ＮＯＲ出力がハイレベルになって放電用スイッチ回路２２がＯＮ状態となる。そして放電用スイッチ回路２２により容量素子２３に蓄積された電荷を放電して、出力電圧Ｖｅｒｒの電位は接地電位となる。
【００３９】
次に制御信号ＣＨＧＴＭＧが低レベルになると、蓄積用スイッチ回路２１が位相誤差信号Ｅｓｉｇの高レベル時にＯＮ状態となり、放電用スイッチ回路２２がＯＦＦ状態となる。そして蓄積用スイッチ回路２１を通して容量素子２３に電荷を蓄積すると、出力電圧Ｖｅｒｒの電位は徐々に増加していく。図６（ｂ）は出力電圧Ｖｅｒｒのある時点の波形と、その時の位相誤差信号Ｅｓｉｇを示した拡大図である。
【００４０】
出力電圧Ｖｅｒｒの電位は、位相誤差信号Ｅｓｉｇの高レベルの時間に依存し、高レベルの時間が長ければ急峻に上昇し、その時間が短ければ緩やかに上昇する。そして位相誤差信号Ｅｓｉｇの高レベルの時間は、基準信号ＦｒｅｆとＶＣＯの出力周波数を分周した信号Ｆｖａｒの両者の位相誤差、即ち、ジッタ値に依存することとなる。
【００４１】
従って、制御信号ＣＨＧＴＭＧの立下がりから一定時間で出力電圧を観測した場合に、ジッタ値が大きくなるほど、出力電圧が高くなる。そして、その出力電圧を測定することで、ジッタ値を推定することができる。但し、事前にジッタ値と出力電圧値の相関関係を測定しておく必要性がある。
【００４２】
次に図１のテスト回路においては、図６（ｃ）に示すように制御信号ＣＨＧＴＭＧの立下がりから一定時間で、その出力の２値出力を観測した場合に、ジッタ値が大きいと、高レベル出力となり、ジッタ値が小さいと低レベル出力となる。この場合、制御信号ＣＨＧＴＭＧの立ち上がりから高レベル出力の観測時までの時間がジッタ値に依存する。そして、その時間を測定することで、ジッタ値を推定することができる。但し、事前にジッタ値とその時間の相関関係を測定しておく必要性がある。
【００４３】
そこで、仕様上のジッタ値に対応する時間に測定時間を設定しておけば、設定した測定時に出力の２値出力が高レベル出力の場合は、ジッタ値が仕様よりも大きいと考えられる。従って、設定した測定時に出力の２値出力が、低レベル出力か高レベル出力かによって、ジッタ値が仕様に対して小さいか、大きいかが判別できる。即ち、前述したようにＰＬＬ回路を搭載した集積回路が良品か、不良品かの判別が簡単にできることになる。
【００４４】
図５は図１に示した積分器の第２の実施例を示した回路図である。本例は、電源電圧が蓄積用スイッチ回路２１の一方の端子に直接接続されている点を除いては、図４に示した回路と同一であり、同様の動作を行うことができる。
【００４５】
図７は本発明の集積回路に搭載されたＰＬＬ回路のデューティ値を測定するためのテスト回路の第１の実施の形態を示したブロック図である。本例のテスト回路は、ＰＬＬ回路のＶＣＯの出力信号の正転信号Ｆｏｕｔを積分する積分器２４と、前記出力信号の反転信号／Ｆｏｕｔを積分する積分器２５と、積分器２４、２５の積分値を減算する減算器２６を有している。
【００４６】
次に本実施の形態の動作について説明する。積分器２４、２５は、ＶＣＯの出力信号の正転信号ＦＯＵＴと反転信号／ＦＯＵＴをそれぞれ別々に積分し、その積分結果を示した信号を減算器２６に入力する。減算器２６は入力された積分器２４、２５の出力信号の差分を取り、その結果を出力電圧Ｖｄｕｔｙとして出力する。
【００４７】
ここで、それぞれの積分器２４、２５は、正転信号ＦＯＵＴと反転信号／ＦＯＵＴの波形において、高レベルの期間に電荷を蓄積するため、出力電圧Ｖｄｕｔｙは上昇する。そして低レベルの期間に電荷を放電して出力電圧Ｖｄｕｔｙは下降する。
【００４８】
例えば、それぞれの積分器２４、２５は出力信号が同レベルの場合は、出力信号間の差分はゼロとなり、減算器２６の出力は中間電位（電源電圧と接地電位の半分の電位）となる。これは、ＶＣＯから出力される信号の波形のデューティ値が、５０％になっている事を示している。そして、出力信号の波形のデューティ値が、５０％からずれてくると、ＶＣＯの出力信号の正転信号ＦＯＵＴと反転信号／ＦＯＵＴの信号波形における高レベルの時間が異なってくる。
【００４９】
このことから、これらの信号を入力するそれぞれの積分器２４、２５の出力信号間に電位差を生じる。
【００５０】
減算器２６の出力は、この電位差であるため、この減算器２６の出力は中間電位から電源電圧側へ、或いは接地電位側ヘシフトする。従って、減算器２６の出力電圧が中間電位からどの程度シフトしているかを測定することによって、デューティ値が５０％からどの程度ずれているかが推定できる。
【００５１】
本実施の形態によれば、ＶＣＯの出力信号の正転信号ＦＯＵＴと反転信号／ＦＯＵＴをそれぞれ積分して得られた積分電圧の差分電圧を出力するテスト回路をＰＬＬ回路を搭載する集積回路に搭載し、前記差分電圧を測定するだけで、ＰＬＬ回路の出力信号のデューティ値が５０％からずれていることを容易且つ安価に検出することができ、ＬＳＩチップの良品、不良品の選別などに供することができる。
【００５２】
図８は本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第２の実施の形態を示したブロック図である。本例のテスト回路はＰＬＬ回路の出力信号の正転信号Ｆｏｕｔを積分する積分器２７と、前記出力信号の反転信号／Ｆｏｕｔを積分する積分器２８と、積分器２７、２８の積分値の差分を取る減算器２９と、ある一定の中間電位より高い基準電圧（ＶＲＨ）及びある一定の中間電位より低い基準電圧（ＶＲＬ）を生成する基準電圧生成回路３０と、減算器２９から出力される差分電圧と高い基準電圧（ＶＲＨ）を比較する電圧比較器３１と、減算器２９から出力される差分電圧と低い基準電圧（ＶＲＬ）を比較する電圧比較器３２及び電圧比較器３１、３２の出力の論理和を取るＯＲ回路３３を有している。
【００５３】
次に本実施の形態の動作について説明する。積分器２７、２８はＰＬＬ回路の出力信号の正転信号Ｆｏｕｔと反転信号／Ｆｏｕｔを入力してそれぞれを積分し、得られた積分電圧を減算器２９に出力する。減算器２９は入力された積分電圧の差分を取り、得られた差分電圧Ｖｄｕｔｙを電圧比較器３１、３２に出力する。
【００５４】
電圧比較器３１は入力された差分電圧と、ある一定の中間電位より高い基準電圧（ＶＲＨ）を比較し、その結果をＯＲ回路３３を通して出力する。電圧比較器３２は入力された差分電圧とある一定の中間電位より低い基準電圧（ＶＲＬ）を比較し、その結果をＯＲ回路３３を通して出力する。
【００５５】
ここで、減算器２９の出力と高い基準電圧（ＶＲＨ）の電位差を比較する電圧比較器３１は、減算器２９の出力が基準電圧（ＶＲＨ）より高くなった時に、ハイレベルの信号を出力し、逆に低くなった時に、ローレベルの信号を出力する。そして、減算器２９の出力と低い基準電圧（ＶＲＬ）の電位差を比較する電圧比較器３２は、減算器２９の出力が基準電圧（ＶＲＬ）より低くなった時に、ハイレベルの信号を出力し、逆に高くなった時に、ローレベルの信号を出力する。
【００５６】
従って、デューテイ値が５０％の時は、減算器２９の出力が中間電位となっているため、２つの電圧比較器３１、３２の出力はどちらもローレベルの２値信号を出力する。更に、２つの電圧比較器３１、３２の出力を入力するＯＲ回路３３もローレベルの信号を出力する。
【００５７】
そして、デューティ値が５０％からずれている時は、減算器２９の出力も中間電位からずれるため、高い基準電圧（ＶＲＨ）より高くなるか、或いは低い基準電圧（ＶＲＬ）より低くなるかするので、２つの電圧比較器３１、３２の出力は、どちらか一方がハイレベルの２値信号を出力する。更に、２つの電圧比較器３１、３２の出力を入力するＯＲ回路３３もハイレベルの２値信号を出力する。
【００５８】
このことにより、ＯＲ回路３３の出力が、ローレベル出力か、ハイレベル出力かを測定することによって、ＰＬＬ回路のデューティ値の５０％からのずれが小さいか、大きいかが判別する。即ち、ＰＬＬ回路と本テスト回路を搭載する集積回路が良品か不良品かを容易に判別することができる。
【００５９】
本実施の形態によれば、集積回路が搭載するＰＬＬ回路が良品か不良品かを２値出力で知らせることができ、外部に測定器を必要とすることなく、容易且つ迅速にデューティ値の５０％からのずれが大きいロットを検出することができる。
【００６０】
また、ＰＬＬ回路のジッタ値を測定するテスト回路をＬＳＩのチップ上に内蔵することにより、追加回路による多少のチップコストの増加分はあるものの、測定時間の短縮や高価な測定器の不要化ができるため、テストコストを大幅に削減することができる。
【００６１】
図９は、図７、図８の回路で用いられる積分器の第１の実施例を示した回路図である。一方を電源電圧に接続した定電流源３４と、定電流源３４と出力端子との間に挿入され、ＶＣＯの出力信号の正転信号ＦＯＵＴ、或いは反転信号／ＦＯＵＴで制御される蓄積用スイッチ回路３５と、出力端子と接地電位との間に接続された放電用の抵抗素子３６と、出力端子と接地電位との間に接続された容量素子３７とから構成される。
【００６２】
図１０は、図７、図８の回路で用いられる積分器の第２の実施例を示した回路図である。一方を電源電圧に接続した定電流源３８と、定電流源３８と出力端子との間に挿入され、ＶＣＯの出力信号の正転信号ＦＯＵＴ、或いは反転信号／ＦＯＵＴで制御される蓄積用スイッチ回路３９と、蓄積用スイッチ回路３９を制御する制御信号を反転させるインバータ回路４０と、一方を接地電位に接続した定電流源４２と、定電流源４２と出力端子との間に挿入され、蓄積用スイッチ回路３９を制御する制御信号の反転信号で制御される放電用スイッチ回路４１と、出力端子と接地電位との間に接続された容量素子４３とから構成される。
【００６３】
ここで、蓄積用スイッチ回路３９をＰＭＯＳトランジスタで構成し、放電用スイッチ回路４１をＮＭＯＳトランジスタで構成した場合には、トランジスタの極性が異なることから、同一の制御信号で蓄積用スイッチ回路３９と放電用スイッチ回路４１を制御することができるため、制御信号を反転させる図１０中のインバータ回路４０は不要となる。
【００６４】
図１１は、図７、図８の回路で用いられる積分器の第３の実施例を示した回路図である。ＶＣＯの出力信号の正転信号ＦＯＵＴ、或いは反転信号／ＦＯＵＴで制御され、一方を電源電圧に接続した蓄積用スイッチ回路４４と、蓄積用スイッチ回路４４を制御する制御信号を反転するインバータ回路４６と、蓄積用スイッチ回路４４を制御する制御信号の反転信号で制御され、一方を接地電位に接続し、他方を蓄積用スイッチ回路４４に接続した放電用スイッチ回路４５と、蓄積用スイッチ回路４４と放電用スイッチ回路４５の共通の接続端子と出力端子との間に接続された抵抗素子４８と、出力端子と接地電位との間に接続された容量素子４７とから構成される。
【００６５】
ここで、蓄積用スイッチ回路４４をＰＭＯＳトランジスタで構成し、放電用スイッチ回路４５をＮＭＯＳトランジスタで構成した場合には、トランジスタの極性が異なることから、同一の制御信号で蓄積用スイッチ回路４４と放電用スイッチ回路４５を制御することができる。従って、制御信号を反転させる図１１中のインバータ回路４６は不要となる。
【００６６】
図１２は、図７、図８の回路で用いられる減算器の一実施例を示した回路図である。入力抵抗素子Ｒ１と、２個の帰還抵抗素子Ｒ２と、演算増幅器５５と、各帰還抵抗素子Ｒ２と並列に挿入された容量素子５１、５２とから構成される。抵抗素子Ｒ１、Ｒ２の比率のＲ２／Ｒ１で減算器５５の増幅度を調節できることから、ＰＬＬ回路のデューティ値のずれに対する減算器５５の出力電圧の変化量、即ち感度を可変とすることができる。
【００６７】
一方の帰還抵抗素子Ｒ２と並列に挿入された容量素子５１は、減算器５５の出力から高調波のノイズ成分を除去するためのもので、もう一方の帰還抵抗素子Ｒ２に並列に挿入された容量素子５２は入力からノイズ成分を除去して,その電位を安定させるものである。端子ＶＡＭ、ＶＡＳから入力された電圧の差分が端子ＶＯＵＴから出力される。
【００６８】
図１３は本発明のロット選別システムの第１の実施の形態を示したブロック図である。本例のロット選別システムは、選別対象の集積回路が搭載するＰＬＬ回路（図示されない）の基準信号ＦｒｅｆとＶＣＯの出力周波数を分周した信号Ｆｖａｒを入力し、両者の位相誤差から位相誤差信号Ｅｓｉｇを生成する位相誤差生成回路９と、生成された位相誤差信号Ｅｓｉｇを積分して位相誤差の積分電圧Ｖｅｒｒを生成する積分器１０と、位相誤差の積分電圧Ｖｅｒｒと基準電圧Ｖｒｅｆを入力して両者の電圧値の大小を判別する電圧比較器１１及び基準電圧Ｖｒｅｆを生成して電圧比較器１１に供給する基準電圧生成回路１２と、選別対象の集積回路をテストするコンピュータなどから成るテスター６１と、テスター６１からの制御信号により、ロット（集積回路）を選別するロット選別機６２を有している。ここで、位相誤差生成回路９と、積分器１０と、電圧比較器１１及び基準電圧生成回路１２はジッタをテストするテスト回路で、選別対象の集積回路１００に搭載されている。
【００６９】
テスター６１が生産ラインの集積回路（ＬＳＩチップ）１００をテストモードにし、搭載されているＰＬＬ回路のジッタ値をテストすると、その結果がテスト回路から２値出力となって、テスター６１に入力される。テスター６１は２値出力がハイレベルで、不良品を示している時は、ロット選別機６２に当該集積回路１００を取り除く制御信号を出力し、ローレベルで、良品を示している時は、ロット選別機６２に当該集積回路１００を出荷するように選別する制御信号を出力する。これにより、ロット選別機６２は不良品を取り除き、良品のみを出荷するように集積回路を選別する。
【００７０】
本実施の形態によれば、ＰＬＬ回路のジッタ値を測定してその良、不良を示すテスト回路をＬＳＩのチップ上に内蔵しているため、ジッタ値の大小により良品、不良品を選別する自動選別システムを極めて簡単な構成で構築することができ、集積回路の生産性及びその品質管理を飛躍的に向上させることができる。
【００７１】
尚、テスト回路として、図８に示したＰＬＬ回路のデューティ値のずれを検出する回路を搭載した集積回路を自動選別する場合のシステムも、図１４に示すように構成でき、同様の作用、効果がある。
【００７２】
【発明の効果】
以上詳細に説明したように、請求項１乃至３の発明によれば、テストコストの上昇を招くことなく、ＰＬＬ回路のジッタ値を測定して容易に良品と不良品を判別することができる。
【００７３】
請求項４又は５の発明によれば、ＰＬＬ回路のデューティ値のずれを容易に測定することができ、更にＰＬＬ回路のデューティ値の５０％からのずれが小さい良品と、ずれが大きい不良品を容易に判別することができる。
【００７４】
請求項６又は７の発明によれば、ＰＬＬ回路を搭載した集積回路の良品と不良品を迅速に自動選別することができる。
【図面の簡単な説明】
【図１】本発明の集積回路が搭載するテスト回路の第１の実施の形態を示したブロック図である。
【図２】図１に示した位相誤差生成回路の第１の実施例の構成を示した回路図と動作タイミング波形を示した波形図である。
【図３】図１に示した位相誤差生成回路の第２の実施例の構成を示した回路図と動作タイミングを示した波形図である。
【図４】図１に示した積分器の第１の実施例を示した回路図である。
【図５】図１に示した積分器の第２の実施例を示した回路図である。
【図６】図４に示した積分器の動作を説明する波形図である。
【図７】本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第１の実施の形態を示したブロック図である。
【図８】本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第２の実施の形態を示したブロック図である。
【図９】図７、図８の回路で用いられる積分器の第１の実施例を示した回路図である。
【図１０】図７、図８の回路で用いられる積分器の第２の実施例を示した回路図である。
【図１１】図７、図８の回路で用いられる積分器の第３の実施例を示した回路図である。
【図１２】図７、図８の回路で用いられる減算器の一実施例を示した回路図である。
【図１３】本発明のロット選別システムの第１の実施の形態を示したブロック図である。
【図１４】本発明のロット選別システムの第２の実施の形態を示したブロック図である。
【図１５】基本的なＰＬＬ回路の構成例を示したブロック図である。
【符号の説明】
９ 位相誤差生成回路
１０、２４、２５、２７、２８ 積分器
１１、３１、３２ 電圧比較器
１２、３０ 基準電圧生成回路
１３ 位相比較器
１４、３３ 論理和回路（ＯＲ回路）
１５、１６ ２分の１分周回路
１７ 排他的論理和回路（ＥＸ−ＯＲ回路）
２６、２９ 減算器
３０ 基準電圧生成回路
５５ 演算増幅器
６１ テスター
６２ ロット選別機
１００ 集積回路
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop）回路を搭載した集積回路及びこの集積回路の良品と不良品を選別するロット選別システムに係り、特に、ＰＬＬ回路の特性をテストするテスト回路に関する。
【０００２】
【従来の技術】
近年、ＰＬＬ（Phase Locked Loop）回路では、基準となる周波数に対して生成される周波数が低ジッタで安定度の高い特性が要求されてきている。そのため、ＰＬＬ（Phase Locked Loop）回路により生成された周波数のジッタ値が、テスト回路により精度良く測定され、良品と不良品を選別することが行われている。図１５は従来技術による基本的なＰＬＬ回路の構成例を示したブロック図である。位相比較器（以下ＰＦＤと略称する）１の一方の入力端子に基準周波数を有する基準信号Ｆｒｅｆを入力し、他方の入力端子には電圧制御発振器（以下ＶＣＯと略称する）４で発振している周波数の出力信号Ｆｏｕｔを分周器（ＤＩＶ）５でＮ分周した周波数（Ｆｏｕｔ／Ｎ）の分周信号Ｆｖａｒを入力する。ここで、ＰＦＤ１は周波数Ｆｏｕｔ／Ｎと基準周波数Ｆｒｅｆの位相状態に応じて、ＵＰ信号とＤＯＷＮ信号を出力する。
【０００３】
ＰＦＤ１が出力するＵＰ信号とＤＯＷＮ信号はチャージポンプ（ＣＰ）回路２に入力され、ＵＰ信号が出力されている間、ＣＰ回路２は高レベルを出力する。また、ＤＯＷＮ信号が出力されている間、ＣＰ回路２は低レベルを出力する。
【０００４】
ここで、ＰＦＤ１は周波数Ｆｏｕｔ／ＮがＦｒｅｆより低いか、位相において遅れている場合に、その遅れている期間だけＵＰ信号を出力する。そして、そのＵＰ信号が入力されたＣＰ回路２は高レベルを出力する。この高レベルのパルスが低域通過フィルタ（以下ＬＰＦと略す）３で積分されＤＣレベルになる。
【０００５】
このＬＰＦ３が抵抗と容量で構成されるパッシブフィルタとすると、ＬＰＦ３の出力レベルは前の状態に比べて高くなる。この結果、ＶＣＯ４は前の発振周波数より高い周波数で発振する。このＦｏｕｔ／ＮがＦｒｅｆよりまだ低ければ、前と同様の過程を辿り、更に高い周波数を発振する。
【０００６】
この結果、逆にＦｏｕｔ／ＮがＦｒｅｆより高くなれば、前とは逆にＰＦＤ１は位相差と同じ期間だけＤＯＷＮ信号を出力する。そして、そのＤＯＷＮ信号が入力されたＣＰ回路２は低レベルを出力する。この低レベルのパルスはＬＰＦ３で積分されＤＣレベルになる。
【０００７】
そして、ＬＰＦ３の出力レベルは前の状態と比べて低くなる。この結果、ＶＣＯ４は前の発振周波数より低い周波数で発振する。この様にして何回かＦｏｕｔ／ＮとＦｒｅｆが比較され、たえず位相誤差を無くすようにループが動作する。そして、最後にはＦｏｕｔ／ＮとＦｒｅｆの位相差が０になる。この結果、ＰＦＤ１からは、ＵＰ信号もＤＯＷＮ信号も出力されなくなり、ＵＰ信号もＤＯＷＮ信号も入力されないＣＰ回路２の出力はハイ・インピーダンスの状態になり、ＬＰＦ３の出力レベルは前の状態と同じレベルを保持する。この結果、ＶＣＯ４も前の発振周波数と同じ周波数を維持する。
【０００８】
ＰＬＬの出力周波数（Ｆｏｕｔ）は、基準周波数（Ｆｒｅｆ）と分周器の分周数（Ｎ）によって定まり、
Ｆｏｕｔ＝Ｆｒｅｆ×Ｎ
となり、出力周波数（Ｆｏｕｔ）は基準周波数（Ｆｒｅｆ）のＮ逓倍された周波数となる。
【０００９】
ここでＰＬＬ回路に、ノイズ等の外乱が加わった場合に、生成される出力周波数は、外乱のパワーに応じて周波数変動を生ずる。変動した出力周波数はＰＬＬ回路のフィードバック制御により、元の周波数に戻る。
【００１０】
しかし、その外乱が周期的に生ずるような場合には、その生成される出力周波数も周期的な変動を繰り返すこととなる。また、外乱以外でも、ＰＬＬ回路のループ内にプロセス等の問題から不具合を生じた場合、ループ応答の変動からループ応答の安定性が損なわれることによって、その生成される出力周波数も周期的な変動を生ずる場合もある。この出力周波数の変動量をジッタと称して、ＰＬＬ回路の性能を示す重要な要素となっている。
【００１１】
従って、特に高精度のジッタ性能が要求される製品や、ジッタ性能が要求性能に対して十分なマージンが取れていない場合においては、ジッタ値を測定して良品と不良品とを選別する必要性がある。通常、ＰＬＬ等の出力周波数のジッタ値を測定するには、タイムインターバルアナライザ等の専用で高精度の測定器が用いられる。
【００１２】
尚、上記したＰＬＬ回路のテスト回路の技術分野としては、マイクロ・コンピュータ（ＭＣＵ）やデジタル・シグナル・プロセッサ（ＤＳＰ）等のＬＳＩ内部用に高周波のクロックを生成するために用いられるＰＬＬ回路の付属回路となる。これらのＰＬＬ技術は、ＬＳＩの外部クロックに低周波のクロックを用い、ＬＳＩの内部クロックに高周波のクロックを用いることにより、ＬＳＩの処理性能を向上させたり、システム全体のパワーを抑えるような応用分野に用いられる。
【発明が解決しようとする課題】
タイムインターバルアナライザ等の専用で高精度の測定器は、測定器自体が高価であり、測定時間もかかることからＬＳＩ等の量産時に用いる場合には、テストコストの上昇を招いている。また、ＰＬＬ回路はノイズ等の外乱に非常に影響を受けやすいため、測定基板や測定環境を調整する必要性があり、ＰＬＬ回路のジッタ値を高い精度で測定することを困難にしている。このため、集積回路に搭載されているＰＬＬのジッタ値を測定して良品と不良品を迅速に選別することを困難にしている。
【００１３】
ところで、ＰＬＬ回路の性能としてジッタ性能の他に、出力信号のデューティ値が５０％でないと、デューティ値が５０％以下の期間に同期して行う処理が時間不足で出来なくなってしまう恐れがある。このため、出力信号のデューティ値が５０％からどれだけずれているかを測定し、出力信号のデューティ値が５０％を満たすＰＬＬ回路を選択することが要請されているが、このような測定は今のところ行われていないのが、現状である。
【００１４】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、テストコストの上昇を招くことなく、ＰＬＬ回路のジッタ値を測定して容易に良品と不良品を判別することができ、また、ＰＬＬ回路のデューティ値のずれを容易に測定することができる集積回路を提供すること、及びＰＬＬ回路を搭載した集積回路の良品と不良品を迅速に自動選別することができるロット選別システムを提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明の特徴は、電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、所定の基準電圧を生成する基準電圧生成回路と、前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路とを具備することにある。
【００１６】
請求項１の発明によれば、通常ＰＬＬ回路では、基準信号と電圧制御発振器の出力信号を分周した信号の両者の位相誤差を小さくするようにフィードバック制御が動作するために、ジッタ値が小さい場合には両者の位相誤差は小さくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Ｖｅｒｒも小さくなる。逆に、ジッタ値が大きい場合には、基準信号とＶＣＯの出力信号を分周した信号Ｆｖａｒの両者の位相誤差は大きくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Ｖｅｒｒも大きくなる。このため、上記のように時間軸方向の位相誤差信号を積分して電圧値Ｖｅｒｒに変換し、この電圧値を基準値と比較することにより間接的ではあるがジッタ値を容易に評価することができる。
【００１７】
請求項２の発明の前記位相誤差生成回路は、ＰＬＬ回路内部で用いられる位相比較器により発生されるＤＯＷＮ信号とＵＰ信号を入力して、両信号の論理和を取る論理和回路から成る。
【００１８】
請求項３の発明の前記位相誤差生成回路は、電圧制御発振器の発振信号を分周した信号を分周する第１の分周回路と、基準信号を入力して分周する第２の分周回路と、前記第１、第２の分周回路から出力される分周信号の排他的論理和を取る排他的論理和回路とを具備する。
【００２１】
請求項４の発明の特徴は、電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、所定の基準電圧を生成する基準電圧生成回路と、前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路と、前記電圧比較回路から出力される比較結果より前記各回路を搭載するＬＳＩチップの良、不良を判定する判定回路と、前記判別回路の判定結果によって前記ＬＳＩチップを選別するロット選別機とを具備することにある。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の集積回路が搭載するテスト回路の第１の実施の形態を示したブロック図である。本例の集積回路が搭載するテスト回路は、本集積回路が搭載するＰＬＬ回路（図示されない）の基準信号ＦｒｅｆとＶＣＯの出力信号を分周した信号Ｆｖａｒを入力し、両者の位相誤差を求めて位相誤差信号Ｅｓｉｇを生成する位相誤差生成回路９と、生成された位相誤差信号Ｅｓｉｇを積分して位相誤差の積分電圧Ｖｅｒｒを生成する積分器１０と、位相誤差の積分電圧Ｖｅｒｒと基準電圧Ｖｒｅｆを入力して両者の電圧値の大小を判別する電圧比較器１１及び基準電圧Ｖｒｅｆを生成して電圧比較器１１に供給する基準電圧生成回路１２から構成されている。
【００２４】
尚、基準信号Ｆｒｅｆと分周信号Ｆｖａｒは図１５に示すような本集積回路が搭載するＰＬＬ回路（図示されない）の基準信号Ｆｒｅｆと分周信号Ｆｖａｒである。
【００２５】
次に本実施の形態の動作について説明する。本例の集積回路が搭載するテスト回路は、同集積回路が搭載するＰＬＬ回路の基本的なジッタ値を測定するものである。位相誤差生成回路９は基準信号Ｆｒｅｆと分周信号Ｆｖａｒを入力して両者の位相誤差を求めて位相誤差信号Ｅｓｉｇを生成し、これを積分器１０に出力する。積分器１０は、生成された位相誤差信号Ｅｓｉｇを積分して前記位相誤差に対応する積分電圧Ｖｅｒｒを生成し、これを電圧比較器１１に出力する。電圧比較器１１は入力された積分電圧Ｖｅｒｒを基準電圧Ｖｒｅｆと比較し、積分電圧Ｖｅｒｒが基準電圧Ｖｒｅｆより大きい場合は、ハイレベル（“１”）を出力し、積分電圧Ｖｅｒｒが基準電圧Ｖｒｅｆを小さい場合は、ローレベル（“０”）を出力する。
【００２６】
ここで、通常ＰＬＬ回路では、基準信号ＦｒｅｆとＶＣＯの出力信号を分周した信号Ｆｖａｒの両者の位相誤差を小さくするようにフィードバック制御が動作するために、ジッタ値が小さい場合には両者の位相誤差は小さくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Ｖｅｒｒも小さくなる。
【００２７】
逆に、ジッタ値が大きい場合には、基準信号ＦｒｅｆとＶＣＯの出力信号を分周した信号Ｆｖａｒの両者の位相誤差は大きくなり、従って、位相誤差信号を積分して生成される位相誤差の積分電圧Ｖｅｒｒも大きくなる。このため、上記のように時間軸方向の位相誤差信号Ｅｓｉｇを電圧値Ｖｅｒｒに変換して、この電圧値に基づき間接的ではあるがジッタ値を容易に評価することができる。
【００２８】
すなわち、積分器１０から出力された積分電圧Ｖｅｒｒが小さければ、前記ＰＬＬ回路のジッタ値が小さいと判定でき、積分電圧Ｖｅｒｒが大きければ、前記ＰＬＬ回路のジッタ値が大きいと判定できる。
【００２９】
そこで、電圧比較器１１に入力される基準電圧をジッタ値が小さい良品と、ジッタ値が大きい不良品とを区別する適切な値に設定しておけば、電圧比較器１１の出力がハイレベル（“１”）の時は不良品で、ローレベル（“０”）の時は良品であることが判明する。
【００３０】
本実施の形態によれば、ＰＬＬ回路を搭載する集積回路にテスト回路が搭載され、且つそのテスト回路の出力の２値信号により当該集積回路のＰＬＬ回路のジッタ値が小さい良品であるか、或いは同集積回路のＰＬＬ回路のジッタ値が大きい不良品であるかを容易且つ迅速に判定できる。
【００３１】
しかも、ＰＬＬ回路のジッタ値を測定するテスト回路をＬＳＩチップ（集積回路）上に内蔵することにより、追加回路による多少のチップコストの増加分はあるものの、測定時間の短縮や高価な測定器の不要化ができるため、テストコストを大幅に削減することができる。
【００３２】
更にスループットの向上などにも寄与し、トータルなチップコストの低減も可能となる。また、テスト回路をＬＳＩのチップ上に内蔵することにより、測定環境に纏わるノイズ等の外乱の影響を受けにくくすることが可能になり、測定基板や測定環境の調整を簡易にすることができる。
【００３３】
図２は図１に示した位相誤差生成回路の第１の実施例の構成を示した回路図と動作タイミング波形を示した波形図である。図２（ａ）において、位相誤差生成回路は位相比較器（ＰＦＤ）１３とＯＲ回路１４とから成る。
【００３４】
位相比較器１３は、ＰＬＬ回路内で用いられているものを利用し、基準信号ＦｒｅｆとＶＣＯの出力周波数を分周した信号Ｆｖａｒを入力して、両信号の位相差信号であるＵＰ信号とＤＯＷＮ信号を出力する。ＯＲ回路１４は、位相比較器１３から出力される図２（ｂ）に示すようなＵＰ信号とＤＯＷＮ信号の論理和（ＯＲ）を取り、得られた信号を図２（ｂ）に示すように位相誤差信号Ｅｓｉｇとして出力する。従って、位相誤差生成器の構成としては、実質的には２入力のＯＲ回路１４だけの構成となる。
【００３５】
図３は図１に示した位相誤差生成回路の第２の実施例の構成を示した回路図と動作タイミングを示した波形図である。図３（ａ）において、位相誤差生成回路は２分の１分周回路１５、１６及び排他的論理和回路（ＥＸ−ＯＲ）回路１７とから成る。
【００３６】
図３（ｂ）に示すような基準信号ＦｒｅｆとＶＣＯの出力周波数を分周した信号Ｆｖａｒは、それぞれ２分の１分周回路１５、１６で１／２分周されてＦｒｅｆ２、Ｆｖａｒ２になり、デューティ値５０％の波形に整形される。ＥＸ−ＯＲ回路１７は波形整形された基準周波数と波形整形されたＶＣＯの出力周波数を分周した信号の排他的論理和（ＥＸ−ＯＲ）を取り、その結果を位相誤差信号Ｅｓｉｇとして出力する。
【００３７】
図４は図１に示した積分器の第１の実施例を示した回路図である。積分器は、位相誤差信号Ｅｓｉｇを極性反転するインバータ１８と、位相誤差信号Ｅｓｉｇを極性反転した信号と積分期間を制御する制御信号ＣＨＧＴＭＧとのＮＯＲを取るＮＯＲ回路１９と、一方を電源電圧に接続した定電流源２０と、定電流源２０と出力端子との間に挿入され、ＮＯＲ回路１９のＮＯＲ出力で制御された蓄積用スイッチ回路２１と、出力端子と接地電位との間に挿入され、制御信号ＣＨＧＴＭＧで制御される放電用スイッチ回路２２と、出力端子と接地電位との間に接続された容量素子２３とから構成される。
【００３８】
上記積分器の動作は図６に示したタイミングで行なわれる。図６（ａ）に示すように制御信号ＣＨＧＴＭＧが高レベルになると、蓄積用スイッチ回路２１がＯＦＦ状態となり、ＮＯＲ出力がハイレベルになって放電用スイッチ回路２２がＯＮ状態となる。そして放電用スイッチ回路２２により容量素子２３に蓄積された電荷を放電して、出力電圧Ｖｅｒｒの電位は接地電位となる。
【００３９】
次に制御信号ＣＨＧＴＭＧが低レベルになると、蓄積用スイッチ回路２１が位相誤差信号Ｅｓｉｇの高レベル時にＯＮ状態となり、放電用スイッチ回路２２がＯＦＦ状態となる。そして蓄積用スイッチ回路２１を通して容量素子２３に電荷を蓄積すると、出力電圧Ｖｅｒｒの電位は徐々に増加していく。図６（ｂ）は出力電圧Ｖｅｒｒのある時点の波形と、その時の位相誤差信号Ｅｓｉｇを示した拡大図である。
【００４０】
出力電圧Ｖｅｒｒの電位は、位相誤差信号Ｅｓｉｇの高レベルの時間に依存し、高レベルの時間が長ければ急峻に上昇し、その時間が短ければ緩やかに上昇する。そして位相誤差信号Ｅｓｉｇの高レベルの時間は、基準信号ＦｒｅｆとＶＣＯの出力周波数を分周した信号Ｆｖａｒの両者の位相誤差、即ち、ジッタ値に依存することとなる。
【００４１】
従って、制御信号ＣＨＧＴＭＧの立下がりから一定時間で出力電圧を観測した場合に、ジッタ値が大きくなるほど、出力電圧が高くなる。そして、その出力電圧を測定することで、ジッタ値を推定することができる。但し、事前にジッタ値と出力電圧値の相関関係を測定しておく必要性がある。
【００４２】
次に図１のテスト回路においては、図６（ｃ）に示すように制御信号ＣＨＧＴＭＧの立下がりから一定時間で、その出力の２値出力を観測した場合に、ジッタ値が大きいと、高レベル出力となり、ジッタ値が小さいと低レベル出力となる。この場合、制御信号ＣＨＧＴＭＧの立ち上がりから高レベル出力の観測時までの時間がジッタ値に依存する。そして、その時間を測定することで、ジッタ値を推定することができる。但し、事前にジッタ値とその時間の相関関係を測定しておく必要性がある。
【００４３】
そこで、仕様上のジッタ値に対応する時間に測定時間を設定しておけば、設定した測定時に出力の２値出力が高レベル出力の場合は、ジッタ値が仕様よりも大きいと考えられる。従って、設定した測定時に出力の２値出力が、低レベル出力か高レベル出力かによって、ジッタ値が仕様に対して小さいか、大きいかが判別できる。即ち、前述したようにＰＬＬ回路を搭載した集積回路が良品か、不良品かの判別が簡単にできることになる。
【００４４】
図５は図１に示した積分器の第２の実施例を示した回路図である。本例は、電源電圧が蓄積用スイッチ回路２１の一方の端子に直接接続されている点を除いては、図４に示した回路と同一であり、同様の動作を行うことができる。
【００４５】
図７は本発明の集積回路に搭載されたＰＬＬ回路のデューティ値を測定するためのテスト回路の第１の実施の形態を示したブロック図である。本例のテスト回路は、ＰＬＬ回路のＶＣＯの出力信号の正転信号Ｆｏｕｔを積分する積分器２４と、前記出力信号の反転信号／Ｆｏｕｔを積分する積分器２５と、積分器２４、２５の積分値を減算する減算器２６を有している。
【００４６】
次に本実施の形態の動作について説明する。積分器２４、２５は、ＶＣＯの出力信号の正転信号ＦＯＵＴと反転信号／ＦＯＵＴをそれぞれ別々に積分し、その積分結果を示した信号を減算器２６に入力する。減算器２６は入力された積分器２４、２５の出力信号の差分を取り、その結果を出力電圧Ｖｄｕｔｙとして出力する。
【００４７】
ここで、それぞれの積分器２４、２５は、正転信号ＦＯＵＴと反転信号／ＦＯＵＴの波形において、高レベルの期間に電荷を蓄積するため、出力電圧Ｖｄｕｔｙは上昇する。そして低レベルの期間に電荷を放電して出力電圧Ｖｄｕｔｙは下降する。
【００４８】
例えば、それぞれの積分器２４、２５は出力信号が同レベルの場合は、出力信号間の差分はゼロとなり、減算器２６の出力は中間電位（電源電圧と接地電位の半分の電位）となる。これは、ＶＣＯから出力される信号の波形のデューティ値が、５０％になっている事を示している。そして、出力信号の波形のデューティ値が、５０％からずれてくると、ＶＣＯの出力信号の正転信号ＦＯＵＴと反転信号／ＦＯＵＴの信号波形における高レベルの時間が異なってくる。
【００４９】
このことから、これらの信号を入力するそれぞれの積分器２４、２５の出力信号間に電位差を生じる。
【００５０】
減算器２６の出力は、この電位差であるため、この減算器２６の出力は中間電位から電源電圧側へ、或いは接地電位側ヘシフトする。従って、減算器２６の出力電圧が中間電位からどの程度シフトしているかを測定することによって、デューティ値が５０％からどの程度ずれているかが推定できる。
【００５１】
本実施の形態によれば、ＶＣＯの出力信号の正転信号ＦＯＵＴと反転信号／ＦＯＵＴをそれぞれ積分して得られた積分電圧の差分電圧を出力するテスト回路をＰＬＬ回路を搭載する集積回路に搭載し、前記差分電圧を測定するだけで、ＰＬＬ回路の出力信号のデューティ値が５０％からずれていることを容易且つ安価に検出することができ、ＬＳＩチップの良品、不良品の選別などに供することができる。
【００５２】
図８は本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第２の実施の形態を示したブロック図である。本例のテスト回路はＰＬＬ回路の出力信号の正転信号Ｆｏｕｔを積分する積分器２７と、前記出力信号の反転信号／Ｆｏｕｔを積分する積分器２８と、積分器２７、２８の積分値の差分を取る減算器２９と、ある一定の中間電位より高い基準電圧（ＶＲＨ）及びある一定の中間電位より低い基準電圧（ＶＲＬ）を生成する基準電圧生成回路３０と、減算器２９から出力される差分電圧と高い基準電圧（ＶＲＨ）を比較する電圧比較器３１と、減算器２９から出力される差分電圧と低い基準電圧（ＶＲＬ）を比較する電圧比較器３２及び電圧比較器３１、３２の出力の論理和を取るＯＲ回路３３を有している。
【００５３】
次に本実施の形態の動作について説明する。積分器２７、２８はＰＬＬ回路の出力信号の正転信号Ｆｏｕｔと反転信号／Ｆｏｕｔを入力してそれぞれを積分し、得られた積分電圧を減算器２９に出力する。減算器２９は入力された積分電圧の差分を取り、得られた差分電圧Ｖｄｕｔｙを電圧比較器３１、３２に出力する。
【００５４】
電圧比較器３１は入力された差分電圧と、ある一定の中間電位より高い基準電圧（ＶＲＨ）を比較し、その結果をＯＲ回路３３を通して出力する。電圧比較器３２は入力された差分電圧とある一定の中間電位より低い基準電圧（ＶＲＬ）を比較し、その結果をＯＲ回路３３を通して出力する。
【００５５】
ここで、減算器２９の出力と高い基準電圧（ＶＲＨ）の電位差を比較する電圧比較器３１は、減算器２９の出力が基準電圧（ＶＲＨ）より高くなった時に、ハイレベルの信号を出力し、逆に低くなった時に、ローレベルの信号を出力する。そして、減算器２９の出力と低い基準電圧（ＶＲＬ）の電位差を比較する電圧比較器３２は、減算器２９の出力が基準電圧（ＶＲＬ）より低くなった時に、ハイレベルの信号を出力し、逆に高くなった時に、ローレベルの信号を出力する。
【００５６】
従って、デューテイ値が５０％の時は、減算器２９の出力が中間電位となっているため、２つの電圧比較器３１、３２の出力はどちらもローレベルの２値信号を出力する。更に、２つの電圧比較器３１、３２の出力を入力するＯＲ回路３３もローレベルの信号を出力する。
【００５７】
そして、デューティ値が５０％からずれている時は、減算器２９の出力も中間電位からずれるため、高い基準電圧（ＶＲＨ）より高くなるか、或いは低い基準電圧（ＶＲＬ）より低くなるかするので、２つの電圧比較器３１、３２の出力は、どちらか一方がハイレベルの２値信号を出力する。更に、２つの電圧比較器３１、３２の出力を入力するＯＲ回路３３もハイレベルの２値信号を出力する。
【００５８】
このことにより、ＯＲ回路３３の出力が、ローレベル出力か、ハイレベル出力かを測定することによって、ＰＬＬ回路のデューティ値の５０％からのずれが小さいか、大きいかが判別する。即ち、ＰＬＬ回路と本テスト回路を搭載する集積回路が良品か不良品かを容易に判別することができる。
【００５９】
本実施の形態によれば、集積回路が搭載するＰＬＬ回路が良品か不良品かを２値出力で知らせることができ、外部に測定器を必要とすることなく、容易且つ迅速にデューティ値の５０％からのずれが大きいロットを検出することができる。
【００６０】
また、ＰＬＬ回路のジッタ値を測定するテスト回路をＬＳＩのチップ上に内蔵することにより、追加回路による多少のチップコストの増加分はあるものの、測定時間の短縮や高価な測定器の不要化ができるため、テストコストを大幅に削減することができる。
【００６１】
図９は、図７、図８の回路で用いられる積分器の第１の実施例を示した回路図である。一方を電源電圧に接続した定電流源３４と、定電流源３４と出力端子との間に挿入され、ＶＣＯの出力信号の正転信号ＦＯＵＴ、或いは反転信号／ＦＯＵＴで制御される蓄積用スイッチ回路３５と、出力端子と接地電位との間に接続された放電用の抵抗素子３６と、出力端子と接地電位との間に接続された容量素子３７とから構成される。
【００６２】
図１０は、図７、図８の回路で用いられる積分器の第２の実施例を示した回路図である。一方を電源電圧に接続した定電流源３８と、定電流源３８と出力端子との間に挿入され、ＶＣＯの出力信号の正転信号ＦＯＵＴ、或いは反転信号／ＦＯＵＴで制御される蓄積用スイッチ回路３９と、蓄積用スイッチ回路３９を制御する制御信号を反転させるインバータ回路４０と、一方を接地電位に接続した定電流源４２と、定電流源４２と出力端子との間に挿入され、蓄積用スイッチ回路３９を制御する制御信号の反転信号で制御される放電用スイッチ回路４１と、出力端子と接地電位との間に接続された容量素子４３とから構成される。
【００６３】
ここで、蓄積用スイッチ回路３９をＰＭＯＳトランジスタで構成し、放電用スイッチ回路４１をＮＭＯＳトランジスタで構成した場合には、トランジスタの極性が異なることから、同一の制御信号で蓄積用スイッチ回路３９と放電用スイッチ回路４１を制御することができるため、制御信号を反転させる図１０中のインバータ回路４０は不要となる。
【００６４】
図１１は、図７、図８の回路で用いられる積分器の第３の実施例を示した回路図である。ＶＣＯの出力信号の正転信号ＦＯＵＴ、或いは反転信号／ＦＯＵＴで制御され、一方を電源電圧に接続した蓄積用スイッチ回路４４と、蓄積用スイッチ回路４４を制御する制御信号を反転するインバータ回路４６と、蓄積用スイッチ回路４４を制御する制御信号の反転信号で制御され、一方を接地電位に接続し、他方を蓄積用スイッチ回路４４に接続した放電用スイッチ回路４５と、蓄積用スイッチ回路４４と放電用スイッチ回路４５の共通の接続端子と出力端子との間に接続された抵抗素子４８と、出力端子と接地電位との間に接続された容量素子４７とから構成される。
【００６５】
ここで、蓄積用スイッチ回路４４をＰＭＯＳトランジスタで構成し、放電用スイッチ回路４５をＮＭＯＳトランジスタで構成した場合には、トランジスタの極性が異なることから、同一の制御信号で蓄積用スイッチ回路４４と放電用スイッチ回路４５を制御することができる。従って、制御信号を反転させる図１１中のインバータ回路４６は不要となる。
【００６６】
図１２は、図７、図８の回路で用いられる減算器の一実施例を示した回路図である。入力抵抗素子Ｒ１と、２個の帰還抵抗素子Ｒ２と、演算増幅器５５と、各帰還抵抗素子Ｒ２と並列に挿入された容量素子５１、５２とから構成される。抵抗素子Ｒ１、Ｒ２の比率のＲ２／Ｒ１で減算器５５の増幅度を調節できることから、ＰＬＬ回路のデューティ値のずれに対する減算器５５の出力電圧の変化量、即ち感度を可変とすることができる。
【００６７】
一方の帰還抵抗素子Ｒ２と並列に挿入された容量素子５１は、減算器５５の出力から高調波のノイズ成分を除去するためのもので、もう一方の帰還抵抗素子Ｒ２に並列に挿入された容量素子５２は入力からノイズ成分を除去して,その電位を安定させるものである。端子ＶＡＭ、ＶＡＳから入力された電圧の差分が端子ＶＯＵＴから出力される。
【００６８】
図１３は本発明のロット選別システムの第１の実施の形態を示したブロック図である。本例のロット選別システムは、選別対象の集積回路が搭載するＰＬＬ回路（図示されない）の基準信号ＦｒｅｆとＶＣＯの出力周波数を分周した信号Ｆｖａｒを入力し、両者の位相誤差から位相誤差信号Ｅｓｉｇを生成する位相誤差生成回路９と、生成された位相誤差信号Ｅｓｉｇを積分して位相誤差の積分電圧Ｖｅｒｒを生成する積分器１０と、位相誤差の積分電圧Ｖｅｒｒと基準電圧Ｖｒｅｆを入力して両者の電圧値の大小を判別する電圧比較器１１及び基準電圧Ｖｒｅｆを生成して電圧比較器１１に供給する基準電圧生成回路１２と、選別対象の集積回路をテストするコンピュータなどから成るテスター６１と、テスター６１からの制御信号により、ロット（集積回路）を選別するロット選別機６２を有している。ここで、位相誤差生成回路９と、積分器１０と、電圧比較器１１及び基準電圧生成回路１２はジッタをテストするテスト回路で、選別対象の集積回路１００に搭載されている。
【００６９】
テスター６１が生産ラインの集積回路（ＬＳＩチップ）１００をテストモードにし、搭載されているＰＬＬ回路のジッタ値をテストすると、その結果がテスト回路から２値出力となって、テスター６１に入力される。テスター６１は２値出力がハイレベルで、不良品を示している時は、ロット選別機６２に当該集積回路１００を取り除く制御信号を出力し、ローレベルで、良品を示している時は、ロット選別機６２に当該集積回路１００を出荷するように選別する制御信号を出力する。これにより、ロット選別機６２は不良品を取り除き、良品のみを出荷するように集積回路を選別する。
【００７０】
本実施の形態によれば、ＰＬＬ回路のジッタ値を測定してその良、不良を示すテスト回路をＬＳＩのチップ上に内蔵しているため、ジッタ値の大小により良品、不良品を選別する自動選別システムを極めて簡単な構成で構築することができ、集積回路の生産性及びその品質管理を飛躍的に向上させることができる。
【００７１】
尚、テスト回路として、図８に示したＰＬＬ回路のデューティ値のずれを検出する回路を搭載した集積回路を自動選別する場合のシステムも、図１４に示すように構成でき、同様の作用、効果がある。
【００７２】
【発明の効果】
以上詳細に説明したように、請求項１乃至３の発明によれば、テストコストの上昇を招くことなく、ＰＬＬ回路のジッタ値を測定して容易に良品と不良品を判別することができる。
【００７３】
請求項４又は５の発明によれば、ＰＬＬ回路のデューティ値のずれを容易に測定することができ、更にＰＬＬ回路のデューティ値の５０％からのずれが小さい良品と、ずれが大きい不良品を容易に判別することができる。
【００７４】
請求項６又は７の発明によれば、ＰＬＬ回路を搭載した集積回路の良品と不良品を迅速に自動選別することができる。
【図面の簡単な説明】
【図１】本発明の集積回路が搭載するテスト回路の第１の実施の形態を示したブロック図である。
【図２】図１に示した位相誤差生成回路の第１の実施例の構成を示した回路図と動作タイミング波形を示した波形図である。
【図３】図１に示した位相誤差生成回路の第２の実施例の構成を示した回路図と動作タイミングを示した波形図である。
【図４】図１に示した積分器の第１の実施例を示した回路図である。
【図５】図１に示した積分器の第２の実施例を示した回路図である。
【図６】図４に示した積分器の動作を説明する波形図である。
【図７】本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第１の実施の形態を示したブロック図である。
【図８】本発明の集積回路に搭載された基本的なデューティ値を測定するためのテスト回路の第２の実施の形態を示したブロック図である。
【図９】図７、図８の回路で用いられる積分器の第１の実施例を示した回路図である。
【図１０】図７、図８の回路で用いられる積分器の第２の実施例を示した回路図である。
【図１１】図７、図８の回路で用いられる積分器の第３の実施例を示した回路図である。
【図１２】図７、図８の回路で用いられる減算器の一実施例を示した回路図である。
【図１３】本発明のロット選別システムの第１の実施の形態を示したブロック図である。
【図１４】本発明のロット選別システムの第２の実施の形態を示したブロック図である。
【図１５】基本的なＰＬＬ回路の構成例を示したブロック図である。
【符号の説明】
９ 位相誤差生成回路
１０、２４、２５、２７、２８ 積分器
１１、３１、３２ 電圧比較器
１２、３０ 基準電圧生成回路
１３ 位相比較器
１４、３３ 論理和回路（ＯＲ回路）
１５、１６ ２分の１分周回路
１７ 排他的論理和回路（ＥＸ−ＯＲ回路）
２６、２９ 減算器
３０ 基準電圧生成回路
５５ 演算増幅器
６１ テスター
６２ ロット選別機
１００ 集積回路
Claims (4)
- 電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、
前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、
所定の基準電圧を生成する基準電圧生成回路と、
前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路と、
を具備することを特徴とする集積回路。 - 前記位相誤差生成回路は、ＰＬＬ回路内部で用いられる位相比較器により発生されるＤＯＷＮ信号とＵＰ信号を入力して、両信号の論理和を取る論理和回路から成ることを特徴とする請求項１記載の集積回路。
- 前記位相誤差生成回路は、電圧制御発振器の発振信号を分周した信号を分周する第１の分周回路と、
基準信号を入力して分周する第２の分周回路と、
前記第１、第２の分周回路から出力される分周信号の排他的論理和を取る排他的論理和回路と、
を具備することを特徴とする請求項１記載の集積回路。 - 電圧制御発振器の発振信号を分周した信号と基準信号とを入力して両者の位相誤差信号を検出する位相誤差生成回路と、
前記位相誤差生成回路が出力する誤差信号を積分する積分回路と、
所定の基準電圧を生成する基準電圧生成回路と、
前記積分回路から出力される積分結果電圧と前記基準電圧生成回路で生成された基準電圧を比較する電圧比較回路と、
前記電圧比較回路から出力される比較結果より前記各回路を搭載するＬＳＩチップの良、不良を判定する判定回路と、
前記判別回路の判定結果によって前記ＬＳＩチップを選別するロット選別機と、
を具備することを特徴とするロット選別システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34104199A JP3647699B2 (ja) | 1999-11-01 | 1999-11-30 | 集積回路及びロット選別システム |
| US09/725,058 US6696828B2 (en) | 1999-11-30 | 2000-11-29 | Integrated circuit and lot selection system therefor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31144099 | 1999-11-01 | ||
| JP11-311440 | 1999-11-01 | ||
| JP34104199A JP3647699B2 (ja) | 1999-11-01 | 1999-11-30 | 集積回路及びロット選別システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001194425A JP2001194425A (ja) | 2001-07-19 |
| JP3647699B2 true JP3647699B2 (ja) | 2005-05-18 |
Family
ID=26566728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34104199A Expired - Lifetime JP3647699B2 (ja) | 1999-11-01 | 1999-11-30 | 集積回路及びロット選別システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3647699B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0412451D0 (en) * | 2004-06-04 | 2004-07-07 | Koninkl Philips Electronics Nv | Measuring clock jitter |
| US7330061B2 (en) * | 2006-05-01 | 2008-02-12 | International Business Machines Corporation | Method and apparatus for correcting the duty cycle of a digital signal |
| US9575103B2 (en) * | 2014-05-30 | 2017-02-21 | Allegro Microsystems, Llc | Integrated circuit and associated methods for measurement of an external impedance |
| JP6726996B2 (ja) * | 2016-03-30 | 2020-07-22 | ローム株式会社 | ジッタ検出回路 |
-
1999
- 1999-11-30 JP JP34104199A patent/JP3647699B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001194425A (ja) | 2001-07-19 |
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|---|---|---|---|
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| R151 | Written notification of patent or utility model registration |
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