JP2016178351A - Pll回路 - Google Patents
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Abstract
【課題】より簡易な構成でロックアップタイムを正確に検査できるPLL回路を提供する。
【解決手段】少なくとも、制御電圧CVに応じた周波数の発振信号Fを生成する電圧制御発振器14と、電圧制御発振器14の前段に接続されるとともに前記制御電圧CVを出力するループフィルタ13と、を備えたPLL回路10であって、前記ループフィルタ13は、前記制御電圧CVの出力ラインL1とグランドとの間において、互いに直列に接続された抵抗R1およびコンデンサC1を有し、前記PLL回路10は、さらに、前記抵抗R1の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路16を備える。
【選択図】図1
【解決手段】少なくとも、制御電圧CVに応じた周波数の発振信号Fを生成する電圧制御発振器14と、電圧制御発振器14の前段に接続されるとともに前記制御電圧CVを出力するループフィルタ13と、を備えたPLL回路10であって、前記ループフィルタ13は、前記制御電圧CVの出力ラインL1とグランドとの間において、互いに直列に接続された抵抗R1およびコンデンサC1を有し、前記PLL回路10は、さらに、前記抵抗R1の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路16を備える。
【選択図】図1
Description
本発明は、少なくとも、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記電圧制御発振器の前段に接続されるとともに前記制御電圧を出力するループフィルタと、を備えたPLL回路に関する。
従来から、出力信号の位相を基準信号の位相に同期させるPLL回路が広く知られている。かかるPLL回路は、IC等の電気素子に組み込まれることが多い。ICのさらなる高速化、および高集積化のためには、このPLL回路による高速かつ高精度な立ち上がり動作が要求される。通常、PLL回路の出力周波数は、減衰振動の後に、目標とする周波数に収束していく。この減衰振動が収束するまでの時間をロックアップタイムという。
現在、このロックアップタイムが予め規定された範囲内か否かを検査したいという要望がある。この要望に応えるために、特許文献1には、PLL回路のロックアップタイムを測定するための測定システムが開示されている。この測定システムでは、PLL回路の出力周波数におけるジッタ量を測定し、その測定結果から、PLL回路の出力周波数が所定の範囲内に収束しているか否かを判断する。
しかし、特許文献1の技術では、ロックアップタイムの測定のために、PLL回路からの出力信号のジッタ量を測定するジッタモジュールを、ICの外部に設けている。この場合、配線容量や基板の寄生容量およびインダクタンスによりPLL回路の波形に鈍りが発生し、正確な判定が困難であった。また、かかる技術の場合、高周波、高精度になるほど、ジッタ量の測定ポイント数が増加し、その処理に要する時間が増えるため、ロックアップタイムの測定時間が長くなるという問題もあった。
そこで、本実施形態では、より簡易な構成でロックアップタイムを正確に検査できるPLL回路を提供することを目的とする。
本発明のPLL回路は、少なくとも、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記電圧制御発振器の前段に接続されるとともに前記制御電圧を出力するループフィルタと、を備えたPLL回路であって、前記ループフィルタは、前記制御電圧の出力ラインとグランドとの間において、互いに直列に接続された抵抗およびコンデンサを有し、前記PLL回路は、さらに、前記抵抗の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路を備える、ことを特徴とする。
本発明によれば、ループフィルタの両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路を設けるという簡易な構成となっている。この信号に基づけば、ロックタイムを正確に検査できる。したがって、本発明によれば、より簡易な構成でロックアップタイムを正確に検査できる。
以下、本発明の実施形態について図面を参照して説明する。図1は、本発明の実施形態であるPLL回路10の構成を示す図である。このPLL回路10は、基準発振信号RCKと位相同期するとともに目標周波数を有する発振信号Fを出力する回路で、IC等に組み込まれている。PLL回路10は、位相比較器11、チャージポンプ回路12、ループフィルタ13、電圧制御発振器14、分周器15、および、ロックアップ判定回路16を備えている。
位相比較器11は、水晶発振回路又はセラミック発振回路(いずれも図示せず)等で生成された所定周波数の基準発振信号RCKと、分周器15から供給された分周信号DIVとの立ち上がりエッジ部同士の位相差を検出する。この際、図2(a)に示すように、基準発振信号RCKの立ち上がりエッジ部に対して分周信号DIVの立ち上がりエッジ部が遅れている場合、位相比較器11は、両者の位相差dに対応したパルス幅を有する位相差信号UPをチャージポンプ回路12に供給する。一方、図2(b)に示すように、基準発振信号RCKの立ち上がりエッジ部に対して分周信号DIVの立ち上がりエッジ部が進んでいる場合、位相比較器11は、両者の位相差dに対応したパルス幅を有する位相差信号DNをチャージポンプ回路12に供給する。なお、基準発振信号RCK及び分周信号DIV同士の位相差が無い場合、位相比較器11は、図2(c)に示す如き所定の固定パルス幅TDを有する位相差信号UP及びDNを同時に送出する。つまり、位相比較器11は、分周信号DIVと基準発振信号RCKとの位相差に応じたパルス幅を有する位相差信号DNおよび位相差信号UPを出力する。
図3は、チャージポンプ回路12の内部構成を示す回路図である。図3に示すように、チャージポンプ回路12は、PMOS(Positive channel Metal Oxide Semiconductor)電流源121、NMOS(Negative channel Metal Oxide Semiconductor)電流源122、スイッチ素子123及び124からなる。PMOS電流源121は、電源電圧VDDに基づき正極性の電流Ipを生成しこれをスイッチ素子123に供給する。スイッチ素子123は、位相差信号UPがLoの状態にある間はオフ状態となる。また、スイッチ素子123は、位相差信号UPがHiの状態にある間はオン状態となって上記PMOS電流源121から供給された正極性の電流Ipを、チャージポンプ出力電流ICPとして出力ラインL1に送出する。NMOS電流源122は、接地電圧に基づき負極性の電流Inを生成し、これをスイッチ素子124に供給する。スイッチ素子124は、位相差信号DNがLoの状態にある間はオフ状態となる。また、スイッチ素子124は、位相差信号DNがHiの状態にある間は、オン状態となって上記NMOS電流源122から供給された負極性の電流Ipを、チャージポンプ出力電流ICPとして出力ラインL1に送出する。なお、上記した正極性の電流Ipの絶対値と、負極性の電流Inの絶対値とは同一である。
かかる構成により、チャージポンプ回路12は、Hiの位相差信号UPが供給された場合には、正極性のチャージポンプ出力電流ICPを出力ラインL1に送出することにより、この出力ラインL1上の電圧を増加させる。一方、Hiの位相差信号DNが供給された場合には、チャージポンプ回路12は、負極性のチャージポンプ出力電流ICPを出力ラインL1に送出することにより、この出力ラインL1上の電圧を低下させる。
ループフィルタ13は、出力ラインL1とグランドとの間において直列に接続された抵抗R1およびコンデンサC1と、出力ラインL1とグランとの間に設けられたコンデンサC2とを備える。コンデンサC2は、抵抗R1およびコンデンサC1の後段に設けられている。かかる構成のループフィルタ13は、上記したチャージポンプ出力電流ICPを電圧に変換し、これを平滑することにより、チャージポンプ回路12でのスイッチング動作に伴うスイッチングノイズを除去した制御電圧CVを生成し、これを電圧制御発振器14に供給する。
電圧制御発振器14は、制御電圧CVに対応した周波数を有する発振信号Fを生成し、これを分周器15および外部に出力する。分周器15は、分周比設定信号DDSにて示される分周比に応じて、上記した発振信号Fを分周した分周信号DIVを位相比較器11に供給する。すなわち、分周比設定信号DDSに基づいて、本PLL回路10が出力すべき発振信号Fの目標周波数が設定されるのである。
したがって、分周器15、位相比較器11、チャージポンプ回路12、ループフィルタ13及び電圧制御発振器14からなるPLL回路10によれば、基準発振信号RCKに位相同期しており、かつ、分周比設定信号DDSによって設定された分周比に応じた目標周波数を有する発振信号Fが生成される。
ところで、近年、こうしたPLL回路10の立ち上がり時間を確認したいという要望がある。すなわち、PLL回路10から出力される発振信号Fの周波数は、基準発振信号RCKを印加すると、まず、大きく減衰振動し、その後、徐々に目標周波数に収束していく。この基準発振信号RCKを印加開始から目標周波数に収束するまでの時間をロックアップ時間と呼ぶ。近年、こうしたロックアップ時間のさらなる短縮化が求められており、ひいては、そのロックアップ時間短縮化の要望を満たしているか否かを確認したい(すなわちロックアップ時間を測定したい)という要望がある。
そこで、一部では、PLL回路10から出力される発振信号Fのジッタ量を測定するジッタモジュールを、ICの外部に設け、測定されたジッタ量に基づいてロックアップ時間を計測することが提案されている。しかし、ICとは別に設けられたジッタモジュールを用いる場合、ジッタモジュールまでの配線や基板の寄生容量、寄生インダクタンス、及び、ノイズの提供で、クロック波形の鈍りやノイズ重畳により、測定精度が低下する恐れがあった。特に、数10MHzを超える高周波クロックを測定する場合には、こうした寄生容量等の影響が特に大きくなる。もちろん、ICの出力バッファサイズを大きくすれば、寄生容量等の影響を相対的に小さくできるが、この場合、ICのチップサイズ増加という新たな問題を招く。さらに、ジッタ量に基づいてロックアップ時間を測定する場合、高周波、高精度になるほど測定ポイント数が増加し、その処理に時間を要するため、測定時間が長くなるという問題がある。
本実施形態では、ロックアップ時間をより簡易に測定するために、ループフィルタの抵抗R1の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路16を設けている。ロックアップ判定回路16は、図1に示す通り、ウィンドコンパレータ18を備えている。ウィンドコンパレータ18の非反転入力には、ループフィルタ13の抵抗R1の一端の電圧(制御電圧CV)が、反転入力には、抵抗R1の他端の電圧が、それぞれ入力されている。以下では、抵抗R1の他端の電圧を「フィルタ中点電圧」と呼ぶ。ウィンドコンパレータ18は、抵抗R1の両端の電位差を演算するとともに、この電位差が、予め規定された範囲(ウィンドウ)内である場合には、Hiの信号を、範囲外である場合には、Loの信号を出力する。このウィンドコンパレータ18の出力信号は、PLL回路10が、ロックアップしたか否かを示す判定信号RSとなる。
すなわち、既述した通り、電圧制御発振器14は、制御電圧CVに応じた周波数の発振信号Fを出力するため、制御電圧CVと発振信号Fの周波数は、比例関係にあり、制御電圧CVが安定すれば、発振信号Fの周波数も安定(つまりロックアップ)することになる。本実施形態では、この制御電圧CVの安定性をループフィルタの抵抗R1の両端電圧が一定範囲内に入るか否かで判定している。
これについて、図4を参照して説明する。図4は、制御電圧CV、フィルタ中点電圧CC、分周信号DIVの変化を示す図である。図4において、時刻t0は、基準発振信号RCKの印加開始時刻を示している。この図4から明らかな通り、PLL回路10の起動直後や、基準発振信号RCKの印加開始直後、その他大きな周波数変化が発生した直後、制御電圧CVは、急峻に立ち上がった後、時刻t1前後から減衰振動し、時刻t2前後で、ほぼ一定値に収束する。制御電圧CVが一定値に収束する時刻t2以降は、分周信号DIVの周波数も一定値で安定する。また、フィルタ中点電圧CCは、制御電圧CVにRCローパスフィルタを掛けた波形となるため、急峻で変化の大きい制御電圧CVを大きく鈍らせた波形となる。すなわち、フィルタ中点電圧CCは、制御電圧CVに比べて緩やかに立ち上がり、制御電圧CVが一定値に収束する時刻t2前後には、当該制御電圧CVとほぼ等しい値で安定する。したがって、両電圧の差(抵抗R1の両端電位差)は、基準発振信号RCKの印加開始直後である時刻t0〜時刻t1において大きく、時刻t1〜時刻t2において徐々に低減していく。そして、制御電圧CVが安定する時刻t2以降、抵抗R1の両電圧の差は、小さい値で安定する。このように、両電圧の差が、小さい値で安定するとウィンドコンパレータ18からは、常にHiの信号が出力されることになる。この状態になれば、PLL回路10がロックアップしたと判定できる。つまり、ウィンドコンパレータ18からHiの信号が出力されれば、発振信号Fの周波数ジッタ(揺らぎ)が安定したと判定できる。
このウィンドコンパレータ18から出力される判定信号RSは、ステップ出力となることが理想的である。しかし、実際には、収束直前のリンギングやノイズ等の影響で、収束直前に、Hi状態とLo状態との切り替えを短期間の間に繰り返すことがある。図5は、こうした判定信号RSのHi−Loの切り替えが発生した場合の制御電圧CV、フィルタ中点電圧CC、および、判定信号RSを示す図である。図5の例では、制御電圧CVが、収束する時刻t2の直前において、判定信号RSが、瞬間的にHi状態になる。かかる場合には、ウィンドコンパレータ18の後段に、Hi状態の持続時間を検出する回路や演算部を設け、Hi状態が、一定期間以上継続した場合にのみ、ロックアップしたと判定するようにしてもよい。
以上の説明で明らかな通り、本実施形態では、PLL回路10において必須の構成となるループフィルタ13の抵抗R1の両端電位差を検知するウィンドコンパレータ18を設け、この両端電位差に基づいてロックアップしたか否かを判定している。したがって、ロックアップ判定のために、追加する部品が少なく、簡易な構成で、また、ICのチップサイズを殆ど増加させることなく、ロックアップ判定することができる。また、本実施形態のロックアップ判定回路16は、IC内に組み込むことができる。したがって、ICの外部に設けられた電子部品の寄生容量やノイズの影響を殆ど受けずに、高精度な測定ができる。また、PLL回路10の出力信号が、数10MHzの高周波であっても、本実施形態のロックアップ判定回路16の出力(判定信号RS)は、基本的にステップ出力のため、多数の測定点をサンプリングする必要がなく、従来技術に比べて、テストコスト(時間や計測器)を低減できる。
10 PLL回路、11 位相比較器、12 チャージポンプ回路、13 ループフィルタ、14 電圧制御発振器、15 分周器、16 ロックアップ判定回路、18 ウィンドコンパレータ、121,122 電流源、123,124 スイッチ素子、C1,C2 コンデンサ、R1 抵抗。
Claims (1)
- 少なくとも、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記電圧制御発振器の前段に接続されるとともに前記制御電圧を出力するループフィルタと、を備えたPLL回路であって、
前記ループフィルタは、前記制御電圧の出力ラインとグランドとの間において、互いに直列に接続された抵抗およびコンデンサを有し、
前記PLL回路は、さらに、前記抵抗の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路を備える、
ことを特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2015054704A JP2016178351A (ja) | 2015-03-18 | 2015-03-18 | Pll回路 |
Applications Claiming Priority (1)
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Publications (1)
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Family Applications (1)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2018216148A1 (ja) * | 2017-05-24 | 2018-11-29 | ザインエレクトロニクス株式会社 | Pll周波数シンセサイザ |
WO2020105116A1 (ja) * | 2018-11-20 | 2020-05-28 | 三菱電機株式会社 | ロック検出回路及び位相同期回路 |
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2015
- 2015-03-18 JP JP2015054704A patent/JP2016178351A/ja active Pending
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US10819356B2 (en) | 2017-05-24 | 2020-10-27 | Thine Electronics, Inc. | PLL frequency synthesizer |
WO2020105116A1 (ja) * | 2018-11-20 | 2020-05-28 | 三菱電機株式会社 | ロック検出回路及び位相同期回路 |
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