JP6469474B2 - Ｐｌｌ回路及びその制御方法 - Google Patents
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Description
本発明は、ＰＬＬ回路及びその制御方法に関し、例えば位相オフセットを低減して高精度の発振信号を生成するのに適したＰＬＬ回路及びその制御方法に関する。
ＰＬＬ（Phase Locked Loop）回路は、発振回路として様々な半導体装置に搭載されている。ＰＬＬ回路は、基準信号及び出力信号のそれぞれの位相を一致させるように、当該出力信号の周波数を制御する回路である。
ＰＬＬ回路では、チャージポンプを構成する充電用スイッチ及び放電用スイッチのオン時に流れる電流のばらつきにより、位相オフセットが生じてしまう可能性がある。ここで、位相オフセットは、ＰＬＬ回路がロックしている場合における基準信号及び出力信号の定常的な位相差のことである。
このような問題に対する解決策が特許文献１に開示されている。特許文献１に開示されたＰＬＬ回路は、ロック時に位相比較器のレプリカから出力されるアップ信号及びダウン信号の幅の差に基づいてチャージポンプの出力電流を調整することで、位相オフセットを低減している。
しかしながら、特許文献１に開示された構成では、位相比較器とそのレプリカとの間の相対ばらつきの影響で位相オフセットを効果的に低減することができない、という問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、ＰＬＬ回路は、基準信号及びフィードバック信号のそれぞれの位相を比較して基準比較結果を出力する位相比較器と、前記基準比較結果のパルスの幅を調整して、第１比較結果及び当該第１比較結果よりも短いパルス幅の第２比較結果を出力するパルス幅制御部と、前記第１比較結果に応じた第１電流を出力する第１チャージポンプと、前記第２比較結果に応じた第２電流を出力する第２チャージポンプと、前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力する第１フィルタと、前記第２電流を積分した結果を第２制御電圧として出力する第２フィルタと、前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として前記位相比較器に帰還する発振器と、を備える。
一実施の形態によれば、ＰＬＬ回路の制御方法は、基準信号及びフィードバック信号のそれぞれの位相を比較して基準比較結果を出力し、前記基準比較結果のパルスの幅を調整して、第１比較結果及び当該第１比較結果よりも短いパルス幅の第２比較結果を出力し、前記第１比較結果に応じた第１電流を出力し、前記第２比較結果に応じた第２電流を出力し、前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力し、前記第２電流を積分した結果を第２制御電圧として出力し、前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として用いる。
前記一実施の形態によれば、位相オフセットを低減して精度の高い発振信号を生成することが可能なＰＬＬ回路及びその制御方法を提供することができる。
＜発明者による事前検討＞
本実施の形態にかかるＰＬＬ回路１の詳細を説明する前に、本発明者が事前検討した内容について説明する。
本実施の形態にかかるＰＬＬ回路１の詳細を説明する前に、本発明者が事前検討した内容について説明する。
図１４は、実施の形態に至る前の構想に係るＰＬＬ回路５０を示すブロック図である。
図１４に示すように、ＰＬＬ回路５０は、シングルループ構成のＰＬＬ回路であって、位相比較器（ＰＦＤ）５１と、チャージポンプ（ＣＰ）５２と、ローパスフィルタ（ＬＰＦ）５３と、電圧制御発振器（ＶＣＯ）５４と、分周器（Ｄｉｖ）５５と、を備える。
図１４に示すように、ＰＬＬ回路５０は、シングルループ構成のＰＬＬ回路であって、位相比較器（ＰＦＤ）５１と、チャージポンプ（ＣＰ）５２と、ローパスフィルタ（ＬＰＦ）５３と、電圧制御発振器（ＶＣＯ）５４と、分周器（Ｄｉｖ）５５と、を備える。
位相比較器５１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢのそれぞれの位相を比較し、比較結果ＵＰ，ＤＮを出力する。比較結果ＵＰ，ＤＮは、何れもパルス信号である。
例えば、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間に位相差が無い場合、位相比較器５１は、同じパルス幅の比較結果ＵＰ，ＤＮを出力する。他方、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間に位相差が有る場合、位相比較器５１は、異なるパルス幅の比較結果ＵＰ，ＤＮを出力する。より具体的には、フィードバック信号ＦＥＢの位相が基準信号ＲＥＦの位相より遅れている場合には、その位相差分だけ比較結果ＵＰのパルス幅を比較結果ＤＮのパルス幅より長くし、フィードバック信号ＦＥＢの位相が基準信号ＲＥＦの位相より進んでいる場合には、その位相差分だけ比較結果ＤＮのパルス幅を比較結果ＵＰのパルス幅より長くする。
チャージポンプ５２は、位相比較器５１の比較結果ＵＰ，ＤＮに応じた電流Ｉｘを生成する。チャージポンプ５２は、例えば、定電流源５２１，５２２と、スイッチ５２３，５２４と、を有する。各スイッチ５２３，５２４は、例えば、Ｎチャネル型ＭＯＳトランジスタである。
定電流源５２１は、電源電圧ＶＤＤが供給される電源電圧端子（以下、電源電圧端子ＶＤＤと称す）側に設けられている。スイッチ５２３は、定電流源５２１と出力ノードＮｘとの間に設けられ、比較結果ＵＰに基づいてオンオフする。定電流源５２２は、接地電圧ＧＮＤが供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）側に設けられている。スイッチ５２４は、定電流源５２２と出力ノードＮｘとの間に設けられ、比較結果ＤＮに基づいてオンオフする。
例えば、比較結果ＵＰ，ＤＮのパルス幅が同じである場合、スイッチ５２３，５２４が同じ期間オンするため、チャージポンプ５２は電流Ｉｘを生成しない。他方、比較結果ＵＰ，ＤＮのパルス幅が異なる場合、スイッチ５２３，５２４のそれぞれのオン期間が異なるため、チャージポンプ５２は電流Ｉｘを生成する。より具体的には、比較結果ＵＰのパルス幅が比較結果ＤＮのパルス幅よりも長い場合、そのパルス幅の差（即ち、位相差）に相当する期間、チャージポンプ５２はローパスフィルタ５３に電荷を蓄積し、比較結果ＤＮのパルス幅が比較結果ＵＰのパルス幅よりも長い場合、そのパルス幅の差（即ち、位相差）に相当する期間、チャージポンプ５２はローパスフィルタ５３に蓄積された電荷を引き抜く。
ローパスフィルタ５３は、チャージポンプ５２から出力された電流Ｉｘに基づき発生した電圧の高周波成分を除去した制御電圧Ｖｘを生成する。
電圧制御発振器５４は、制御電圧Ｖｘに応じた周波数の発振信号を出力する。例えば、電圧制御発振器５４は、制御電圧Ｖｘが大きくなるほど、発振信号の周波数を大きくし、制御電圧Ｖｘが小さくなるほど、発振信号の周波数を小さくする。この発振信号は、クロック信号ＣＬＫとしてＰＬＬ回路５０の外部に出力される。
分周器１９は、電圧制御発振器５４から出力された発振信号を分周してフィードバック信号ＦＥＢとして出力する。
例えば、ＰＬＬ回路５０は、フィードバック信号ＦＥＢの位相が基準信号ＲＥＦの位相より遅れている場合には、電圧制御発振器５４の発振周波数を上昇させ、フィードバック信号ＦＥＢの位相が基準信号ＲＥＦの位相より進んでいる場合には、電圧制御発振器５４の発振周波数を低下させる。それにより、ＰＬＬ回路５０は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢのそれぞれの位相を一致させる。
ここで、位相比較器５１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢのそれぞれの位相が一致する場合でも、所定のパルス幅の比較結果ＵＰ，ＤＮを出力する。このときの比較結果ＵＰ，ＤＮのパルスの幅は、後段のチャージポンプ５２にて感知可能な最小パルス幅以上となるように設定されている。他方、位相比較器５１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢのそれぞれの位相が一致しない場合、その位相差に所定幅を加えたパルス幅の比較結果ＵＰ，ＤＮの一方を出力するとともに、所定のパルス幅の比較結果ＵＰ，ＤＮの他方を出力する。以下、基準信号ＲＥＦ及びフィードバック信号ＦＥＢのそれぞれの位相が一致する場合における比較結果ＵＰ，ＤＮのパルスの幅を、不感帯防止パルス幅と称す。
それにより、後段のチャージポンプ５２は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間の位相差が最小パルス幅より小さくても、その位相差を感知して正常動作することができる。以下、図１５及び図１６を用いて、さらに詳細に説明する。
図１５は、不感帯防止パルスの有無及び位相差の有無による、位相比較器５１の比較結果ＵＰ，ＤＮの違いを示すタイミングチャートである。
まず、比較例として、位相比較器５１が不感帯防止パルス幅を付加しないで比較結果ＵＰ，ＤＮを出力する構成である場合について説明する。この位相比較器５１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間に位相差が無い場合、パルス幅の無い比較結果ＵＰ，ＤＮを出力する（図１５の左上）。また、この位相比較器５１は、基準信号ＲＥＦとフィードバック信号ＦＥＢとの間に微小な位相差（微小な位相差＜チャージポンプ５２にて感知可能な最小パルス幅）が有る場合、その微小な位相差に相当するパルス幅の比較結果ＵＰ，ＤＮの一方（ここでは比較結果ＵＰ）を出力する（図１５の右上）。このとき、チャージポンプ５２は、この微小な位相差に相当する幅のパルスを感知することができないため、正常動作することができない。その結果、ＰＬＬ回路５０は、精度の高い発振信号を生成することができない。
続いて、位相比較器５１が不感帯防止パルス幅を付加して比較結果ＵＰ，ＤＮを出力する構成である場合について説明する。この位相比較器５１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間に位相差が無い場合でも、チャージポンプ５２にて感知可能な最小パルス幅以上のパルス幅（即ち、不感帯防止パルス幅）の比較結果ＵＰ，ＤＮを出力する（図１５の左下）。また、この位相比較器５１は、基準信号ＲＥＦとフィードバック信号ＦＥＢとの間に微小な位相差（微小な位相差＜チャージポンプ５２にて感知可能な最小パルス幅）が有る場合、その微小な位相差に不感帯防止パルス幅を加えたパルス幅の比較結果ＵＰ，ＤＮの一方（ここでは比較結果ＵＰ）を出力するとともに、不感帯防止パルス幅の比較結果ＵＰ，ＤＮの他方（ここでは比較結果ＤＮ）を出力する（図１５の右下）。そのため、チャージポンプ５２は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間の位相差が最小パルス幅より小さくても、その位相差を感知して正常動作することができる。その結果、ＰＬＬ回路５０は、精度の高い発振信号を生成することができる。
図１６は、不感帯防止パルスの有無による、位相比較器５１の入力位相差、位相比較器５１の出力パルス幅、及び、チャージポンプ５２の出力電荷の関係の違いを示す図である。
図１６に示すように、位相比較器５１が不感帯防止パルス幅を付加しないで比較結果ＵＰ，ＤＮを出力する構成では、位相比較器５１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢの位相差に比例するパルス幅の比較結果ＵＰ又はＤＮを出力する（図１６の左上）。そのため、当該位相差が小さくなるほど比較結果ＵＰ又はＤＮのパルス幅も小さくなる。そのため、後段のチャージポンプ５２は、比較結果ＵＰ又はＤＮのパルス幅がチャージポンプ５２にて感知可能な最小パルス幅より小さくなると、当該比較結果ＵＰ又はＤＮのパルスを感知することができなくなる（図１６の左下）。
それに対し、位相比較器５１が不感帯防止パルス幅を付加して比較結果ＵＰ，ＤＮを出力する構成では、位相比較器５１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間に位相差が無い場合でも、所定のパルス幅（不感帯防止パルス）の比較結果ＵＰ，ＤＮを出力する（図１６の右上）。また、位相比較器５１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間に位相差が有る場合、その位相差に不感帯防止パルス幅を加えたパルス幅の比較結果ＵＰ，ＤＮの一方を出力するとともに、不感帯防止パルス幅の比較結果ＵＰ，ＤＮの他方を出力する。そのため、チャージポンプ５２は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間の位相差が最小パルス幅より小さくても、その位相差を感知して正常動作することができる（図１６の右下）。
このような理由により、位相比較器５１は、不感帯防止パルス幅を付加して比較結果ＵＰ，ＤＮを出力している。
しかしながら、不感帯防止パルス幅が付加されることで位相比較器５１の比較結果ＵＰ，ＤＮのパルスの幅が大きくなると、それに伴って、チャージポンプ５２を構成するスイッチ５２３，５２４のオン期間が長くなる。そのため、オン状態のスイッチ５２３，５２４に流れる電流にばらつきがあると、その電流ばらつきの影響が無視できないほどに大きくなる。
図１７は、電流ばらつきの有無によるチャージポンプ５２の動作の違いを示すタイミングチャートである。
図１７に示すように、電流ばらつきが無い場合、ロック時のチャージポンプ５２を構成するスイッチ５２３，５２４のオン期間は同じになる（図１７の左）。他方、電流ばらつきが有る場合、チャージポンプ５２は、スイッチ５２３，５２４のオン期間を変えることで当該スイッチ５２３，５２４の電流ばらつきを相殺している（図１７の右）。このスイッチ５２３，５２４のオン期間の差が位相オフセットとなる。ここで、位相オフセットとは、ＰＬＬ回路５０がロックしている場合における基準信号ＲＥＦ及びフィードバック信号の定常的な位相差のことである。
図１７に示すように、電流ばらつきが無い場合、ロック時のチャージポンプ５２を構成するスイッチ５２３，５２４のオン期間は同じになる（図１７の左）。他方、電流ばらつきが有る場合、チャージポンプ５２は、スイッチ５２３，５２４のオン期間を変えることで当該スイッチ５２３，５２４の電流ばらつきを相殺している（図１７の右）。このスイッチ５２３，５２４のオン期間の差が位相オフセットとなる。ここで、位相オフセットとは、ＰＬＬ回路５０がロックしている場合における基準信号ＲＥＦ及びフィードバック信号の定常的な位相差のことである。
このように、ＰＬＬ回路５０では、不感帯防止パルス幅を広くすると位相オフセットが増大してしまい、逆に、位相オフセットを抑制するために不感帯防止パルス幅を狭くすると、チャージポンプ５２が微小な位相差に相当するパルスを感知することができなくなってしまう。
そこで、本実施の形態に係るＰＬＬ回路１が見出された。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜実施の形態１＞
図１は、実施の形態１にかかるＰＬＬ回路１を示すブロック図である。本実施の形態にかかるＰＬＬ回路１は、比例パスと積分パスとを有するデュアルループ構成のＰＬＬ回路であって、位相比較器の比較結果のパルスの幅を調整して、積分パス側のチャージポンプに供給されるパルスの幅を、比例パス側のチャージポンプに供給されるパルスの幅よりも短くする。それにより、本実施の形態にかかるＰＬＬ回路１は、比例パス側にて位相差の微調整を行いつつ、積分パス側のチャージポンプの電流ばらつきの影響を抑制して位相オフセットを低減することができる。また、位相オフセットを低減することにより、位相オフセットに起因して生じる電圧制御発振回路の出力のジッタを低減することができる。その結果、本実施の形態にかかるＰＬＬ回路は、精度の高い発振信号を生成することができる。以下、具体的に説明する。
図１は、実施の形態１にかかるＰＬＬ回路１を示すブロック図である。本実施の形態にかかるＰＬＬ回路１は、比例パスと積分パスとを有するデュアルループ構成のＰＬＬ回路であって、位相比較器の比較結果のパルスの幅を調整して、積分パス側のチャージポンプに供給されるパルスの幅を、比例パス側のチャージポンプに供給されるパルスの幅よりも短くする。それにより、本実施の形態にかかるＰＬＬ回路１は、比例パス側にて位相差の微調整を行いつつ、積分パス側のチャージポンプの電流ばらつきの影響を抑制して位相オフセットを低減することができる。また、位相オフセットを低減することにより、位相オフセットに起因して生じる電圧制御発振回路の出力のジッタを低減することができる。その結果、本実施の形態にかかるＰＬＬ回路は、精度の高い発振信号を生成することができる。以下、具体的に説明する。
図１に示すように、ＰＬＬ回路１は、分周器（ＭＤｉｖ）１１と、分周器（ＮＤｉｖ）１２と、位相比較器（ＰＦＤ）１３と、パルス幅制御部１０と、チャージポンプ（ＣＰ；第１チャージポンプ）１４と、チャージポンプ（ＣＰ；第２チャージポンプ）１５と、フィルタ（ＬＰＦ；第１フィルタ）１６と、フィルタ（ＬＰＦ；第２フィルタ）１７と、電圧制御発振器（ＶＣＯ）１８と、分周器（Ｄｉｖ）１９と、を備える。
（分周器１１，１２）
分周器１１は、ＰＬＬ回路１の外部から供給された基準信号ＲＥＦをＭ（Ｍは自然数）分周して出力する。分周器１２は、電圧制御発振器１８からのフィードバック信号ＦＥＢをＮ（Ｎは自然数）分周して出力する。
分周器１１は、ＰＬＬ回路１の外部から供給された基準信号ＲＥＦをＭ（Ｍは自然数）分周して出力する。分周器１２は、電圧制御発振器１８からのフィードバック信号ＦＥＢをＮ（Ｎは自然数）分周して出力する。
（位相比較器１３）
位相比較器１３は、Ｍ分周された基準信号ＲＥＦ、及び、Ｎ分周されたフィードバック信号ＦＥＢのそれぞれの位相を比較し、不感帯防止パルス幅を付加した比較結果（基準比較結果）ＵＰ，ＤＮを出力する。
位相比較器１３は、Ｍ分周された基準信号ＲＥＦ、及び、Ｎ分周されたフィードバック信号ＦＥＢのそれぞれの位相を比較し、不感帯防止パルス幅を付加した比較結果（基準比較結果）ＵＰ，ＤＮを出力する。
図２は、位相比較器１３の具体的構成の一例を示す回路図である。
図２に示すように、位相比較器１３は、フリップフロップ１３１，１３２と、論理積回路（以下、ＡＮＤ回路と称す）１３３と、を有する。
図２に示すように、位相比較器１３は、フリップフロップ１３１，１３２と、論理積回路（以下、ＡＮＤ回路と称す）１３３と、を有する。
フリップフロップ１３１では、データ入力端子ＤにＨレベルの固定信号が入力され、クロック端子ＣにＭ分周後の基準信号ＲＥＦが入力され、リセット端子ＲにＡＮＤ回路１３３の出力が入力され、出力端子Ｑから比較結果ＵＰが出力される。
フリップフロップ１３２では、データ入力端子ＤにＨレベルの固定信号が入力され、クロック端子ＣにＮ分周後のフィードバック信号ＦＥＢが入力され、リセット端子ＲにＡＮＤ回路１３３の出力が入力され、出力端子Ｑから比較結果ＤＮが出力される。
ＡＮＤ回路１３３は、比較結果ＵＰ，ＤＮの論理積をフリップフロップ１３１，１３２に対して出力する。
フリップフロップ１３１は、基準信号ＲＥＦの立ち上がりに同期して比較結果ＵＰを立ち上げる。フリップフロップ１３２は、フィードバック信号ＦＥＢの立ち上がりに同期して比較結果ＤＮを立ち上げる。比較結果ＵＰ，ＤＮが何れも立ち上がると、ＡＮＤ回路１３３は出力を立ち上げる。それにより、フリップフロップ１３２，１３３が初期化されるため、比較結果ＵＰ，ＤＮは何れも立ち下がる。
例えば、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間に位相差が無い場合、位相比較器１３は、同じパルス幅の比較結果ＵＰ，ＤＮを出力する。他方、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間に位相差が有る場合、位相比較器１３は、異なるパルス幅の比較結果ＵＰ，ＤＮを出力する。より具体的には、フィードバック信号ＦＥＢの位相が基準信号ＲＥＦの位相より遅れている場合には、比較結果ＵＰのパルス幅を比較結果ＤＮのパルス幅より長くし、フィードバック信号ＦＥＢの位相が基準信号ＲＥＦの位相より進んでいる場合には、比較結果ＤＮのパルス幅を比較結果ＵＰのパルス幅より長くする。
なお、位相比較器１３の構成は、上記に限られず、同等の機能を有する他の構成に適宜変更可能である。
（パルス幅制御部１０）
パルス幅制御部１０は、位相比較器１３の比較結果ＵＰ，ＤＮのパルスの幅を調整して、比較結果（第１比較結果）ＵＰｐ，ＤＮｐ及び比較結果（第２比較結果）ＵＰｉ，ＤＮｉを出力する。比較結果ＵＰｐ，ＤＮｐは、比例パス側のチャージポンプ１４に供給され、比較結果ＵＰｉ，ＤＮｉは、積分パス側のチャージポンプ１５に供給される。
パルス幅制御部１０は、位相比較器１３の比較結果ＵＰ，ＤＮのパルスの幅を調整して、比較結果（第１比較結果）ＵＰｐ，ＤＮｐ及び比較結果（第２比較結果）ＵＰｉ，ＤＮｉを出力する。比較結果ＵＰｐ，ＤＮｐは、比例パス側のチャージポンプ１４に供給され、比較結果ＵＰｉ，ＤＮｉは、積分パス側のチャージポンプ１５に供給される。
図３は、パルス幅制御部１０を具体的に示したＰＬＬ回路１のブロック図である。
図３に示すように、パルス幅制御部１０は、積分パス側にパルス幅制御回路２０を有する。例えば、パルス幅制御回路２０は、外部から入力端子ＩＮを介して供給された制御信号（外部制御信号）Ｓ１がＬレベルの場合、比較結果ＵＰ，ＤＮのパルスの幅を変化させずに比較結果ＵＰｉ，ＤＮｉとして出力し、制御信号Ｓ１がＨレベルの場合、比較結果ＵＰ，ＤＮのパルスの幅を所定幅（第１所定幅）分短くして比較結果ＵＰｉ，ＤＮｉとして出力する。また、パルス幅制御部１０は、比較結果ＵＰ，ＤＮをそのまま比較結果ＵＰｐ，ＤＮｐとして出力する。以下、パルス幅制御部１０が図３に示す構成であるものとして説明する。
図３に示すように、パルス幅制御部１０は、積分パス側にパルス幅制御回路２０を有する。例えば、パルス幅制御回路２０は、外部から入力端子ＩＮを介して供給された制御信号（外部制御信号）Ｓ１がＬレベルの場合、比較結果ＵＰ，ＤＮのパルスの幅を変化させずに比較結果ＵＰｉ，ＤＮｉとして出力し、制御信号Ｓ１がＨレベルの場合、比較結果ＵＰ，ＤＮのパルスの幅を所定幅（第１所定幅）分短くして比較結果ＵＰｉ，ＤＮｉとして出力する。また、パルス幅制御部１０は、比較結果ＵＰ，ＤＮをそのまま比較結果ＵＰｐ，ＤＮｐとして出力する。以下、パルス幅制御部１０が図３に示す構成であるものとして説明する。
例えば、ＰＬＬ回路１が、通信データのスキュー調整に用いられる場合等、位相オフセットの許容範囲が小さいアプリケーションに用いられる場合、パルス幅制御部１０にはＨレベルの制御信号Ｓ１が入力される。また、例えば、ＰＬＬ回路１が、ＣＰＵのメインクロックに用いられる場合等、位相オフセットの許容範囲が大きいアプリケーションに用いられる場合、パルス幅制御部１０にはＬレベルの制御信号Ｓ１が入力される。
なお、本実施の形態では、パルス幅制御回路２０が、比較結果ＵＰ，ＤＮ、及び、比較結果ＵＰ，ＤＮのパルスの幅を所定幅分短くした比較結果の何れかを、制御信号Ｓ１に基づいて選択して比較結果ＵＰｉ，ＤＮｉとして出力する場合を例に説明しているが、これに限られない。パルス幅制御回路２０は、比較結果ＵＰ，ＤＮのパルスの幅を所定幅分短くして比較結果ＵＰｉ，ＤＮｉとして出力するだけの構成に適宜変更可能である。
また、本実施の形態では、パルス幅制御回路２０が積分パス側に設けられた場合を例に説明しているが、これに限られない。図４に示すように、パルス幅制御回路２０は、比例パス側に設けられ、かつ、位相比較器１３の比較結果ＵＰ，ＤＮのパルスの幅を所定幅分長くして比較結果ＵＰｐ，ＤＮｐとして出力可能な構成に適宜変更可能である。
（パルス幅制御回路２０の具体的構成）
図５は、パルス幅制御回路２０の具体的構成の一例を示す回路図である。
図５に示すように、パルス幅制御回路２０は、単純な回路構成で実現可能であって、インバータ群２０１とインバータ群２０２とを有する。図５の例では、各インバータ群２０１，２０２を構成するインバータの数が２個（偶数個）である。
図５は、パルス幅制御回路２０の具体的構成の一例を示す回路図である。
図５に示すように、パルス幅制御回路２０は、単純な回路構成で実現可能であって、インバータ群２０１とインバータ群２０２とを有する。図５の例では、各インバータ群２０１，２０２を構成するインバータの数が２個（偶数個）である。
例えば、制御信号Ｓ１がＬレベルの場合、インバータ群２０１は、比較結果ＵＰの立ち上がり及び立ち下がりを同じ遅延量で遅延させ、比較結果ＵＰｉとして出力する。インバータ群２０２は、比較結果ＤＮの立ち上がり及び立ち下がりを同じ遅延量で遅延させ、比較結果ＤＮｉとして出力する。他方、制御信号Ｓ１がＨレベルの場合、インバータ群２０１は、比較結果ＵＰの立ち上がりを立ち下がりよりも大きく遅延させ、比較結果ＵＰｉとして出力する。インバータ群２０２は、比較結果ＤＮの立ち上がりを立ち下がりよりも大きく遅延させ、比較結果ＤＮｉとして出力する。
それにより、パルス幅制御回路２０は、制御信号Ｓ１がＬレベルの場合、比較結果ＵＰ，ＤＮのパルスの幅を変化させずに比較結果ＵＰｉ，ＤＮｉとして出力し、制御信号Ｓ１がＨレベルの場合、比較結果ＵＰ，ＤＮのパルスの幅を所定幅分短くして比較結果ＵＰｉ，ＤＮｉとして出力することができる。
なお、パルス幅制御回路２０の構成は、上記に限られず、同等の機能を有する他の構成に適宜変更可能である。以下、パルス幅制御回路２０の他の構成例について説明する。
（パルス幅制御回路２０の変形例）
図６は、パルス幅制御回路２０の変形例をパルス幅制御回路２０ａとして示す回路図である。
図６に示すように、パルス幅制御回路２０ａは、インバータ群２０３と、インバータ群２０４と、セレクタ２０５と、セレクタ２０６と、を有する。
図６は、パルス幅制御回路２０の変形例をパルス幅制御回路２０ａとして示す回路図である。
図６に示すように、パルス幅制御回路２０ａは、インバータ群２０３と、インバータ群２０４と、セレクタ２０５と、セレクタ２０６と、を有する。
インバータ群２０３は、比較結果ＵＰの立ち上がりを立ち下がりよりも大きく遅延させて出力する。インバータ群２０４は、比較結果ＤＮの立ち上がりを立ち下がりよりも大きく遅延させて出力する。セレクタ２０５は、インバータ群２０３の出力及び比較結果ＵＰの何れかを制御信号Ｓ１に基づいて選択し、比較結果ＵＰｉとして出力する。セレクタ２０６は、インバータ群２０４の出力及び比較結果ＤＮの何れかを制御信号Ｓ１に基づいて選択し、比較結果ＤＮｉとして出力する。
それにより、パルス幅制御回路２０は、制御信号Ｓ１がＬレベルの場合、比較結果ＵＰ，ＤＮのパルスの幅を変化させずに比較結果ＵＰｉ，ＤＮｉとして出力し、制御信号Ｓ１がＨレベルの場合、比較結果ＵＰ，ＤＮのパルスの幅を所定幅分短くして比較結果ＵＰｉ，ＤＮｉとして出力することができる。
（チャージポンプ１４）
比例パス側のチャージポンプ１４は、位相比較器１３の比較結果ＵＰｐ，ＤＮｐに応じた電流（第１電流）Ｉｐを生成する回路である。
比例パス側のチャージポンプ１４は、位相比較器１３の比較結果ＵＰｐ，ＤＮｐに応じた電流（第１電流）Ｉｐを生成する回路である。
図７は、チャージポンプ１４の具体的構成の一例を示す回路図である。
図７に示すように、チャージポンプ１４は、定電流源１４１，１４２と、スイッチ１４３，１４４と、を有する。各スイッチ１４３，１４４は、例えば、Ｎチャネル型ＭＯＳトランジスタである。
図７に示すように、チャージポンプ１４は、定電流源１４１，１４２と、スイッチ１４３，１４４と、を有する。各スイッチ１４３，１４４は、例えば、Ｎチャネル型ＭＯＳトランジスタである。
定電流源１４１は、電源電圧端子ＶＤＤ側に設けられている。スイッチ１４３は、定電流源１４１と出力ノードＮ１との間に設けられ、比較結果ＵＰｐに基づいてオンオフする。定電流源１４２は、接地電圧端子ＧＮＤ側に設けられている。スイッチ１４４は、定電流源１４２と出力ノードＮ１との間に設けられ、比較結果ＤＮｐに基づいてオンオフする。
例えば、比較結果ＵＰｐ，ＤＮｐのパルス幅が同じである場合、スイッチ１４３，１４４が同じ期間オンするため、チャージポンプ１４は電流Ｉｐを生成しない。他方、比較結果ＵＰｐ，ＤＮｐのパルス幅が異なる場合、スイッチ１４３，１４４のそれぞれのオン期間が異なるため、チャージポンプ１４は電流Ｉｐを生成する。より具体的には、比較結果ＵＰｐのパルス幅が比較結果ＤＮｐのパルス幅よりも長い場合、そのパルス幅の差（即ち、位相差）に相当する期間、チャージポンプ１４はフィルタ１６に電荷を蓄積し、比較結果ＤＮｐのパルス幅が比較結果ＵＰｐのパルス幅よりも長い場合、そのパルス幅の差（即ち、位相差）に相当する期間、チャージポンプ１４はフィルタ１６に蓄積された電荷を引き抜く。
なお、チャージポンプ１４の構成は、上記に限られず、同等の機能を有する他の構成に適宜変更可能である。
（フィルタ１６）
比例パス側のフィルタ１６は、所謂ローパスフィルタであって、チャージポンプ１４から出力された電流Ｉｐに基づき発生した電圧の高周波成分を除去して制御電圧（第１制御電圧）Ｖｐを生成する。
比例パス側のフィルタ１６は、所謂ローパスフィルタであって、チャージポンプ１４から出力された電流Ｉｐに基づき発生した電圧の高周波成分を除去して制御電圧（第１制御電圧）Ｖｐを生成する。
図８は、フィルタ１６の具体的構成の一例を示す回路図である。
図８に示すように、フィルタ１６は、抵抗素子１６１及び容量素子１６２を有する。抵抗素子１６１及び容量素子１６２は、チャージポンプ１４の出力端子と接地電圧端子ＧＮＤとの間に並列に設けられている。なお、フィルタ１６の構成は、上記に限られず、同等の機能を有する他の構成に適宜変更可能である。
図８に示すように、フィルタ１６は、抵抗素子１６１及び容量素子１６２を有する。抵抗素子１６１及び容量素子１６２は、チャージポンプ１４の出力端子と接地電圧端子ＧＮＤとの間に並列に設けられている。なお、フィルタ１６の構成は、上記に限られず、同等の機能を有する他の構成に適宜変更可能である。
かかる構成により、比例パスでは、比較結果ＵＰｐ，ＤＮｐにより表される位相差に比例した制御電圧Ｖｐが生成される。
（チャージポンプ１５）
積分パス側のチャージポンプ１５は、パルス幅制御回路２０の出力である比較結果ＵＰｉ，ＤＮｉに応じた電流（第２電流）Ｉｉを生成する回路である。
積分パス側のチャージポンプ１５は、パルス幅制御回路２０の出力である比較結果ＵＰｉ，ＤＮｉに応じた電流（第２電流）Ｉｉを生成する回路である。
図９は、チャージポンプ１５の具体的構成の一例を示す回路図である。
図９に示すように、チャージポンプ１５は、定電流源１５１，１５２と、スイッチ１５３，１５４と、を有する。定電流源１５１，１５２及びスイッチ１５３，１５４は、それぞれ、チャージポンプ１４における定電流源１４１，１４２及びスイッチ１４３，１４４に対応する。チャージポンプ１５の詳細については、チャージポンプ１４と同様であるため、その説明を省略する。
図９に示すように、チャージポンプ１５は、定電流源１５１，１５２と、スイッチ１５３，１５４と、を有する。定電流源１５１，１５２及びスイッチ１５３，１５４は、それぞれ、チャージポンプ１４における定電流源１４１，１４２及びスイッチ１４３，１４４に対応する。チャージポンプ１５の詳細については、チャージポンプ１４と同様であるため、その説明を省略する。
なお、チャージポンプ１５の構成は、上記に限られず、同等の機能を有する他の構成に適宜変更可能である。
（フィルタ１７）
積分パス側のフィルタ１７は、チャージポンプ１５により生成された電流Ｉｉの積分結果を制御電圧（第２制御電圧）Ｖｉとして出力する回路である。
積分パス側のフィルタ１７は、チャージポンプ１５により生成された電流Ｉｉの積分結果を制御電圧（第２制御電圧）Ｖｉとして出力する回路である。
図１０は、フィルタ１７の具体的構成の一例を示す回路図である。
図１０に示すように、フィルタ１７は、チャージポンプ１５の出力端子と接地電圧端子ＧＮＤとの間に設けられた容量素子１７１を有する。
図１０に示すように、フィルタ１７は、チャージポンプ１５の出力端子と接地電圧端子ＧＮＤとの間に設けられた容量素子１７１を有する。
フィルタ１７では、容量素子１７１に電流Ｉｉの電荷が蓄積され、又は、電流Ｉｉの電荷が容量素子１７１から放電される。そして、容量素子１７１に蓄積された電荷に応じた電圧が制御電圧Ｖｉとして出力される。
かかる構成により、積分パスでは、比較結果ＵＰｉ，ＤＮｉに応じた電流を積分した結果が制御電圧Ｖｉとして生成される。
（電圧制御発振器１８）
電圧制御発振器１８は、制御電圧Ｖｐ，Ｖｉに応じた周波数の発振信号を出力する。例えば、電圧制御発振器１８は、制御電圧Ｖｐ，Ｖｉが大きくなるほど、発振信号の周波数を大きくし、制御電圧Ｖｐ，Ｖｉが小さくなるほど、発振信号の周波数を小さくする。
電圧制御発振器１８は、制御電圧Ｖｐ，Ｖｉに応じた周波数の発振信号を出力する。例えば、電圧制御発振器１８は、制御電圧Ｖｐ，Ｖｉが大きくなるほど、発振信号の周波数を大きくし、制御電圧Ｖｐ，Ｖｉが小さくなるほど、発振信号の周波数を小さくする。
（分周器１９）
分周器１９は、電圧制御発振器１８から出力された発振信号を分周してクロック信号ＣＬＫとして出力する。なお、クロック信号ＣＬＫは、フィードバック信号ＦＥＢとしても用いられる。
分周器１９は、電圧制御発振器１８から出力された発振信号を分周してクロック信号ＣＬＫとして出力する。なお、クロック信号ＣＬＫは、フィードバック信号ＦＥＢとしても用いられる。
なお、分周器１１，１２，１９は、必須ではなく、ＰＬＬ回路１の用途に応じてその一部又は全部が省略されてもよい。例えば、分周器１９が省略された場合、電圧制御発振器１８の出力は、直接クロック信号ＣＬＫ及びフィードバック信号ＦＥＢとして用いられる。
（ＰＬＬ回路１の動作）
次に、ＰＬＬ回路１の動作について説明する。
ＰＬＬ回路１において、分周器１１は基準信号ＲＥＦを分周し、分周器１２はフィードバック信号ＦＥＢを分周する。位相比較器１３は、分周器１１，１２のそれぞれの出力の位相を比較して比較結果ＵＰ，ＤＮを出力する。パルス幅制御部１０は、比較結果ＵＰ，ＤＮのパルスの幅を調整して、比較結果ＵＰｐ，ＤＮｐ及び比較結果ＵＰｉ，ＤＮｉを出力する。
次に、ＰＬＬ回路１の動作について説明する。
ＰＬＬ回路１において、分周器１１は基準信号ＲＥＦを分周し、分周器１２はフィードバック信号ＦＥＢを分周する。位相比較器１３は、分周器１１，１２のそれぞれの出力の位相を比較して比較結果ＵＰ，ＤＮを出力する。パルス幅制御部１０は、比較結果ＵＰ，ＤＮのパルスの幅を調整して、比較結果ＵＰｐ，ＤＮｐ及び比較結果ＵＰｉ，ＤＮｉを出力する。
比例パスにおいて、チャージポンプ１４は、比較結果ＵＰｐ，ＤＮｐのそれぞれのパルス幅の差に応じた電流Ｉｐを出力する。フィルタ１６は、電流Ｉｐに基づき発生した電圧の高周波成分を除去して制御電圧Ｖｐを出力する。
積分パスにおいて、チャージポンプ１５は、比較結果ＵＰｉ，ＤＮｉのそれぞれのパルス幅の差に応じた電流Ｉｉを出力する。フィルタ１７は、電流Ｉｉを積分した結果を制御電圧Ｖｉとして出力する。
電圧制御発振器１８は、制御電圧Ｖｐ，Ｖｉに応じた周波数の発振信号を生成する。分周器１９は、この発振信号を分周してクロック信号ＣＬＫとして出力する。このクロック信号ＣＬＫはフィードバック信号ＦＥＢとしても用いられる。
例えば、ＰＬＬ回路１は、フィードバック信号ＦＥＢ（クロック信号ＣＬＫ）の位相が基準信号ＲＥＦの位相より遅れている場合には、クロック信号ＣＬＫの周波数を上昇させ、フィードバック信号ＦＥＢの位相が基準信号ＲＥＦの位相より進んでいる場合には、クロック信号ＣＬＫの周波数を低下させる。それにより、ＰＬＬ回路１は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢのそれぞれの位相を一致させる。
例えば、基準信号ＲＥＦ及びフィードバック信号ＦＥＢの周波数を１００ＭＨｚとし、分周器１１，１２，１９のそれぞれの分周比を１，１０，１とすると、電圧制御発振器１８の発振周波数は１ＧＨｚとなる。
ここで、比例パスは、電荷保持機能を有さず、位相比較器１３による比較のたびに位相差の微調整を行う。積分パスは、電荷保持機能を有し、周波数情報を保持する。そのため、位相オフセットは、主として電荷保持機能を有する積分パスに設けられたチャージポンプ１５の電流ばらつき（より詳細には、チャージポンプ１５を構成するスイッチ１５３，１５４に流れる電流のばらつき）に起因して発生し得る。換言すると、積分パス側のチャージポンプ１５の電流ばらつきを改善することより、位相オフセットを低減することが可能となる。
そこで、パルス幅制御部１０は、例えば制御信号Ｓ１がＨレベルの場合に、比較結果ＵＰ，ＤＮのパルスの幅を調整して、比較結果ＵＰｐ，ＤＮｐ及びそれより短いパルス幅の比較結果ＵＰｉ，ＤＮｉを出力する。
このとき、比較結果ＵＰｐ，ＤＮｐの不感帯防止パルスの幅はチャージポンプ１４にて感知可能な最小パルス幅以上となるように調整されている。それにより、比例パス側のチャージポンプ１４は、基準信号ＲＥＦ及びフィードバック信号ＦＥＢ間の位相差が最小パルス幅より小さくても、その位相差を感知して正常に位相調整することができる（図１１の左を参照）。
他方、比較結果ＵＰｉ，ＤＮｉの不感帯防止パルスの幅は、例えば、チャージポンプ１５にて感知可能な最小パルス幅より小さくなるように調整されている。そのため、比較結果ＵＰｉ，ＤＮｉのパルスの幅は、チャージポンプ１５にて感知可能な最小パルス幅より小さくなり得る。したがって、積分パス側のチャージポンプ１５は、比較結果ＵＰｉ，ＤＮｉのパルス幅がチャージポンプ１５にて感知可能な最小パルス幅より小さくなると、当該比較結果ＵＰｉ，ＤＮｉを感知できなくなる（図１１の右を参照）。しかしながら、この期間、チャージポンプ１５を構成するスイッチ１５３，１５４には電流が流れなくなるため、チャージポンプ１５の電流ばらつきが生じなくなり、その結果、位相オフセットは無くなる。また、位相オフセットが無くなると、位相オフセットに起因して生じる電圧制御発振器１８の出力のジッタも生じなくなる。なお、不感帯防止パルス幅は、ノイズ感度を増加させすぎないように、適切に調整される必要がある。
それにより、ＰＬＬ回路１は、比例パス側にて位相差の微調整を行いつつ、積分パス側のチャージポンプ１５の電流ばらつきの影響を抑制して位相オフセットを低減することができる。また、位相オフセットを低減することにより、位相オフセットに起因して生じる電圧制御発振器１８の出力のジッタを低減することができる。
なお、積分パス側のチャージポンプ１５の、ロック時における不感知動作と、ジッタ発生等に伴う感知動作と、の切り替えは連続的かつ自動的に行われるため、特別な制御は不要である。
これらのことから、ＰＬＬ回路１は、厳しい位相調整要求を満たすような、精度の高い発振信号を生成することができる。他方、厳しい位相調整が要求されていない場合には、その分、位相オフセット及びジッタの許容範囲が大きくなるため、ＰＬＬ回路１のさらなる小面積化及び低消費電力化が可能となる。
なお、比較結果ＵＰｉ，ＤＮｉの不感帯防止パルスの幅は、チャージポンプ１５にて感知可能な最小パルス幅より短くする必要はなく、少なくとも比較結果ＵＰｐ，ＤＮｐの不感帯防止パルスの幅よりも短ければよい。それにより、積分パス側のチャージポンプ１５を構成するスイッチ１５３，１５４に流れる電流の誤差生成期間を少なくすることができるため、当該スイッチ１５３，１５４に流れる電流のばらつきの影響を抑制して位相オフセットを低減することができる。
このように、ＰＬＬ回路１は、位相比較器の比較結果のパルスの幅を調整して、積分パス側のチャージポンプ１５に供給されるパルスの幅を、比例パス側のチャージポンプ１４に供給されるパルスの幅よりも短くする。なお、比例パス側のチャージポンプ１４に供給される不感帯防止パルスの幅はチャージポンプ１４にて感知可能な最小パルス幅以上にする。それにより、ＰＬＬ回路１は、比例パス側にて位相差の微調整を行いつつ、積分パス側のチャージポンプ１５の電流ばらつきの影響を抑制して位相オフセットを低減することができる。また、位相オフセットを低減することにより、位相オフセットに起因して生じる電圧制御発振器１８の出力のジッタを低減することができる。その結果、ＰＬＬ回路１は、精度の高い発振信号を生成することができる。
なお、ＰＬＬ回路１は、デュアルループ構成であるため、シングルループ構成の場合よりも、フィルタ１６，１７に設けられた容量素子の規模を十分に小さくすることができる。その結果、ＰＬＬ回路１は、小面積化を実現することができる。
また、ＰＬＬ回路１は、パルス幅制御回路２０を用いてチャージポンプ１５の電流ばらつきを抑制しており、チャージポンプ１５自体に電流ばらつきを抑える機能を設ける必要がない。つまり、チャージポンプ１５の構成を簡素化することができる。その結果、ＰＬＬ回路１は、低消費電力化を実現することができる。
要するに、ＰＬＬ回路１は、小面積化、低消費電力化、低オフセット化、及び、低ジッタ化を実現することができる。
＜実施の形態２＞
図１２は、実施の形態２に係るＰＬＬ回路２を示すブロック図である。ＰＬＬ回路２は、自身の位相オフセットが規定値以下であるかをテストする機能を有する。
図１２は、実施の形態２に係るＰＬＬ回路２を示すブロック図である。ＰＬＬ回路２は、自身の位相オフセットが規定値以下であるかをテストする機能を有する。
図１２に示すように、ＰＬＬ回路２は、ＰＬＬ回路１と比較して、位相差測定回路２１をさらに備える。また、ＰＬＬ回路２に設けられたパルス幅制御回路２０は、比較結果ＵＰ，ＤＮ、比較結果ＵＰ，ＤＮのパルスの幅を短くした比較結果、及び、比較結果ＵＰ，ＤＮのパルスの幅を長くした比較結果の何れかを、制御信号Ｓ１に基づいて選択して、比較結果ＵＰｉ，ＤＮｉとして出力する。ＰＬＬ回路２のその他の構成については、ＰＬＬ回路１と同様であるため、その説明を省略する。
テスト時、パルス幅制御回路２０は、比較結果ＵＰ，ＤＮのパルスの幅（不感帯防止パルスの幅）を所定幅（第２所定幅）長くして比較結果ＵＰｉ，ＤＮｉとして出力する。ここで、位相オフセットは、不感帯防止パルス幅に比例する。即ち、不感帯防止パルス幅が２倍になると、位相オフセットも２倍になる。したがって、不感帯防止パルス幅を広げることで位相オフセットの測定が容易になる。
位相差測定回路２１は、位相比較器１３の比較結果ＵＰ，ＤＮから位相オフセットを測定する回路である。
例えば、位相差測定回路２１はフリップフロップである。このフリップフロップのデータ入力端子及びクロック入力端子にはそれぞれ比較結果ＵＰ，ＤＮが供給される。不感帯防止パルス幅を広くしたときの位相オフセットが小さい場合、比較結果ＵＰ，ＤＮのそれぞれの立ち上がりタイミングが近くなるため、このフリップフロップは論理値０及び１を交互に出力する（図１３の左）。他方、不感帯防止パルス幅を広くしたときの位相オフセットが大きい場合、比較結果ＵＰ，ＤＮのそれぞれの立ち上がりタイミングが十分に離れるため、このフリップフロップは論理値１を出力し続ける（図１３の右）。そこで、例えば、不感帯防止パルスの幅をある幅分だけ広くしたときのフリップフロップの出力値を観測することで、位相オフセットが規定値以下であるかを判断することができる。
本実施の形態では、パルス幅制御回路２０が、比較結果ＵＰ，ＤＮ、比較結果ＵＰ，ＤＮのパルスの幅を短くした比較結果、及び、比較結果ＵＰ，ＤＮのパルスの幅を長くした比較結果の何れかを制御信号Ｓ１に基づいて選択して比較結果ＵＰｉ，ＤＮｉとして出力する場合を例に説明したがこれに限られない。パルス幅制御回路２０は、比較結果ＵＰ，ＤＮ、及び、比較結果ＵＰ，ＤＮのパルスの幅を長くした比較結果の何れかを、制御信号Ｓ１に基づいて選択して比較結果ＵＰｉ，ＤＮｉとして出力する構成であってもよい。あるいは、パルス幅制御回路２０は、比較結果ＵＰ，ＤＮのパルスの幅を短くした比較結果、及び、比較結果ＵＰ，ＤＮのパルスの幅を長くした比較結果の何れかを、制御信号Ｓ１に基づいて選択して比較結果ＵＰｉ，ＤＮｉとして出力する構成であってもよい。
本実施の形態では、位相差測定回路２１がＰＬＬ回路２内に設けられた場合を例に説明したが、これに限られない。位相差測定回路２１は、ＰＬＬ回路２外部に設けられてもよい。
（関連技術との差異）
特許文献１に開示された構成では、アップ信号及びダウン信号の幅の差を検出するための高精度の検出回路が必要になってしまう。また、既に説明したように、特許文献１に開示された構成では、位相比較器のレプリカによりアップ信号及びダウン信号のそれぞれの幅の差を検出しているため、位相比較器とそのレプリカとの間の相対ばらつきの影響で位相オフセットを効果的に低減することができない。さらに、仮にアップ信号及びダウン信号の幅の差を検出することができたとしても、チャージポンプの出力電流は、電流制御ユニット単位で調整されるため、位相オフセットを十分に低減することができない。
特許文献１に開示された構成では、アップ信号及びダウン信号の幅の差を検出するための高精度の検出回路が必要になってしまう。また、既に説明したように、特許文献１に開示された構成では、位相比較器のレプリカによりアップ信号及びダウン信号のそれぞれの幅の差を検出しているため、位相比較器とそのレプリカとの間の相対ばらつきの影響で位相オフセットを効果的に低減することができない。さらに、仮にアップ信号及びダウン信号の幅の差を検出することができたとしても、チャージポンプの出力電流は、電流制御ユニット単位で調整されるため、位相オフセットを十分に低減することができない。
それに対し、ＰＬＬ回路１は、積分パス側のチャージポンプ１５に供給される不感帯防止パルスの幅を短くして、当該チャージポンプ１５を構成するスイッチ１５３，１５４に流れる電流の誤差生成期間を少なくすることにより、位相オフセットに影響を与えるチャージポンプ１５の電流ばらつきを抑制している。そのため、ＰＬＬ回路１は、上記した高精度な検出回路や位相比較器のレプリカを設ける必要がない。さらに、ＰＬＬ回路１は、積分パス側のチャージポンプ１５に供給される不感帯防止パルスの幅を当該チャージポンプ１５にて感知可能な最小パルス幅より小さくすることで、位相オフセットを実質的に０にすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
上記実施の形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
基準信号及びフィードバック信号のそれぞれの位相を比較して第１比較結果を出力する位相比較器と、
前記第１比較結果、及び、前記第１比較結果のパルスの幅を第２所定幅分長くした比較結果を、外部制御信号に基づいて選択的に第２比較結果として出力するパルス幅制御回路と、
前記第１比較結果に応じた第１電流を出力する第１チャージポンプと、
前記第２比較結果に応じた第２電流を出力する第２チャージポンプと、
前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力する第１フィルタと、
前記第２電流を積分した結果を第２制御電圧として出力する第２フィルタと、
前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として前記位相比較器に帰還する発振器と、を備えたＰＬＬ回路。
基準信号及びフィードバック信号のそれぞれの位相を比較して第１比較結果を出力する位相比較器と、
前記第１比較結果、及び、前記第１比較結果のパルスの幅を第２所定幅分長くした比較結果を、外部制御信号に基づいて選択的に第２比較結果として出力するパルス幅制御回路と、
前記第１比較結果に応じた第１電流を出力する第１チャージポンプと、
前記第２比較結果に応じた第２電流を出力する第２チャージポンプと、
前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力する第１フィルタと、
前記第２電流を積分した結果を第２制御電圧として出力する第２フィルタと、
前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として前記位相比較器に帰還する発振器と、を備えたＰＬＬ回路。
（付記２）
前記パルス幅制御回路は、前記第１比較結果、及び、前記第１比較結果のパルスの幅を第２所定幅分長くした比較結果に加え、前記第１比較結果のパルスの幅を第１所定幅分短くした比較結果を、前記外部制御信号に基づいて選択的に前記第２比較結果として出力する、付記１に記載のＰＬＬ回路。
前記パルス幅制御回路は、前記第１比較結果、及び、前記第１比較結果のパルスの幅を第２所定幅分長くした比較結果に加え、前記第１比較結果のパルスの幅を第１所定幅分短くした比較結果を、前記外部制御信号に基づいて選択的に前記第２比較結果として出力する、付記１に記載のＰＬＬ回路。
（付記３）
基準信号及びフィードバック信号のそれぞれの位相を比較して基準比較結果を出力し、
前記基準比較結果のパルスの幅を調整して第１及び第２比較結果を出力し、
前記第１比較結果に応じた第１電流を出力し、
前記第２比較結果に応じた第２電流を出力し、
前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力し、
前記第２電流を積分した結果を第２制御電圧として出力し、
前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として用い、
前記第２比較結果のパルスの幅を所定幅分長くして出力したうえで、ロック時の前記基準信号及び前記フィードバック信号のそれぞれの位相差を測定する、ＰＬＬ回路のテスト方法。
基準信号及びフィードバック信号のそれぞれの位相を比較して基準比較結果を出力し、
前記基準比較結果のパルスの幅を調整して第１及び第２比較結果を出力し、
前記第１比較結果に応じた第１電流を出力し、
前記第２比較結果に応じた第２電流を出力し、
前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力し、
前記第２電流を積分した結果を第２制御電圧として出力し、
前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として用い、
前記第２比較結果のパルスの幅を所定幅分長くして出力したうえで、ロック時の前記基準信号及び前記フィードバック信号のそれぞれの位相差を測定する、ＰＬＬ回路のテスト方法。
１ ＰＬＬ回路
２ ＰＬＬ回路
１０ パルス幅制御部
１１ 分周器
１２ 分周器
１３ 位相比較器
１４ チャージポンプ
１５ チャージポンプ
１６ フィルタ
１７ フィルタ
１８ 電圧制御発振器
１９ 分周器
２０ パルス幅制御回路
２０ａ パルス幅制御回路
２１ 位相差測定回路
１３１ フリップフロップ
１３２ フリップフロップ
１３３ 論理積回路
１４１ 定電流源
１４２ 定電流源
１４３ スイッチ
１４４ スイッチ
１５１ 定電流源
１５２ 定電流源
１５３ スイッチ
１５４ スイッチ
１６１ 抵抗素子
１６２ 容量素子
１７１ 容量素子
２０１〜２０４ インバータ群
２０５，２０６ セレクタ
２ ＰＬＬ回路
１０ パルス幅制御部
１１ 分周器
１２ 分周器
１３ 位相比較器
１４ チャージポンプ
１５ チャージポンプ
１６ フィルタ
１７ フィルタ
１８ 電圧制御発振器
１９ 分周器
２０ パルス幅制御回路
２０ａ パルス幅制御回路
２１ 位相差測定回路
１３１ フリップフロップ
１３２ フリップフロップ
１３３ 論理積回路
１４１ 定電流源
１４２ 定電流源
１４３ スイッチ
１４４ スイッチ
１５１ 定電流源
１５２ 定電流源
１５３ スイッチ
１５４ スイッチ
１６１ 抵抗素子
１６２ 容量素子
１７１ 容量素子
２０１〜２０４ インバータ群
２０５，２０６ セレクタ
Claims (4)
- 基準信号及びフィードバック信号のそれぞれの位相を比較して基準比較結果を出力する位相比較器と、
前記基準比較結果のパルスの幅を調整して、第１比較結果及び第２比較結果を出力するパルス幅制御部と、
前記第１比較結果に応じた第１電流を出力する第１チャージポンプと、
前記第２比較結果に応じた第２電流を出力する第２チャージポンプと、
前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力する第１フィルタと、
前記第２電流を積分した結果を第２制御電圧として出力する第２フィルタと、
前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として前記位相比較器に帰還する発振器と、を備え、
前記パルス幅制御部は、
前記基準比較結果のパルスの幅を第１所定幅分短くした比較結果と、前記基準比較結果と、を外部制御信号に基づいて選択的に前記第２比較結果として出力するパルス幅制御回路を有し、
前記パルス幅制御部は、前記基準比較結果を前記第１比較結果として出力する、
ＰＬＬ回路。 - 基準信号及びフィードバック信号のそれぞれの位相を比較して基準比較結果を出力する位相比較器と、
前記基準比較結果のパルスの幅を調整して、第１比較結果及び第２比較結果を出力するパルス幅制御部と、
前記第１比較結果に応じた第１電流を出力する第１チャージポンプと、
前記第２比較結果に応じた第２電流を出力する第２チャージポンプと、
前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力する第１フィルタと、
前記第２電流を積分した結果を第２制御電圧として出力する第２フィルタと、
前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として前記位相比較器に帰還する発振器と、を備え、
前記パルス幅制御部は、
前記基準比較結果のパルスの幅を第１所定幅分短くした比較結果と、前記基準比較結果のパルスの幅を第２所定幅分長くした比較結果と、を外部制御信号に基づいて選択的に前記第２比較結果として出力するパルス幅制御回路を有し、
前記パルス幅制御部は、前記基準比較結果を前記第１比較結果として出力する、
ＰＬＬ回路。 - 前記パルス幅制御回路は、前記基準比較結果のパルスの幅を第１所定幅分短くした比較結果、及び、前記基準比較結果に加え、前記基準比較結果のパルスの幅を第２所定幅分長くした比較結果を、前記外部制御信号に基づいて選択的に前記第２比較結果として出力する、請求項１に記載のＰＬＬ回路。
- 基準信号及びフィードバック信号のそれぞれの位相を比較して基準比較結果を出力し、
前記基準比較結果のパルスの幅を調整して、第１比較結果及び第２比較結果を出力し、
前記第１比較結果に応じた第１電流を出力し、
前記第２比較結果に応じた第２電流を出力し、
前記第１電流に基づき発生した電圧の高周波成分を除去して第１制御電圧を出力し、
前記第２電流を積分した結果を第２制御電圧として出力し、
前記第１及び前記第２制御電圧に応じた周波数の発振信号を生成するとともに、当該発振信号を前記フィードバック信号として用い、
前記第１比較結果及び前記第２比較結果を出力するステップでは、
前記基準比較結果を前記第１比較結果として出力し、
前記基準比較結果のパルスの幅を第１所定幅分短くして前記第２比較結果として出力し、
さらに、テスト時には、前記基準比較結果のパルスの幅を第２所定幅分長くして前記第２比較結果として出力したうえで、ロック時の前記基準信号及び前記フィードバック信号の位相差を測定する、
ＰＬＬ回路の制御方法。
Priority Applications (2)
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|---|---|---|---|
| JP2015030303A JP6469474B2 (ja) | 2015-02-19 | 2015-02-19 | Ｐｌｌ回路及びその制御方法 |
| US14/960,952 US9553718B2 (en) | 2015-02-19 | 2015-12-07 | PLL circuit and control method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015030303A JP6469474B2 (ja) | 2015-02-19 | 2015-02-19 | Ｐｌｌ回路及びその制御方法 |
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| JP2016152573A JP2016152573A (ja) | 2016-08-22 |
| JP6469474B2 true JP6469474B2 (ja) | 2019-02-13 |
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Family Applications (1)
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| JP2015030303A Active JP6469474B2 (ja) | 2015-02-19 | 2015-02-19 | Ｐｌｌ回路及びその制御方法 |
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2015
- 2015-02-19 JP JP2015030303A patent/JP6469474B2/ja active Active
- 2015-12-07 US US14/960,952 patent/US9553718B2/en not_active Expired - Fee Related
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| US20160248579A1 (en) | 2016-08-25 |
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