CN117222960A - 基于时钟循环时间测量的自适应频率缩放 - Google Patents
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Abstract
一种使用一杂讯调变代理(NMA)以对在一半导体集成电路(IC)中产生一时钟信号进行控制，该杂讯调变代理经组态以测量该时钟信号并且输出指示该时钟信号的一有效循环时间的一参数。一自适应频率缩放(AFS)电路基于该NMA的该输出指示该半导体IC的一电源供应电压的一改变而选择性地调整该时钟信号的一频率。
Description
相关申请案的交叉参考
本申请案主张于2021年4月7日提交的标题为「基于时钟循环时间测量的自适应频率缩放(Adaptive Frequency Scaling Based On Clock Cycle Time Measurement)」的美国临时专利申请案第63/171,622号的优先权。
技术领域
本发明关于集成电路领域。
背景技术
集成电路(IC)可包括在扁平半导体基板(诸如硅晶圆)上的模拟及数字电子电路。使用光微影技术将微型晶体管印刷至基板上，以在极其小面积中生产具有数十亿个晶体管的复杂电路，从而使利用IC的现代电子电路设计既低成本又具有高效能。IC在工厂(称为晶圆代工厂)的装配线中生产，这些工厂已使IC(诸如互补金属氧化物半导体(CMOS)IC)的生产商品化。数字IC含有配置在晶圆上的功能及/或逻辑单元中的数十亿晶体管，且封装在金属、塑胶、玻璃或陶瓷外壳中。外壳或「封装」诸如借由使用焊料连接至电路板。封装类型可包括引线框架(通孔、表面安装、晶片载体及/或其类似物)、接脚格栅阵列、晶片级封装、球栅阵列及/或其类似物，以在IC垫与电路板之间进行连接。如本文中所使用，术语IC意指包括封装的集成电路。
半导体IC使用由时钟信号控制的同步数字逻辑。时钟信号在半导体IC上产生。各种因素可导致时钟频率发生改变。自适应频率缩放(AFS)以控制时钟频率而闻名。控制AFS操作对于半导体IC的最佳效能是期望的。
相关技术的前述实例及与其相关的限制旨在为说明性而非排他性的。在阅读说明书及研究诸图时，相关领域的其他限制对于所属技术领域中具有通常知识者将为显而易见。
发明内容
结合旨在为例示性及说明性而非限制范围的系统、工具及方法来描述及说明其以下具体实例及其态样。
在一具体实例中，提供一种用于在半导体集成电路(IC)中产生时钟信号的控制器，该控制器包含：杂讯调变代理(NMA)，其经组态以测量时钟信号并且输出指示时钟信号的有效循环时间的参数；及自适应频率缩放(AFS)电路，其经选择性地组态以基于NMA的输出指示半导体IC的电源供应电压的改变而调整时钟信号的频率。
在具体实例中，AFS电路经组态以在NMA的输出下降低于第一临限值的情况下启动调整时钟信号的频率。在具体实例中，AFS电路经组态以在NMA的输出上升超过第二临限值的情况下撤销启动调整时钟信号的频率，第二临限值高于第一临限值。
在具体实例中，AFS电路在经启动时经组态以回应于NMA的输出指示时钟信号的有效循环时间的缩减而缩减时钟信号的频率。
在具体实例中，NMA包含：时间数字转换器，其经配置以将输入时钟信号的循环时间的测量值输出，指示时钟信号的有效循环时间的参数是基于时间数字转换器的测量输出。在具体实例中，时间数字转换器包含分接延迟线。在具体实例中，NMA进一步包含：输入端，其经配置以接收时钟信号；时钟分频器，其经组态以对所接收的时钟信号进行分频，并且提供经分频时钟信号；校准缓冲器，其经组态以调整经分频时钟信号，时间数字转换器的输入时钟信号是经调整的经分频时钟信号；及NMA处理逻辑，其经组态以接收来自时间数字转换器的测量输出并且产生指示时钟信号的有效循环时间的参数。
在具体实例中，AFS电路包含：电源接脚电压输入，其经配置以接收用于IC的电源接脚电压；滤波器，其经组态以处理所接收的电源接脚电压并且产生用于输入至时钟产生器的锁相环路(PLL)的PLL滤波器输入；及AFS处理逻辑，其经组态以接收NMA的输出，并且回应于所接收的NMA的输出而控制PLL输出。在具体实例中，PLL滤波器输入经提供为至PLL的输入，以与PLL的低通滤波器的输出求和及/或作为至PLL的信号产生器的输入的成分。
在具体实例中，AFS电路包含：AFS处理逻辑，其包含经组态以自多个时钟产生器电路中的一者作出选择的时钟选择逻辑，每一时钟产生器电路经组态以产生各自不同频率的时钟信号，该时钟信号是由所选择时钟产生器电路在该半导体IC中提供该时钟信号时所产生。
在具体实例中，AFS处理逻辑经组态以回应于所接收的NMA的输出来控制PLL滤波器输入或时钟选择逻辑的启动及/或调整PLL滤波器输入或时钟选择逻辑。
根据进一步具体实例，可提供一种半导体集成电路(IC)，其包含时钟产生电路及如本文中所揭示的用于产生时钟信号的控制器。
根据其他具体实例，提供一种用于在半导体集成电路(IC)中产生时钟信号的方法，该方法包含：测量时钟信号以提供指示时钟信号的有效循环时间的参数；及使用自适应频率缩放(AFS)电路，基于指示时钟信号的有效循环时间的参数，选择性地调整时钟信号的频率。
在具体实例中，该方法进一步包含在指示时钟信号的有效循环时间的参数下降低于第一临限值的情况下将调整或切换时钟信号的频率予以启动。在具体实例中，该方法进一步包含在指示时钟信号的有效循环时间的参数上升超过第二临限值的情况下将调整或切换时钟信号的频率予以撤销启动，第二临限值高于第一临限值。
在具体实例中，该方法进一步包含：当AFS电路经启动时，回应于指示时钟信号的有效循环时间的参数指示时钟信号的有效循环时间的缩减而缩减时钟信号的频率。
在具体实例中，测量时钟信号以提供指示时钟信号的有效循环时间的参数的步骤由杂讯调变代理(NMA)执行，指示时钟信号的有效循环时间的参数为NMA的输出。
在具体实例中，NMA包含：时间数字转换器，其经配置以将输入时钟信号的循环时间的测量值输出，指示时钟信号的有效循环时间的参数是基于时间数字转换器的测量输出。在具体实例中，该方法进一步包含：在NMA处接收时钟信号；对所接收的时钟信号进行分频以提供经分频时钟信号；使用校准缓冲器来调整经分频时钟信号；在时间数字转换器处测量经调整的经分频时钟信号的循环时间；及使用来自时间数字转换器的测量输出来产生指示时钟信号的有效循环时间的参数。
在具体实例中，该方法进一步包含：接收用于IC的电源接脚电压；处理在滤波器处所接收的电源接脚电压，并且产生用于输入至时钟产生器的锁相环路(PLL)的PLL滤波器输入；及接收指示时钟信号的有效循环时间的参数，并且回应于所接收的指示时钟信号的有效循环时间的参数而控制PLL输出。
在具体实例中，该方法进一步包含：自多个时钟产生器电路中的一者作出选择，每一时钟产生器电路经组态以产生各自不同频率的时钟信号，时钟信号是由所选择时钟产生器电路在半导体IC中提供时钟信号时产生。
在具体实例中，该方法进一步包含回应于所接收的指示时钟信号的有效循环时间的参数而控制PLL滤波器输入或选择步骤的启动、及/或调整PLL滤波器输入或选择步骤。
除了上文所描述例示性态样及具体实例，参考图且借由研究以下详细描述，其他态样及具体实例将变得显而易见。所属技术领域中具有通常知识者将了解，即使未明确描述，亦可提供本文中所揭示特定特征的组合及子组合。
附图说明
在参考图中说明例示性具体实例。在图中所示出组件及特征的尺寸通常是为了表示方便及清楚起见而选择，且未必按比例示出。下文列出诸图。
图1示出来自半导体IC的实例时钟及数据波形，其示出由于杂讯引起的边限。
图2示意性地说明实例杂讯调变代理(NMA)。
图3示出半导体IC的电源供应接脚电压上的实例模拟杂讯。
图4A绘示在测量带有杂讯的时钟信号时，根据图2的来自NMA的时间数字转换器的示值读数的第一实例。
图4B示出图4A的标绘图叠加在图3的模拟杂讯上，以比较两者。
图5示意性地描绘半导体IC的典型核心时钟产生及分布电路。
图6示意性地描绘用于具有自适应频率缩放(AFS)的第一实施的半导体IC的实例时钟产生及分布电路。
图7示意性地描绘用于具有AFS的第二实施的半导体IC的实例时钟产生及分布电路。
图8示意性地描绘用于具有由NMA的输出控制的AFS的半导体IC的时钟产生及分布电路。
图9示出图4B及图5的示值读数，说明使用来自NMA的时间数字转换器的示值读数(readout)来控制AFS的实例。
图10绘示来自NMA的时间数字转换器的示值读数以及半导体IC的对应电源供应接脚电压的第二实例，以进一步说明AFS的实例控制。
具体实施方式
本文中揭示用以控制半导体集成电路(IC)中时钟信号的产生的装置、系统及方法。杂讯可导致半导体IC的电源供应接脚电压(VDD)下降。VDD下降于是可导致时钟频率缩减。自适应频率缩放(AFS)能够控制时钟频率，并且回应于侦测到VDD下降而将时钟频率维持在所要水平。
杂讯调变代理(NMA)可用于测量时钟信号的有效循环时间。发明人已发现NMA的输出可指示VDD下降。因此，使用此输出来控制VDD操作可有利地提供经改良AFS操作及较佳时钟频率控制。
参考图1，其示出来自半导体IC的具有循环周期(Tcyc)的实例时钟波形10以及实例数据波形20，示出由于杂讯引起的边限。如所说明，数据波形20的改变典型地在时钟信号边缘发生。在半导体IC内例如生成数据波形20的逻辑路径经设计成满足特定的时钟循环时间。举例而言，若特定逻辑路径应在频率为1GHz的时钟信号下运行，则逻辑路径(假设其为关键路径)的传播延迟(P_delay)应不超过1纳秒(小于任何正反器设置时间，Setup_time)，以避免时序错误。在数据波形20的改变与时钟波形10的下一上升边缘之间的持续时间可称为「边限」。此提供如何充分满足所设计传播延迟的量化表示式。
上述论述表示理想状况，亦即，其中系统中不存在任何实质上杂讯。在实际系统中，传播延迟(P_delay)受杂讯影响。因此，故障边限(M)亦受到影响：M＝Tcyc-P_delay-Setup_time。边限(M)典型地受以下两个杂讯源中的一者或两者的影响：电源供应杂讯，由电压杂讯30表示，并且在数据波形20中引起杂讯；及/或时钟抖动，由时序杂讯40表示，在时钟信号边缘引起杂讯，并且从而影响时钟频率。
因此，可基于在数据波形20的改变的平均时间与时钟波形10的下一上升边缘的平均时间之间的持续时间来考虑标称边限50。可基于在数据波形20的改变的最晚时间(由于电压杂讯30)与时钟波形10的下一上升边缘的最早时间(由于时序杂讯40—上升时钟边缘的两侧上说明的高斯时序杂讯，但应仅考虑其负振幅的最大值)之间的持续时间来考虑调变边限60。因此，时钟信号的有效循环时间可被认为是被减去调变边限60的标称或平均循环时间。举例而言，逻辑路径可经设计为在标称振幅(VDD-nom)的VDD下满足1ns的时钟循环时间。若电压杂讯水平为-20mV，则路径的传播延迟将增加，因此为了满足逻辑路径末端处的取样正反器的设置时间，循环时间应有效增加。换言之，考虑到电压杂讯及时钟抖动，逻辑区块的有效循环时间可认为等效于逻辑系统的最小操作循环时间(或相反，与最大操作频率对应的时间)。
有效循环时间可借由NMA测量。参考图2，示意性地说明实例NMA110。NMA110包含：时钟分频器111；可调式校准缓冲器113；时间数字转换器(TDC)116；控制器118；以及用于判定最小值及/或最大值暂存器119。时钟源100向时钟分频器111提供时钟信号105(r1_clk)，该时钟分频器提供经分频时钟信号112。典型地，时钟信号105仅时钟源在2GHz与4GHz之间时除以2。
经分频时钟信号112经提供作为输入至由控制器118控制的可调式校准缓冲器113。可调式校准缓冲器113调整经分频时钟信号112并且将经调整的经分频时钟信号114提供给TDC 116。TDC亦接收IC电源接脚电压(VDD)115并且向控制器118及暂存器119提供数字时间输出117。暂存器亦接收经分频时钟信号112。数字时间输出117在暂存器119中的8比特暂存器中编码，并且在TDC测量之后的两个时钟源周期准备就绪。暂存器119基于数字时间输出117及经分频时钟信号112来提供串行数据输出120。每当NMA开始测量(监测)周期时来实施校准。
如上文所论述，电源供应电压上的杂讯可导致VDD下降。此可由NMA侦测到。举例而言，考虑具有角频率ω0的时钟信号Vclk(t)及叠加杂讯信号Vn(t)＝Vmcos(ωmt)。时钟周期的改变由以下表示式给出：
TDC 116的输出表示有效时钟循环时间。TDC 116使用在每一分接头处配置有正反器的分接延迟线。有效时钟循环时间由输入至TDC 116的时钟循环时间的变化与VDD杂讯对TDC 116的延迟线的影响的组合来判定。因此，由于杂讯引起的VDD下降效应由TDC输出指示。此在下文使用实例进一步论述。
参考图3，示出半导体IC的电源供应接脚电压上的实例模拟杂讯。此示出频率为1600MHz的时钟信号的VDD下降效应。
参考图4A，绘示在测量图3的带杂讯的模拟时钟信号时根据图2自NMA的TDC的示值读数的第一实例。图4B依次说明图2的模拟杂讯叠加在图4B的TDC示值读数上，以进行比较。如可看出，两者相关：TDC输出与VDD输出同时显著下降，且反之亦然。因此，认识到使用TDC输出来控制时钟频率是有用的。现在论述实现此类控制的实施。
一般而言，可考虑用于在半导体集成电路(IC)中产生时钟信号的控制器，该控制器包含：杂讯调变代理(NMA)，其经组态以测量时钟信号并且输出指示时钟信号的有效循环时间的参数；及自适应频率缩放(AFS)电路，其经选择性地组态以基于NMA的输出指示半导体IC的电源供应电压的改变而调整时钟信号的频率。在对应态样中，可考虑用于在半导体IC中产生时钟信号的方法，该方法包含：测量时钟(特定而言，使用NMA)以提供指示时钟信号的有效循环时间的参数；及基于指示时钟信号的有效循环时间的参数表示出半导体IC的电源供应电压的改变，使用AFS电路选择性地调整时钟信号的频率。可进一步考虑包含根据本发明的时钟产生电路及用于产生时钟信号的控制器的半导体IC。
各种特征可适用于此等态样中的任一者。举例而言，NMA可包含时间数字转换器(TDC)。TDC可经配置以将输入时钟信号的循环时间的测量值输出，指示时钟信号的有效循环时间的参数是基于时间数字转换器的测量输出。TDC可包含分接延迟线。NMA可进一步包含：输入端，其接收时钟信号；时钟分频器，其将所接收的时钟信号分频以提供经分频时钟信号；校准缓冲器，其调整经分频时钟信号，TDC的输入时钟信号为经调整的经分频时钟信号。有利地，NMA亦包含NMA处理逻辑，接收来自TDC的测量输出，并且产生指示时钟信号的有效循环时间的参数。时钟分频器及/或校准缓冲器可省略，在此类状况下，TDC的输入时钟信号可为经分频时钟信号或经调整时钟信号(校准缓冲器的输出)。
现在将论述例示性实施的具体细节，并且随后将再次引用根据此等通用术语的进一步特征。
参考图5，示意性地描绘半导体IC的典型核心时钟产生及分布电路。此包含：锁相环路(PLL)时钟产生器210；及时钟网络230。PLL时钟产生器210包含：相位侦测器211；低通滤波器212；电压控制器振荡器(VCO)213；以及分频器214。PLL时钟产生器210亦接收模拟电源电压(VDDA)205。PLL时钟产生器210的操作系标准并且在技术领域中是众所周知。相位侦测器211接收参考时钟信号200及分频器214的输出，并且产生与此两个输入的相位差成比例的误差信号。该误差信号通过低通滤波器212，并且输出以控制VCO 213。VCO 213的输出(其为PLL时钟输出220)经由分频器214回馈至相位侦测器211。PLL时钟输出220亦提供给时钟网络230，该时钟网络亦接收核心电源电压(VDD核心)240。时钟网络230的输出提供核心时钟250。
参考图6，示意性地描绘用于具有自适应频率缩放(AFS)的第一实施的半导体IC的实例时钟产生及分布电路。如上文所论述，AFS用于控制时钟频率并且抵消VDD下降的影响。在示出与关于另一图式所描述的相同特征的情况下，已使用相同的元件符号。
PLL时钟产生器310包含与参考图5所论述的PLL时钟产生器210相同的特征。PLL时钟产生器310另外包括：可调式AFS滤波器320；及信号加法器345。可调式AFS滤波器320接收VDD核心325，并且基于AFS组态输入330而产生AFS输出信号340。此由信号加法器345加总至低通滤波器212的输出，并且汇合输出经提供作为输入至VCO 213。当侦测到VDD下降时，启动AFS系统。特定而言，AFS系统经组态以缩减时钟频率至少直至瞬态VDD下降已经平息。根据AFS组态输入330的需要，可调式AFS滤波器320可动态地实现将核心时钟250缩放至不同水平。因此，可调式AFS滤波器320可经组态以产生此类AFS输出信号340，该AFS输出信号对应于不断变化的VDD下降而影响核心时钟250的不同水平的频率。
视情况，可调式AFS滤波器320可由AFS组态输入330组态为改变其相应于入射VDD水平的衰减。此可以反映在不同VDD水平下对VDD杂讯振幅的预期灵敏度改变的方式来完成。举例而言，AFS组态输入330可将可调式AFS滤波器320组态以在特定第一VDD值时执行衰减至第一预定义水平，并且在特定第二VDD值时衰减至第二预定义水平。
除了图6中所展示的方法的外的AFS方法亦是可能的。参考图7，示意性地描绘用于具有AFS的第二实施的半导体IC的实例时钟产生及分布电路。此替代的AFS方法使用两个(或多于两个)时钟产生器，具体而言第一时钟产生器311及第二时钟产生器312，而非图6的单个PLL时钟产生器310(基于可调式AFS滤波器320)。举例而言，第一时钟产生器311及第二时钟产生器312中的每一个在结构上是相同并且如在图5中所展示。在示出与关于图5所描述的相同特征的情况下，已使用相同的元件符号。
第一时钟产生器311及第二时钟产生器312中的每一者经组态以产生不同时钟频率的时钟信号。具体而言：第一时钟产生器311经组态从而以第一时钟频率f_clk_1产生第一PLL时钟输出221；并且第二时钟产生器312经组态从而以第二时钟频率f_clk_2产生第二PLL时钟输出222，其中f_clk_1>f_clk_2(例如，f_clk_1＝1.1×f_clk_2)。AFS控制电路或时钟切换区块350在两个时钟产生器之间快速切换以取决于侦测到的VDD下降而提供时钟输出225。举例而言，AFS组态输入330可为控制信号，其指示时钟切换区块350是输出f_clk_1还是f_clk_2作为时钟输出225。如先前所论述，AFS组态输入330可受到是否侦测到VDD下降的影响。举例而言，AFS组态输入330提供的控制信号可在不需要任何AFS时为1(高)，而在必须启动AFS以抵消VDD下降时可为0(低)。当然，相反情况亦是可能的。控制信号的平均工作循环于是反映平均系统效能。
根据本发明的具体实例可使用任何AFS技术。
作为图7的组态的替代方案，可使用单个时钟产生器来代替此图中所示的多个时钟产生器，并且可将时钟分频器添加至此组态中以便将彼单个时钟产生器的时钟信号分频成多个(两个或多于两个)不同频率的时钟信号。然后，AFS控制电路或时钟切换区块在此等多个时钟信号之间快速切换，以取决于侦测到的VDD下降而提供时钟输出。
参考图8，示意性地描绘用于具有由NMA的输出控制的AFS的半导体IC的时钟产生及分布电路。此图的大部分特征与图6中所示的相同(其中相同的元件符号用于示出相同特征)，除了以下内容：图8中另外示出NMA400，其接收核心时钟250及VDD核心325的电压并且使用此等来产生NMA输出410(如上文参考图2所论述)。替代地，若期望避免回馈环路组态，NMA400可接收不同时钟信号252而非核心时钟250的信号。此对于例如实现DVFS(动态电压及频率缩放)功能可为有用的，因为核心时钟250的动态调整频率将不会影响NMA400的操作。
NMA输出410，视情况经受一些进一步的处理，然后用于导出AFS组态输入330，从而向AFS提供回馈。此可包括在回馈环路模式下操作图6的实例时钟产生及分布电路，其中NMA400的示值读数在AFS作用中时继续获取，并且可调式AFS滤波器320相应于此等示值读数经即时调谐：若一或多个连续示值读数(例如，1-5、1-10或1-20示值读数)指示AFS的效应不充分(补偿不足的情况)，则可调式AFS滤波器320可立即由AFS组态输入330控制以实现频率的进一步缩减。相反，若一或多个连续示值读数(例如，1-5、1-10或1-20个示值读数)指示AFS的效应过大(过度补偿)，则可调式AFS滤波器320可立即由AFS组态输入330控制以实现频率的增加(或甚至完全撤销启动AFS)。若补偿被认为是恰当的，则可保持可调式AFS滤波器320中的相同水平。
在期望DVFS功能，并且NMA经组态以接收时钟信号252而非来自核心时钟250的信号的状况下，于是至时钟分频器/N的输入(未示出)可指示频率缩放，以便影响PLL时钟220及随后的核心时钟250的频率。
与图8的具体实例类似，图7的具体实例亦可以回馈回路模式操作。在此模式下(未示出)，NMA(TDC)示值读数在AFS作用中时继续获取，并且AFS组态输入指示时钟切换区块相应于NMA(TDC)示值读数维持当前频率或切换至其他频率。
返回至上文所论述的一般术语，现在可描述进一步的细节。举例而言，在一些具体实例中，AFS电路可包含AFS处理逻辑，其经组态以接收NMA的输出(指示时钟的有效循环时间的参数)并且回应于所接收的NMA的输出来控制AFS操作。
在某些具体实例中，AFS电路可进一步包含：电源接脚电压输入，其经配置以接收用于IC的电源接脚电压；及滤波器，其经组态以处理所接收的电源接脚电压并且产生用于输入至时钟产生器的锁相环路(PLL)的PLL滤波器输入。然后，AFS处理逻辑可经组态以回应于所接收的NMA的输出来控制PLL输出。PLL滤波器输入可经提供作为输入至PLL，以与PLL的低通滤波器的输出求和及/或作为至PLL的信号产生器的输入的成分。
在一些具体实例中，AFS处理逻辑包含时钟选择逻辑。时钟选择逻辑从多个时钟产生器电路中的一个作出选择，每一时钟产生器电路经组态以产生各自不同频率的时钟信号。由所选择时钟产生器电路产生的时钟信号有利地在半导体IC中提供时钟信号。
根据某些具体实例，PLL滤波器输入或时钟选择逻辑的启动可经控制(借由AFS处理逻辑)。另外或替代地，PLL滤波器输入或时钟选择逻辑可(借由AFS处理逻辑)回应于所接收的NMA的输出(指示时钟的有效循环时间的参数)而调整。
参考图9，以连续曲线展示图4B及图5的NMA(TDC)示值读数。视情况根据使用可调式AFS滤波器的图7的具体实例，亦以虚曲线示出在AFS作用中的情况下的可能NMA(TDC)示值读数。如图所示，NMA侦测到时钟循环在0与1之间出现显著的VDD下降。然后启动AFS，且在几个时钟循环的短暂回应时间之后(在时钟循环4时)看到其效应。接下来，展示出AFS能够调整核心时钟频率，使得NMA(TDC)示值读数保持处于的水平实质上高于在不存在AFS的情况下的示值读数的水平：平均而言，在时钟循环4与48之间，启动AFS的结果是NMA示值读数增加大约15-20％，此表示补偿动态电压下降所需的平均频率补偿(时钟循环时间的平均增加)。
参考图10，绘示来自NMA的时间数字转换器的示值读数的第二实例，以及半导体IC的对应电源供应接脚电压600，进一步说明AFS的实例控制。此第二实例使用根据上文参考图8所描述的使用两个时钟产生器的替代方法的AFS技术。关于NMA示值读数的第一(下限)临限值610用于判定VDD下降正在发生并且因此应启动AFS。时钟频率因此自较高频率f_clk_1切换至较低频率f_clk_2。第二(上限)临限值630用于判定不再发生VDD下降，且因此应撤销启动AFS。因此，时钟频率自较低频率f_clk_2切换回至较高频率f_clk_1。
第一临限值610及第二临限值630视情况相对于参考水平620而判定。在此实例中，参考水平620经设定为与NMA(TDC)示值读数10相对应。第一临限值610经设定为低于参考水平620的启动水平。在本实例中，启动水平经设定为2，因此第一临限值经设定为8。第二临限值630经设定为处于高于参考水平620的撤销启动水平。在本实例中，撤销启动水平经设定为2，因此第二临限值经设定为12。借由区分第一临限值610及第二临限值630，滞后效应是可能的，此允许AFS系统较佳操作。
再次参考上文所论述的一般术语，可考虑进一步的特征。举例而言，若NMA的输出(指示时钟的有效循环时间的参数)下降低于第一临限值，则可调整时钟信号的频率(借由启动AFS电路)。在一些具体实例中，若NMA的输出(指示时钟的有效循环时间的参数)上升高于第二临限值，则可将时钟信号的频率调整回至其原始值(借由撤销启动AFS电路)。第二临限值有利地高于第一临限值。
在某些具体实例中，AFS电路在经启动时，时钟信号的频率可回应于NMA的输出指示时钟信号的有效循环时间的缩减而缩减(借由AFS电路)。
除了上文参考图9及图10所论述的例示性AFS启动点及临限值，本文中亦预期用以基于NMA(TDC)示值读数而判定何时启动及撤销启动AFS电路(或如何调谐可调式AFS电路)的任何基于临限值或其他基于规则的机制。
该系统可以两种模式操作。在AFS表征模式下，NMA示值读数用于对照VDD核心水平而调谐系统回应。针对不同VDD水平的不同调谐可经设定以避免过度补偿及/或补偿不足。在测试器(晶片外)处，NMA示值读数可用于对照逻辑测试(针对VDD杂讯)而调谐系统回应。在系统中，NMA示值读数可用于调谐每一应用程序的系统回应。在任务模式下，NMA示值读数可用于保护PLL免受超出范围的电压杂讯影响。当根据第一实施来应用AFS时(如图6中所示出)，可能存在基于滤波VDD杂讯振幅并且注入至VCO 213的AFS输出信号340可能高于特定最大限制的担忧。此可会使PLL失锁。在此模式下，NMA示值读数可用于缓解此类问题。
NMA装置可置放在对时间敏感的单元中。此可包括将其置放在与边限代理相同的区块中(诸如在国际专利申请案公开案第WO2019/202595A1号中所描述，与本申请案共同让渡，并且以全文引用方式并入本文中)。NMA装置可直接与IC整合并且原位地操作。
在整个本发明中，可以范围格式来呈现各种具体实例。应理解，呈范围格式的描述仅出于方便及简洁的目的，且不应理解为对本发明范围的硬性限制。因此，范围的描述应视为特定揭示所有可能的子范围以及此范围内的个别数值。举例而言，诸如自1至6等范围的描述应视为特定揭示诸如自1至3、自1至4、自1至5、自2至4、自2至6、自3至6等子范围以及此范围内的个别数值，例如1、2、3、4、5及6。无论范围的广度如何，上述情形适用。
每当在本文中指示数值范围时，其意欲包括在指示范围内的任何引用数值(分数或整数)。片语「在第一指示数目与第二指示数目之间的范围内」及「自第一指示数目至第二指示数目的范围内」在本文中可互换使用，且意欲包括第一及第二指示数目以及在两者之间的所有小数及整数。
在本发明的描述及权利要求书中，措词「包含」、「包括」及「具有」中的每一者及其形式未必限于措词可与其相关联的清单中的构件。另外，在本申请案与借由引用并入的任何文件之间存在不一致的情况下，特此以本申请案为准。
为了阐明本发明中的参考，应注意，名词作为普通名词、专有名词、命名名词及/或类似物的使用并不旨在暗示本发明的具体实例限于单个具体实例，且所揭示组件的诸多组态可用于描述本发明的一些具体实例，而其他组态可以不同组态自此等具体实例导出。
为了清楚起见，未示出及描述本文中所描述的实施的所有常规特征。当然应了解，在任何此种实际实施的开发中，必须作出众多实施特定的决策以便实现开发者的特定目标(诸如，符合与应用及商业相关的约束)，且此等特定目标将在实施之间及在开发者之间不同。此外，将了解，此类开发努力可为复杂且耗时的，但仍为受益于本发明的所属技术领域中具有通常知识者的常规过程任务。
基于本发明的教示，预期所属技术领域中具有通常知识者将能容易地实践本发明。相信本文中所提供的各种具体实例的描述提供本发明的足够见解及细节，以使得所属技术领域中具有通常知识者能够实施本发明。此外，上文所描述本发明的各种特征及具体实例特别考虑单独使用及以各种组合使用。
习用及/或当代电路设计及布局工具可用于实施本发明。本文中所描述的特定具体实例，且特定而言为各种电路配置、量测及数据流，说明例示性具体实例，且不应被视为将本发明限制于此类特定实施而选择。因此，可为本文中所描述的组件提供多个实例作为单个实例。举例而言，可在组态的不同部分中进行边限及/或其他参数的判定。本发明中所示出及所论述的PLL及/或AFS的设计可变化且根据本发明的方法可应用于其他类型的PLL及/或AFS。另外或替代地，用于将NMA示值读数与AFS一起整合的方法可由本文中所描述的方法不同。
虽然通常假定电路及实体结构，但众所周知，在现代半导体设计及制造中，实体结构及电路可以电脑可读取描述形式体现，适用于后续设计，测试或制作阶段以及最终制造半导体集成电路。因此，针对传统电路或结构的权利要求书可与其特定语言一致，对电脑可读取编码(其可称为程序)及其表示进行读取，无论其体现在媒体中抑或与合适的读取器设施组合在一起，以允许对相应电路及/或结构的制造、测试、或设计改进。在例示性组态中呈现为离散组件的结构及功能性可实施为组合的结构或组件。预期本发明包括电路、电路系统、相关方法以及此类电路、系统及方法的电脑可读取(媒体)编码，全部如本文中所描述且如所附权利要求书中所定义。如本文中所使用，电脑可读取媒体至少包括磁碟、磁带或其他磁性、光学半导体(例如，快闪存储卡、ROM)，或电子媒体以及网络、有线、无线或其他通信媒体。
前面的详细描述仅描述本发明的诸多可能实施中的一些。出于此原因，此详细描述意欲借由说明方式，而非借由限制性。在不脱离本发明的范围及精神的情况下，可基于本文中所阐述的描述来对本文中所揭示的具体实例进行变化及修改。仅以下权利要求书包括全部等效物意欲界定本发明的范围。此外，本文中所描述的技术亦可应用于其他类型的电路应用。因此，其他变化、修改、添加及改良可落入如以下权利要求书中所界定的本发明的范围内。
本发明的具体实例可用于制造、生产及/或组装集成电路及/或基于集成电路的产品。
本文中参考根据本发明的具体实例的方法、设备(系统)及电脑程序产品的流程图说明及/或方块图描述本发明的各态样。将理解，流程图说明及/或方块图的每一区块以及在流程图说明及/或方块图中的区块的组合可借由电脑可读取程序指令实施。
诸图中的流程图及方块图说明根据本发明的各个具体实例的系统、方法及电脑程序产品的可能实施的架构、功能性及操作。就此而言，流程图或方块图中的每一区块可表示指令的模组、区段或部分，其包含用于实施指定逻辑功能的一或多个可执行指令。在一些替代实施中，区块中所叙述的功能可不按图中所叙述的顺序发生。举例而言，事实上，可取决于所涉及的功能性，实质上同时执行两个连续展示的区块，或有时可按相反次序来执行这些区块。亦应注意，方块图及/或流程图说明中的每个区块以及方块图及/或流程图说明中的区块的组合可由执行指定功能或动作或实施专用硬件及电脑指令档组合的基于专用硬件的系统来实施。
本发明的各种具体实例的描述系出于说明的目的而呈现，并非意欲为穷尽性或限制于所揭示具体实例。在不脱离所描述具体实例的范围及精神的情况下，对于所属技术领域中具有通常知识者而言，诸多修改及变化将为显而易见的。本文中所使用的术语经选择来最佳地解释具体实例的原理、实践应用，或优于在市场中找到的技术的技术改良，或使所属技术领域中具有通常知识者能够理解本文中所揭示的具体实例。
Claims (21)
1.一种用于在半导体集成电路(IC)中产生时钟信号的控制器，该控制器包含：
杂讯调变代理(NMA)，其经组态以测量该时钟信号并且输出指示该时钟信号的有效循环时间的参数；及
自适应频率缩放(AFS)电路，其经选择性地组态以基于该NMA的该输出指示该半导体IC的电源供应电压的改变而调整该时钟信号的频率。
2.如权利要求1所述的控制器，其中该AFS电路经组态以在该NMA的该输出下降低于第一临限值的情况下启动对该时钟信号的该频率的调整。
3.如权利要求2所述的控制器，其中该AFS电路经组态以在该NMA的该输出上升超过第二临限值的情况下撤销启动对该时钟信号的该频率的该调整，该第二临限值高于该第一临限值。
4.如前述权利要求中任一项所述的控制器，其中该AFS电路在经启动时经组态以回应于该NMA的该输出指示该时钟信号的该有效循环时间的缩减而缩减该时钟信号的该频率。
5.如前述权利要求中任一项所述的控制器，其中该NMA包含：
时间数字转换器，其经配置以将输入时钟信号的循环时间的测量值输出，来指示该时钟信号的该有效循环时间的该参数是基于该时间数字转换器输出的该测量值。
6.如权利要求6所述的控制器，其中该时间数字转换器包含分接延迟线。
7.如权利要求5或权利要求6所述的控制器，其中该NMA进一步包含：
输入端，其经配置以接收该时钟信号；
时钟分频器，其经组态以对所接收的该时钟信号进行分频，并且提供经分频时钟信号；
校准缓冲器，其经组态以调整该经分频时钟信号，该时间数字转换器的该输入时钟信号是经调整的该经分频时钟信号；及
NMA处理逻辑，其经组态以接收自该时间数字转换器输出的该测量值并且产生指示该时钟信号的该有效循环时间的该参数。
8.如前述权利要求中任一项所述的控制器，其中该AFS电路包含：
电源接脚电压输入，其经配置以接收用于该IC的电源接脚电压；
滤波器，其经组态以处理所接收的该电源接脚电压并且产生用于输入至时钟产生器的锁相环路(PLL)的PLL滤波器输入；及
AFS处理逻辑，其经组态以接收该NMA的该输出，并且回应于所接收的该NMA的该输出而控制该PLL的输出。
9.如权利要求8所述的控制器，其中该PLL滤波器输入经提供为至该PLL的输入，以与该PLL的低通滤波器的输出求和及/或作为至该PLL的信号产生器的输入的成分。
10.如权利要求1至7中任一项所述的控制器，其中该AFS电路包含：
AFS处理逻辑，其包含经组态以自多个时钟产生器电路中选择时钟产生器电路的时钟选择逻辑，每一时钟产生器电路经组态以产生具有各自不同频率的时钟信号，该时钟信号是由所选择的该时钟产生器电路在该半导体IC中提供时钟信号时所产生。
11.如权利要求8至10中任一项所述的控制器，其中该AFS处理逻辑经组态以回应于所接收的该NMA的该输出，来控制该PLL滤波器输入或该时钟选择逻辑的启动及/或调整该PLL滤波器输入或该时钟选择逻辑。
12.一种半导体集成电路(IC)，其包含时钟产生电路及如前述权利要求中任一项所述的用于产生时钟信号的控制器。
13.一种用于在半导体集成电路(IC)中产生时钟信号所述的方法，该方法包含：
测量该时钟信号以提供指示该时钟信号的有效循环时间的参数；及
使用自适应频率缩放(AFS)电路以基于指示该时钟信号的该有效循环时间的该参数指示该半导体IC的电源供应电压的改变，而选择性地调整该时钟信号的频率。
14.如权利要求13所述的方法，其进一步包含在指示该时钟信号的该有效循环时间的该参数下降低于第一临限值的情况下启动对该时钟信号的该频率的调整或切换。
15.如权利要求14所述的方法，其进一步包含在指示该时钟信号的该有效循环时间的该参数上升超过第二临限值的情况下撤销启动对该时钟信号的该频率的该调整或该切换，该第二临限值高于该第一临限值。
16.如权利要求13至15中任一项所述的方法，其进一步包含：当该AFS电路经启动时，回应于指示该时钟信号的该有效循环时间的该参数指示该时钟信号的该有效循环时间的缩减而缩减该时钟信号的该频率，及/或其中测量该时钟信号以提供指示该时钟信号的该有效循环时间的该参数的步骤由杂讯调变代理(NMA)执行，以指示该时钟信号的该有效循环时间的该参数为该NMA的输出。
17.如权利要求13至16中任一项所述的方法，其中该NMA包含：时间数字转换器，其经配置以将输入时钟信号的循环时间的测量值输出，以指示该时钟信号的该有效循环时间的该参数是基于该时间数字转换器输出的该测量值。
18.如权利要求17所述的方法，其进一步包含：
在该NMA处接收该时钟信号；
对所接收的该时钟信号进行分频以提供经分频时钟信号；
使用校准缓冲器来调整该经分频时钟信号；
在该时间数字转换器处测量经调整的该经分频时钟信号的循环时间；及
使用自该时间数字转换器输出的该测量值来产生指示该时钟信号的该有效循环时间的该参数。
19.如权利要求13至18中任一项所述的方法，其进一步包含：
接收用于该IC的电源接脚电压；
处理在一滤波器处所接收的该电源接脚电压并且产生用于输入至时钟产生器的锁相环路(PLL)的PLL滤波器输入；及
接收指示该时钟信号的该有效循环时间的该参数，并且回应于所接收的指示该时钟信号的该有效循环时间的该参数而控制该PLL的输出。
20.如权利要求13至18中任一项所述的方法，其进一步包含：
自多个时钟产生器电路中选择时钟产生器电路，每一时钟产生器电路经组态以产生具有各自不同频率的时钟信号，该时钟信号是由所选择的该时钟产生器电路在该半导体IC中提供时钟信号时所产生。
21.如权利要求19或权利要求20所述的方法，其进一步包含回应于所接收的指示该时钟信号的该有效循环时间的该参数而控制该PLL滤波器输入或该选择的步骤的启动、及/或调整该PLL滤波器输入或该选择的步骤。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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