CN107896105B - 用于锁相回路的片上测量 - Google Patents

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Abstract

本公开涉及用于锁相回路的片上测量。芯片包括锁相回路(PLL)和测试控制器。PLL包括振荡器和相位检测器。在正常模式中，第一反馈回路包括相位检测器和基于频率输入信号产生输出的振荡器。在测试模式下，PLL被重新配置。回路滤波器的输出可以在测试模式中与振荡器的输入解耦，相反耦合相位检测器的输入。振荡器可以接收由测试控制器提供的测试调谐信号。在该测试模式构造中，PLL可以测量振荡器的频率。

Description

用于锁相回路的片上测量
技术领域
本公开的实施方案涉及锁相回路，更具体地涉及锁相回路的测量和测试。
背景技术
锁相回路是产生具有与输入信号的相位相关的相位的输出信号的控制系统。制造锁相回路装置的方法遇到变化。因此，制造商使用可能昂贵的测试工具来测试和/或表征锁相回路装置。使用测试工具和运行测试也可能需要时间，这可以增加总体生产时间。
发明内容
本公开的一个方面是可以多种模式操作的锁相回路。锁相回路包括：振荡器，被构造为产生振荡输出信号；和回路滤波器，被构造为滤波锁相回路的相位检测器的输出。所述振荡器的输入以第一模式耦合所述回路滤波器的输出。所述振荡器的输入在第二模式中至少部分地与所述回路滤波器的输出解耦。锁相回路被构造为至少部分地基于所述回路滤波器的输出在第二模式中输出振荡输出信号的频率的指示。
在一些实施方案中，锁相回路还包括时数转换器，其中振荡器是数控振荡器，并且时数转换器在第一模式中耦合在所述数控振荡器和所述回路滤波器之间的反馈路径中。在一些实施方案中，锁相回路还包括加法器，被构造为在第二模式中将频率输入信号与由所述回路滤波器提供的滤波的输出信号组合。在一些实施方案中，锁相回路还包括第一开关，被构造为在所述第一模式中向所述振荡器提供调谐信号，并在所述第二模式中向所述振荡器提供测试调谐信号，其中调谐信号基于由锁相回路的相位检测器产生的误差信号，并且其中测试调谐信号基于独立于所述误差信号的源。在一些实施方案中，锁相回路包括第二开关，被构造为在所述第一模式下向所述相位检测器提供调谐信号，并且在第二模式中关闭包括回路滤波器、相位检测器和加法器的反馈回路。在一些实施方案中，振荡输出信号的频率的指示基于所述回路滤波器的输出和频率输入信号的组合。在一些实施方案中，振荡器的整个输入在第二模式中从所述回路滤波器解耦。
本公开的另一方面是一种测试锁相回路的方法。该方法包括在测试模式中将锁相回路的振荡器的输入配置为独立于振荡器的输出，在测试模式中从相位检测器的输出到相位检测器的输入提供反馈路径；和将反馈路径的输出提供给在与锁相回路相同的芯片上实现的测试控制器。
在一些实施方案中，振荡器是数控振荡器。在一些实施方案中，反馈包括耦合相位检测器的输出的回路滤波器、加法器、和耦合在回路滤波器的输出和相位检测器的输入之间的开关。在一些实施方案中，该方法还包括至少部分地基于所述反馈路径的输出，响应于提供给振荡器的测试调谐信号，确定由振荡器产生的振荡输出信号的频率，测试调谐信号独立于振荡器的输出。在一些实施方案中，该方法还包括向所述反馈路径提供测试频率输入信号，使得所述反馈路径的输出比没有提供测试频率输入信号的锁定更快。在一些实施方案中，该方法还包括向所述振荡器提供测试调谐信号，测试调谐信号独立于所述振荡器的输出，并且将回路滤波器的带宽从第一带宽改变到较窄带宽，同时将测试调谐值提供给所述振荡器。
本公开的另一方面是芯片，包括：锁相回路(PLL)的数控振荡器(DCO)；多路复用器，被构造为将DCO的输入在第一模式中耦合PLL的相位检测器的输出，并在第二模式中向DCO的输入提供测试振荡器调谐字；和测试控制电路，被构造为在第二模式中提供测试振荡器调谐字，并且还被构造为在第二模式中确定PLL的输出频率的指示。测试控制电路和DCO实施在相同的芯片上。
在一些实施方案中，芯片还包括从DCO的输出到相位检测器的反馈路径中的时数转换器。在一些实施方案中，相位检测器被构造为基于来自反馈路径的反馈信号与频率指令输出信号的比较，在第二模式中产生误差信号，所述频率指令输出信号取决于相位检测器的输出，其中频率指令输出信号是PLL的输出频率的指示。在一些实施方案中，测试控制电路还被构造为在第二模式中提供频率指令字，并且所述频率指令字与测试控制单元的存储器中的测试振荡器调谐字相关联。在一些实施方案中，测试控制电路还被构造为基于参考时钟和频率指令输出信号的频率产生测试结果。在一些实施方案中，芯片还包括数字回路滤波器，被构造为滤波由相位检测器产生的数字误差信号，其中在第一模式中数字回路滤波器的输出耦合DCO的输入。在一些实施方案中，数字回路滤波器被构造为在第一带宽下运行，然后在用于相同测试振荡器调谐字的第二模式中在比所述第一带宽更窄的第二带宽下运行。在一些实施方案中，芯片还包括加法器，被构造为产生频率指令字输出作为数字和，其中频率指令字输出是PLL的输出频率的指示，所述数字回路滤波器的输出耦合所述加法器的第一输入，并且频率指令字提供给所述加法器的第二输入。
为了总结本公开的目的，本文已经描述了某些方面、优点和新颖特征。应当理解，根据任何具体实施例，不一定实现所有这些方面、优点和新颖特征。因此，可以实现本文教导的一个或多个方面、优点和新颖特征，而无需实现本文可以教导或提出的其它方面，优点和新颖特征。
附图说明
图1是根据实施方案具有锁相回路的内建自测试控制器的芯片的示意图。
图2是根据实施方案的锁相回路的示意性框图。
图3是根据实施方案的数字锁相回路的示意性框图。
图4是可以在图3的锁相回路中实施的加法器的示意性框图。
图5是在正常模式下功能上等同于图3的锁相回路的数字锁相回路的示意性框图。
图6是在测试模式下功能上等同于图3的锁相回路的数字锁相回路的示意性框图。
图7显示图3的锁相回路的仿真结果图。
图8显示对应于图7的模拟的第二阶段的放大结果的图。
图9显示对应于图7的模拟的第三阶段的结果图。
图10显示用于表征和测试PLL电路的示例性方法的流程图。
具体实施方式
以下对某些实施例的详细描述给出了具体实施例的各种描述。然而，本文描述的创新可以以多种不同的方式来实现，例如，如权利要求所限定和覆盖的。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。应当理解，附图中所示的元件不一定按比例绘制。此外，应当理解，某些实施例可以包括比图示中所示更多的元件和/或特定图中所示元件的子集。此外，实施例可以包括来自两个或更多个附图的特征的任何合适的组合。
硅技术继续推进，并可在单芯片上生产复杂的混合信号系统。随着芯片的复杂性不断增加，与芯片的测试和表征相关的成本也将增长。测试成本可以占集成电路(IC)总生产成本的很大一部分。
内建自测(BIST)电路可以降低与测试IC相关的成本和/或延迟。IC的一些数字部分可以使用扫描链进行测试。然而，测试其他类型的数字电路包括射频(RF)电路和混合信号电路，可能更困难、昂贵和/或耗时。IC制造商可以使用外部测试设备。然而，这样的设备可能是昂贵的，并且使用外部设备可以增加生产时间。
混合信号块的一个例子是锁相回路(PLL)。PLL可用于频率合成。PLL通常包括振荡器，例如数控振荡器(DCO)或压控振荡器(VCO)。表征PLL可以包括使用昂贵的外部测试设备。在参考时钟设定的持续时间内，外部设备可以使用计数器对PLL或振荡器的振荡或输出时钟周期进行计数。外部测试设备可以通过平均大量这样的计数来获得准确的估计。然而，对于每个频率输入，在一段时间内对输出进行计数可能需要很长时间，从而增加了生产时间。
一些片上替代品尝试通过在IC或芯片中实现外部测试设备和/或其他测试电路的计数器来模拟外部测试设备的行为。这种方法可能不可行和/或不会降低相对于外部测试的成本。包括在芯片上的其他组件可以显着增加芯片的面积和功耗。
本文公开的一些实施方案涉及具有使用PLL元件的BIST功能的PLL系统(例如，加法器、滤波器、振荡器、诸如时数转换器和计数器的反馈元件或其任何组合)以测试PLL。通过使用部分PLL系统来测试PLL，专用BIST组件相对于其他解决方案消耗的裸片面积减少，从而允许每个晶片制造更多的芯片，并降低生产成本。本文公开的方法可以测试和/或表征PLL，而无需专门的BIST计数器，其可以消耗相当大的面积，和/或昂贵的外部测试设备。这种方法可以比使用外部测试设备更快。此外，在测试期间可以调整回路滤波器的带宽以增加测试速度，从而缩短生产时间。在某些实施例中，可以通过将测试结果乘以参考时钟频率来计算PLL的输出频率的指示。该计算比其他与执行专用计数PLL的振荡并在延长的时间段内对振荡进行平均相关的方法不那么复杂。
本文公开了用于测试和/或测量频率的系统。各种实施例可以具有以下特征中的一个、一些或全部。片上测量系统可以快速、准确地测量PLL的振荡器的振荡频率，例如DCO或VCO。可以使用内建自测单元进行测试。测试可以在没有外部测试设备的情况下进行。PLL可以被重新配置，使得振荡器调谐字(OTW)(并且因此其振荡器频率)是固定的。回路可以获取与振荡频率对应的频率指令字(FCWout)。FCWout和参考时钟频率fREF可用于确定振荡器的频率。
PLL可以至少被配置为两种不同的模式。一种模式可以是PLL操作模式，另一种模式可以是用于测试或表征PLL的测试模式。在测试模式下，对于给定的所述振荡器的输入，可以使用PLL的一部分来确定PLL的振荡器的振荡频率。在测试模式中，可以使用PLL的加法器、相位检测器、回路滤波器、振荡器和反馈电路(例如，计数器和/或时转换器)中的一个或多个以确定振荡频率。因此，相对较小的芯片区域可以专用于BIST电路。
本文讨论的PLL可以在没有外部测试设备的情况下进行测试和/或表征。这样的PLL可以比通过外部测试设备的测试更快地进行测试和/或表征。测试和/或表征PLL可以包括改变PLL的回路滤波器的带宽。这可以包括缩小回路滤波器的带宽，同时向振荡器提供固定的输入(例如OTW)，并且振荡器频率的指示(例如，关于图2进一步描述的结果信号，FCWOUT在图3和图6进一步描述)在使用参考时钟测量的测试期间从PLL获取。在一些实施方案中，片上BIST控制器可以在10GHz输出时钟内确定2kHz精度内的输出或小于500μs的精度为0.2ppm的输出，这比一些外部测试设置快约20倍。然而，一些实施例可以以不同的速度和精度执行。
表征PLL可以包括通过测量振荡器频率的指示将输入提供给PLL的振荡器来确定PLL的频率输出。表征PLL可以包括为振荡器(例如OTW)的输入范围确定PLL的多个频率输出。表征PLL可以包括确定所述振荡器的输入中每个变化的PLL的频率输出的变化。PLL可以根据PLL的特性进行通过或失败测试。
基于模式选择信号的开关(包括多路复用器)开关电路路径。应当理解，根据任何特定实施例，不一定都实现所有这些特征。因此，各种实施例可以包括如本文教导的一个或多个特征，而不一定包括本文可以教导或建议的其他特征。
图1是具有用于锁相回路的内建自测试控制器的芯片101的示意图。芯片101包括可以包括存储器115的锁相回路105和BIST控制器103。芯片101具有测试选择信号路径107、频率输入信号路径109、测试结果输出路径111和振荡输出信号路径113。BIST控制器103可以通过包括模式信号路径117、测试调谐信号路径121和结果信号路径123的信号路径与PLL105通信。在一些实施方案中，BIST控制器103通过测试频率输入信号路径119可以与PLL105通信。
芯片101可以是包括射频(RF)和诸如PLL105的混合信号块的集成电路或封装芯片。PLL 105可以通过振荡输出信号路径113产生振荡输出信号。PLL 105依据本文讨论的PLL的任何原理和优点，例如图2的PLL200和/或图3的数字PLL(DPLL)300得以实现。振荡输出信号的一个或多个属性，例如频率或相位可以取决于通过频率输入信号路径接收的频率输入信号的一个或多个属性。可以使用PLL 105在第一或“正常”操作模式期间基于频率输入信号产生振荡输出信号，其中振荡输出信号具有锁定到频率输入信号的相位的相位。在正常模式下功能上等同于图3的PLL的数字锁相回路的示例如图5所示。
BIST控制器103可用于表征和测试PLL。在第二或“测试”操作模式期间，BIST控制器103可以在模式路径117上断言模式信号，以使PLL重新映射用于测试和表征。在图6中示出了在功能上等同于图3的PLL的数字锁相回路的示例框图。在测试模式中，BIST控制器103可以向PLL提供测试调谐信号(例如，图2所示的测试调谐信号、图3和图6中所示的测试OTW信号)。测量调谐信号可以根据序列或存储在存储器115中的序列对提供。在一些实施方案中，BIST控制器103可以提供测试频率输入(例如，图3和图6中所示的FCW、图2所示的频率输入信号)作为初始估计或种子值，可以减少测量时间。在一些实施方案中，通用值测试频率输入可用于所有测试OTW输入。在一些实施例中，可以提供对应于每个测试OTW输入的不同测试频率输入。在一些实施方案中，测量频率输入信号可以存储在存储器115中。
在测试模式中，BIST控制器103可以从PLL105接收结果信号。可以处理结果以确定PLL105的一个或多个特性。因此，可以使用在测试模式期间产生的一个或多个信号以表征在正常模式期间应该发生的PLL 105的性能。如果PLL 105的特性在测试调谐信号的测试范围内满足诸如误差范围内的期望值的规格，则BIST控制器103可以确定PLL 105通过测试并产生在测试结果输出路径111上传递的信号。如果PLL 105的特性失败，则BIST控制器103可以在测试结果输出路径111上产生故障信号。该特性也可用于确定每个OTW值的振荡器的增益。不同OTW输入的振荡器增益的变化可用于校准振荡器的增益，以补偿OTW输入范围内的增益变化。当PLL在正常模式下运行时，校准增益可以提高回路动态的一致性和控制。
在图1所示的示例实施例中，BIST控制器103在与PLL 105相同的芯片上。在一些其他实施例中，一些BIST功能可以设置在芯片101的外部。在图1中，清楚示出BIST控制器103，并且不一定示出BIST控制器103与PLL 105缩放。在一些实施方案中，由于来自PLL 105的电路被重新用于测试目的，因此芯片区域被存储，因此BIST控制器103可以尺寸较小或尺寸不一。
图2示出了锁相回路200的示例框图。PLL 200包括第一加法器201、相位检测器203、回路滤波器205、反馈电路207(例如，计数器、分频器、时数转换器(TDC)、比较器或其任何合适的组合)、振荡器209、第一开关211和第二开关213。图2还包括信号路径220、222、224、226、228、230、232、234、236、238、240和242。PLL 200可以在至少两种操作模式中起作用。
在正常模式中，使用相位检测器203将频率输入信号与反馈信号组合。相位检测器210可以从频率输入信号(例如，DPLL的频率指令字)中减去反馈信号，以产生误差信号。误差信号由回路滤波器205滤波器过滤，以产生滤波的误差信号，其被提供为用于控制振荡器209的调谐信号。振荡器209输出振荡输出信号，其也被提供给反馈电路207产生反馈信号。由振荡器209产生的稳态振荡输出信号由频率输入信号控制，例如根据等式1：
Figure BDA0001428655670000081
在等式1中，fOUT1是正常模式下振荡输出信号的频率。对于数字PLL(例如，如图3所示)，频率输入信号是频率控制字。fREF是参考时钟的频率(例如，信号路径232上提供的时钟信号的频率)。等式1可以应用于模拟PLL(例如，其中频率输入信号是分频比)。相位检测器203将振荡输出信号与频率输入信号进行比较以产生误差信号，其被过滤以去除噪声。滤波器的误差信号被提供给振荡器209，以基于反馈来调节振荡输出信号。
在测试模式中，PLL 200可以进行不同的配置。诸如图1的BIST控制器103的BIST控制器可以提供测试调谐信号，其作为调谐信号提供给振荡器209。振荡器209基于调谐信号输出振荡输出信号。振荡输出信号被提供给在测试模式中不构成闭合反馈回路的一部分的反馈电路207。相位检测器203可以从提供给相位检测器203的结果信号中减去反馈电路207的输出，从而产生误差信号。误差信号被提供给回路滤波器205，回路滤波器205输出滤波的误差信号。滤波的误差信号可以改变符号，并使用加法器201加上(或减去)频率输入信号以产生结果信号。
在测试模式中，测试调谐信号可以由BIST控制器提供，例如图1的BIST控制器103。BIST控制器103可以分析结果信号以表征或测试PLL200，例如，根据等式2：
Figure BDA0001428655670000091
在等式2中，fOUT2是振荡输出信号在测试模式中的频率，fFEF是参考信号(例如，路径232上的时钟信号)的频率，RESULT是结果信号。因此，当使用参考时钟时，可以为给定的测试调谐信号计算由PLL产生的测试模式中的振荡输出信号fOUT2的频率。
模式信号路径238、240可以接收由BIST控制器提供的模式信号，如图1的BIST控制器103。可以通过模式信号来控制开关221、213，以重新构建PLL以在正常模式或测试模式下操作。图2中的开关显示在正常模式位置。
开关211在提供结果信号和将频率输入信号提供给相位检测器203之间切换。在正常模式中，开关211将频率输入信号提供给相位检测器203。在正常模式中，开关211还用于断开或解耦包括第一加法器201、相位检测器203和回路滤波器205的反馈回路。在测试模式中，开关211将结果信号提供给相位检测器203。在测试模式中，开关211还完成包括第一加法器201、相位检测器203和回路滤波器205的反馈回路。
开关213在提供测试调谐信号和向振荡器209提供滤波的误差信号之间切换。在正常模式中，开关213向振荡器209提供滤波的误差信号。在正常模式中，开关213还用于完成包括振荡器209、反馈电路207、相位检测器203和回路滤波器205的反馈回路。在测试模式中，开关213耦合测试调谐信号路径242到振荡器209。在测试模式中，开关213还断开或解耦包括振荡器209、反馈电路207、相位检测器203和回路滤波器205的反馈回路。
在一些实施方案中，PLL 200可以包括电荷泵(未示出)。电荷泵可以耦合在相位检测器203和回路滤波器205之间。
图3示出了数字锁相回路300的示例框图。数字PLL 300包括第一数字加法器301、数字相位检测器303、数字回路滤波器305、反馈电路307(例如，计数器和TDC)、数控振荡器(DCO)309、第一多路复用器311和第二多路复用器313。图3还包括信号路径320、322、324、326、328、330、332、334、336、338、340和342。数字PLL 300可以在至少两种操作模式中起作用。在一些实施方案中，信号路径320、322、324、326、328、330、332、334、336、338、340和342可以是包括多个单位信号路径的多位总线。
在正常模式中，使用相位检测器303将频率控制字FCW与反馈信号组合以产生误差信号。相位检测器303可以从频率控制字FCW中减去反馈信号。误差信号是由数字回路滤波器305过滤，以产生作为用于控制DCO309的振荡器调谐字(OTW)而提供的过滤的误差字ΔFCW。DCO 309输出射频(RF)时钟信号。RF时钟信号也被TDC/计数器307数字化，以产生用于相位检测器303的反馈信号。在一些实施方案中，计数器可以计算在给定时间内通过信号路径332提供的参考信号测量的DCO的振荡。在一些实施方案中，TDC可以将RF时钟与通过信号路径332提供的参考信号进行比较。稳态RF时钟频率由频率控制字FCW控制，例如，根据等式3：
FOUT＝FCW×FREF Eq.3
在等式3中，FOUT是RF时钟信号的频率，FCW是频率控制字，FREF是参考时钟的频率(例如，通过反馈控制信号路径332提供的时钟信号的频率)。相位检测器303将TDC/计数器307的输出与FCW进行比较以产生滤波器去除噪声的ΔFCW。基于反馈将ΔFCW提供给DCO309以调整RF时钟信号。
在测试模式中，数字PLL300的功能与正常模式不同。BIST控制器，如图1的BIST控制器103，可以提供作为OTW提供给DCO 309的测试OTW。在测试模式下，DCO 309基于测试OTW输出RF时钟信号。振荡输出信号被提供给TDC/计数器307，TDC/计数器307不是在测试模式中到振荡器309的闭合反馈回路的一部分。相位检测器303从输出频率FCWOUT的指示中减去TDC/计数器307的输出。在测试模式中输出频率FCWOUT的指示被提供给相位检测器303，由此产生用于测试模式的误差信号。误差信号被提供给输出ΔFCW的数字回路滤波器305。ΔFCW可以改变符号，并使用加法器301加到(或从FCW中减去)FCW以产生输出频率FCWOUT的指示。在一些实施方案中，输出频率FCWOUT的指示可以提供给芯片上的输出触点或芯片上的测试控制器(例如，通过图1所示的结果路径123)。
在测试模式中，测试OTW可以由BIST控制器提供，例如图1的BIST控制器。BIST控制器可以分析FCWOUT来表征和/或测试数字PLL 300，例如根据方程4：
FOUT_TEST＝fREF×FCWOUT Eq.4
在等式4中，FOUT_TEST是DCO 309在测试模式中的输出频率，FCWOUT是输出频率控制字。因此，当使用参考时钟时，可以为给定的测试调谐信号计算PLL产生的FOUT_TEST。
模式信号路径338、340可以接收由BIST控制器提供的模式信号，如图1的BIST控制器103。多路复用器321、313可以通过模式信号进行控制，以使PLL在正常模式或测试模式下工作。
多路复用器311在提供FCWOUT和将FCW提供给相位检测器303之间切换。在正常模式中，多路复用器311将FCW提供给相位检测器303。在正常模式中，多路复用器311还操作以打破包括第一加法器301、相位检测器303和数字回路滤波器305的反馈回路。例如，多路复用器311可以在正常模式下从相位检测器303的输入解耦第一加法器301的输出。在测试模式中，多路复用器311向相位检测器303提供FCWout。在测试模式中，多路复用器311还完成包括第一加法器301、相位检测器303和数字回路滤波器305的反馈回路。
多路复用器313在提供测试OTW和向DCO 309提供ΔFCW之间切换。在正常模式中，多路复用器313向DCO 309提供ΔFCW。在正常模式中，多路复用器313还用于完成包括DCO309、TDC/计数器307、相位检测器303和数字回路滤波器305的反馈回路。在测试模式中，多路复用器313将测试OTW路径342耦合到DCO 309。在测试模式中，多路复用器313还中断包括DCO309、TDC/计数器307、相位检测器303和数字回路滤波器305的反馈回路。例如，多路复用器313可以在测试模式中从DCO 309的输入解耦DLF 305的输出。
图4是加法器400的示意性框图。加法器400可以通过存储在时钟寄存器405和407中的输入路径401、403来接收输入。算术逻辑单元409(ALU)将输入信号相加以产生输出，其被存储在时钟输出寄存器411中。ALU 409可以执行诸如数字加法(包括加负号)和/或减法之类的算术运算。输出可以通过输出信号路径413提供。加法器400是可以在图3的加法器301和/或相位检测器303中实现的加法器的示例。可以使用其他类型的加法器和不同量的寄存器，例如具有异步输入和/或输出的加法器。
图5示出了在正常模式下功能上等同于图3的数字PLL 300的数字PLL 500的示例框图。在图3的数字PLL的正常模式中，如图5所示，FCW与使用相位检测器303的反馈信号组合以产生误差信号。误差信号由数字回路滤波器305过滤，以产生用于控制DCO 309的OTW。DCO 309输出射频(RF)时钟信号。RF时钟信号还将TDC/计数器307数字化，以产生用于相位检测器303的反馈信号。稳态RF时钟频率由FCW和FREF控制，例如根据等式3。DCO 309、TDC/计数器307、相位检测器303和数字回路滤波器305形成第一反馈回路。第二反馈回路尚未完成，这将在图6的描述中讨论。
图6示出了在测试模式中功能上等同于图3的PLL的数字锁相回路600的示例框图。在图3的数字PLL的测试模式下，如图6所示，BIST控制器可以提供作为OTW提供给DCO309的测试OTW。DCO 309基于测试OTW输出RF时钟信号。RF时钟信号被提供给TDC/计数器307，TDC/计数器307在测试模式中不是到DCO 309的反馈回路的一部分。相位检测器303从提供给相位检测器的FCWOUT中减去TDC/计数器307的输出，从而产生误差信号。误差信号被提供给输出ΔFCW的数字回路滤波器305。可以使用加法器301从FCW中减去ΔFCW以产生FCWOUT。第一加法器301、相位检测器303和数字回路滤波器305形成第二反馈回路。第一反馈回路尚未完成，这将在图5的描述中讨论。提供给DCO 309的测试OTW可以不受第二反馈回路的影响。
在一些实施方案中，测试OTW可以由BIST控制器(例如图1的BIST控制器103)提供给PLL 600。BIST控制器可以分析FCWOUT来表征和/或测试数字PLL 300，例如根据等式4。因此，当使用参考时钟时，可以为给定的测试调谐信号计算由PLL 300产生的FOUT。
图7、图8和图9示出了图3的PLL 300的示例模拟结果的图。在测试模式下模拟在配置的PLL上运行。在测试模式期间，可以通过测试控制器将第一OTW提供给振荡器，并且可以向PLL提供相应的第一FCW。当提供第一OTW时，测试控制器可以检测FCWOUT。FCWOUT需要时间才能解决并达成稳定状态。在测试期间，可以使用多个OTW，并且可以响应地测量多个FCWOUT值。在某些情况下，这可能需要相当长的时间，从而增加了生产时间。然而，在获取FCWOUT期间可以控制PLL的回路滤波器的带宽以加速测试。当应用OTW时，回路滤波器可以以相对较大的带宽设置第一个时间量。相对较大的带宽可以大于在正常测试模式期间将使用的带宽。这可以使FCWOUT快速解决第一个值。然而，由于噪声或其他因素，第一值可能是粗估计。接下来，回路滤波器的带宽可以变窄，使得FCWOUT在更精细的值附近稳定。这种稳定可以以比回路滤波器的带宽处于较大值的速率更慢的速率发生。因此，每当使用新的OTW进行测试时，回路滤波器的带宽可以被设置为宽的，使得FCWOUT可以快速地置于粗略的值，然后可以缩小回路滤波器的带宽，以便FCWOUT可以获得更准确地值。
当回路滤波器的带宽在第一阶段之后被改变时，施加到PLL的FCWout可被保持不变或存储在触发器中。此外，相位误差可以重置为零。在回路滤波器的带宽变窄的第二阶段期间，系统可以在第一阶段之后残留的残差运行。在第二阶段确定的输出可以被添加到在第一阶段确定的FCWout。
图7示出了图3在测试模式下的PLL的示例模拟结果的曲线图700。x轴701显示以微秒为单位的时间。y轴703表示以GHz为单位的频率值。第一信号705当被置为高电平时，指示以较宽带宽设置回路滤波器的第一持续时间。第二信号707当被置为高电平时，指示以中等带宽设置回路滤波器的第二持续时间。第三信号709当被置为高电平时，指示以窄带宽设置回路滤波器的第三持续时间。曲线711表示基于FCWOUT的测量频率值。模拟中向PLL提供测试OTW和FCW。线路713表示当在第一模式中被提供有FCW时指定PLL被输出的频率值。
图8示出了与图700相同的模拟的图800，但是从28微秒开始并且在y轴703上具有较窄的范围。图形800对应于具有中等带宽的第二阶段。图9示出了与图8相同的模拟的曲线图900，但是以100微秒开始，并且在y轴703上具有甚至更窄的范围。曲线图900对应于具有较小带宽的第三阶段。
可以看出，当带宽很宽时，曲线711快速接近约9.115502GHz和9.115503GHz之间的指定频率值。事实上，在不到15微秒的时间内，曲线711从9.1190GHz以上降至9.1160GHz以下。然而，曲线711然后从约9.1151GHz振荡到约9.1159GHz直到约28微秒。
从28微秒标记开始，回路滤波器的带宽被降低到中等带宽，如第二信号707被断言所示。然后，曲线711开始以更精确的方式稳定地接近9.115502GHz和9.115503GHz之间的指定频率值。然而，曲线711以较慢的速率接近指定的频率，在大约22微秒的时间内改变约0.00012GHz。
从100微秒标记开始，回路滤波器的带宽被减小到窄带宽，如第三信号709被断言所示。曲线711继续稳定地接近9.115502GHz和9.115503GHz之间的指定频率值，在接下来的几百微秒内，在9.115500GHz至9.115505GHz之间的值更精确地进行调整。
因此，带宽可以最初设置为相对较宽的带宽，以实现快速转换速度，然后减小到较窄的带宽以提高精度。对于相应数量的PLL重复数千或数百万次测试时，可以减少大量的生产时间，而不会牺牲测试质量。
图10示出了用于表征和测试PLL电路的示例性方法的流程图1000。为了帮助理解，参考图3的数字PLL 300和图6的测试模式下的功能等效的PLL 600来描述方法1000。然而，方法1000的原理和教导也可以应用于其它PLL电路，如图2所示的PLL200。
在框图1003提供PLL。PLL可以在正常模式下配置，并且还可以在测试模式下进行配置。PLL可以是例如图3的数字PLL 300，其可以基于模式信号在正常模式或测试模式中配置。
在框图1005中，提供模式信号以使PLL处于测试模式。图6示出了在测试模式下功能上等同于图3的数字PLL 300的数字PLL 600的示例框图。模式信号可以提供给多路复用器，以使PLL处于测试模式。
在框图1007中，将测试OTW提供给PLL的振荡器。在一些实施方案中，测试OTW可以由BIST控制器(例如，图1的BIST控制器103)提供。可以从BIST控制器的存储器检索测试OTW的第一个值。
在框图1009中，读取FCWOUT。例如，FCWOUT可以提供给BIST控制器并存储在存储器中。在一些实施方案中，可以在允许FCWOUT稳定的一段时间之后检测和记录FCWOUT，并且方法1000可以从块1009进行到框1017。
块1011、1013和1015示出了带宽控制技术示例(例如，如关于图7、图8和图9所讨论的)。附加块1011、1013和1015可用于快速测试PLL。在一些实施方案中，可以执行块1011、1013和1015来代替块1009。
在框图1011中，减少了诸如数字回路滤波器305的回路滤波器的带宽。回路滤波器的带宽可以减少任何适当的次数。在一些实施方案中，可以将测试OTW和相应的FCW提供给PLL持续一段时间，以使FCWOUT稳定在第一个粗略的FCWOUT值，然后可以减少回路滤波器的带宽。在一些实施方案中，在回路滤波器的带宽减小之后，允许FCWOUT在第二持续时间内稳定在更精细的FCWOUT值。
在框图1013中，可以读取FCWOUT值，并记录建立时间。FCWOUT值和建立时间可以存储在BIST控制器的存储器中，或者由BIST控制器用于计算PLL响应。
在框图1015中，可以确定FCWOUT是否稳定。如果FCWOUT在特定范围内变化，则可以确定FCWOUT稳定。如果经过一段稳定的持续时间，也可以确定FCWOUT稳定。如果回路滤波器的带宽已经变窄到特定带宽，则也可以确定FCWOUT稳定。如果FCWOUT在预定时间段之后尚未结算，则该方法可以返回到框1011。如果FCWOUT稳定，则该方法可以进行到框1017。
在一些实施方案中，可以使用等式4的变化或等价物。例如，一个或多个常数可以影响特定系统的方程式。作为另一示例，ΔFCW可以被BIST控制器而不是FCWOUT读取，并且BIST控制器可以将ΔFCW添加到由BIST设置的FCW，使得BIST控制器可以计算FCWOUT。
在框图1017中，可以确定OTW的全部范围是否完成。如果不是，则在框图1019中，可以从BIST控制器的存储器确定或检索下一个OTW，然后可以为下一个OTW重复框1007-1017。如果在框图1017中，测试范围完成，则可以计算一个或多个增益值。可以通过将PLL的输出频率的变化除以OTW的变化来计算增益值。
在框图1021中，可以至少部分地基于OTW的每个变化的频率变化来计算增益。振荡器的增益可以影响正常模式下的回路动力学。
在框图1023中，可以至少部分地基于所计算的增益来校准PLL的增益。增益可以校准以调整过程、电压和温度的变化，以及OTW值。校正增益可能导致正常模式下的恒定回路动态。
在框图1025中，可以确定特征结果是否满足PLL的规范。这可以包括确定一个或多个PLL输出是否在正常模式期间提供的每个FCW的指定值范围内，确定PLL的增益是否在FCW的一个或多个范围内的指定值内，确定建立时间是否在规定的时间范围内等。
如果结果满足规范，则可以在框图1027中生成测试通过的指示。如果结果不符合规范，则可以在框图1029中生成测试失败的指示。生成的测试结果指示符可以例如存储在寄存器中，通过专用信号路径输出，编码在一个或多个其他信号路径等上。在一些实施方案中，可以禁用失效的PLL。
在上述实施例中，结合特定实施例描述了用于测量PLL的装置、系统和方法。然而，应当理解，实施例的原理和优点可以用于任何其它系统、装置或方法。各种实施例可以应用于用于测试和/或表征PLL的不同技术。一些技术可以应用于数字PLL。一些技术可以包括改变回路滤波器的带宽以缩短测试持续时间。一些技术可以包括改变在正常模式下配置的配置成测试模式的PLL，其中在正常模式下使用的PLL的一些部分也在测试模式中重新使用以产生测试结果信号。一些技术可以包括基于在测试模式期间由PLL产生的FCWOUT来计算在正常模式下操作的PLL的频率。
尽管参考数字PLL的特定信号来描述某些实施例，但是应当理解，本文描述的原理和优点可以应用于可用于各种应用的其它类型的PLL的其它信号。虽然关于图1所示的BIST控制器描述了一些实施例，但是应当理解，本文所述的原理和优点可以应用于其他类型的测试设置。此外，尽管为了说明的目的提供了一些电路原理图，但也可以实现其他等效电路以实现本文所描述的功能。
在本文公开的任何方法或方法中，方法或过程的作用或操作可以以任何合适的顺序进行，并不一定限于任何特定公开的顺序。依次可以以可以有助于理解某些实施例的方式将各种操作描述为多个离散操作；然而，描述的顺序不一定被解释为暗示这些操作是依赖于顺序的。本文所讨论的方法的作用可以以适当的任何顺序进行。此外，本文讨论的方法的行为可以适当地串行或并行地执行。事实上，连续示出的两个块实际上可以基本上同时执行，或者有时可以以相反的顺序执行块，这取决于所涉及的功能。此外，在一些实现中可以省略某些块。
例如，在流程图1000中，在各种实施例中，读取FCWOUT可以在带宽改变之前或之后发生。在一些实施方案中，可以跳过与缩小滤波器的带宽变窄相关的一个或多个块。在一些实施方案中，可以在不同的阶段确定测试通过或失败，例如，当PLL的每个响应被计算时。在一些实施方案中，增益计算可以作为方框1019所示的每个重复测试的一部分进行。在一些实施方案中，不计算增益。在一些实施方案中，测试不需要生成通过和失败的指示。
这里描述的原理和优点可以在各种装置中实现。此外，PLL可以用于各种装置，并且以规格执行并以较低成本提供的PLL可以降低这些各种装置的总体价格。这样的设备的示例可以包括但不限于消费电子产品、消费电子产品的部件、电子测试设备等。消费电子产品的部件的例子可以包括时钟电路、模拟数字转换器、放大器、整流器、可编程滤波器、衰减器、可变频率电路等。电子设备的示例还可以包括存储器芯片、存储器模块、光网络或其他通信网络的电路、诸如基站，雷达系统和磁盘驱动器电路的蜂窝通信基础设施。消费电子产品可以包括但不限于无线设备、移动电话(例如，智能电话)、诸如智能手表或耳机之类的佩戴式计算设备、医疗监护设备、车载电子系统、电话机、电视机、电脑显示器、电脑、手提电脑、平板电脑、膝上型计算机、个人数字助理(PDA)、微波炉、冰箱、立体声系统、盒式录像机或播放器、DVD播放器、CD播放器、数字录像机(DVR)、VCR、MP3播放器、收音机、摄像机、照相机、数字相机、便携式存储芯片、洗衣机、烘干机、洗衣机/干衣机、复印机、传真机、扫描仪、多功能外围设备、手表、时钟等。此外，设备可以包括未完成的产品。
除非上下文另有明确要求，否则在整个说明书和权利要求书中，“包括”、“包含”、“含有”、“具有”等词将以包容性的意思来解释，而不是排他或详尽的意思。也就是说，在“包括但不限于”的意义上。如本文通常使用的“耦合”或连接的词是指可以直接连接或通过以下方式连接的两个或更多个元件：一个或多个中间元件。另外，在本申请中使用时，“本文”、“上文”、“以下”和类似输入的词语均应参照本申请作为整体，而不是本申请的任何特定部分。在上下文许可的情况下，使用单数或复数的详细描述中的单词也可以分别包括复数或单数。提及两个或多个项目的列表中的“或”一词旨在涵盖以下所有词语的解释：列表中的任何项目、列表中的所有项目以及列表中的项目的任何组合。本文通常使用的术语“基于”包含以下对术语的解释：仅基于或至少部分地基于。本文提供的所有数值旨在包括测量误差内的相似值。
此外，本文中使用的条件语言，诸如“可以”、“可能”、“例如”、“诸如”等，除非另有明确说明，或者在所使用的上下文中以其他方式理解的情况通常旨在表达某些实施例包括但其他实施例不包括某些特征、元件和/或状态。
本文提供的实施例的教导可以应用于其他系统，而不一定是上述系统。可以组合上述各种实施例的元件和动作以提供其他实施例。
虽然已经描述了某些实施例，但是这些实施例仅仅是作为示例提出的，并不意图限制本公开的范围。实际上，本文描述的新颖方法和系统可以以各种其他形式来体现。此外，在不脱离本公开的精神的情况下，可以对本文所述的方法和系统的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本公开的范围和精神内的这些形式或修改。

Claims (14)

1.一种以多种模式可操作的锁相回路，所述锁相回路包括：
振荡器，被构造为产生振荡输出信号；和
回路滤波器，被构造为滤波所述锁相回路的相位检测器的输出；
其中所述振荡器的输入在第一模式中耦合到所述回路滤波器的输出；
其中所述振荡器的输入在第二模式中至少部分地与所述回路滤波器的输出解耦；和
其中所述锁相回路被构造为至少部分地基于所述回路滤波器的输出在第二模式中输出振荡输出信号的频率的指示。
2.根据权利要求1所述的锁相回路，还包括时数转换器，其中所述振荡器是数控振荡器，并且所述时数转换器在所述第一模式中耦合在所述数控振荡器和所述回路滤波器之间的反馈路径中。
3.根据权利要求1所述的锁相回路，还包括加法器，所述加法器被构造为在所述第二模式中将频率输入信号与由所述回路滤波器提供的滤波的输出信号组合。
4.根据权利要求1所述的锁相回路，还包括第一开关，所述第一开关被构造为在所述第一模式中向所述振荡器提供调谐信号，并在所述第二模式中向所述振荡器提供测试调谐信号，其中所述调谐信号基于由所述锁相回路的相位检测器产生的误差信号，并且其中所述测试调谐信号基于独立于所述误差信号的源。
5.根据权利要求4所述的锁相回路，还包括第二开关，所述第二开关被构造为在所述第一模式中向所述相位检测器提供调谐信号，并且在所述第二模式中关闭包括所述回路滤波器、所述相位检测器和加法器的反馈回路。
6.根据权利要求1所述的锁相回路，其中振荡输出信号的频率的指示至少部分地基于所述回路滤波器的输出和频率控制字。
7.根据权利要求1所述的锁相回路，其中所述振荡器的整个输入在所述第二模式中从所述回路滤波器解耦。
8.一种芯片，包括：
锁相回路PLL的数控振荡器DCO；
多路复用器，被构造为将DCO的输入在第一模式中耦合到PLL的相位检测器的输出，并在第二模式中向DCO的输入提供测试振荡器调谐字；和
测试控制电路，被构造为在所述第二模式中提供所述测试振荡器调谐字，并且还被构造为在所述第二模式中至少部分地基于PLL的相位检测器的输出确定PLL的输出频率的指示，
其中所述测试控制电路和DCO实施在相同的芯片上。
9.根据权利要求8所述的芯片，其中所述相位检测器被构造为基于来自反馈路径的反馈信号与频率指令输出信号的比较，在所述第二模式中产生误差信号，所述频率指令输出信号取决于相位检测器的输出，其中所述频率指令输出信号是PLL的输出频率的指示。
10.根据权利要求8所述的芯片，其中所述测试控制电路还被构造为在所述第二模式中提供频率指令字，并且所述频率指令字与测试控制电路的存储器中的测试振荡器调谐字相关联。
11.根据权利要求8所述的芯片，其中所述测试控制电路还被构造为基于参考时钟的频率和频率指令输出信号产生测试结果。
12.根据权利要求8所述的芯片，还包括数字回路滤波器，所述数字回路滤波器被构造为滤波由所述相位检测器产生的数字误差信号，其中在所述第一模式中数字回路滤波器的输出耦合到DCO的输入。
13.根据权利要求12所述的芯片，其中所述数字回路滤波器被构造为在第一带宽下运行，然后在用于相同测试振荡器调谐字的第二模式中在比所述第一带宽更窄的第二带宽下运行。
14.根据权利要求12所述的芯片，还包括加法器，所述加法器被构造为产生频率指令字输出作为数字和；
其中所述频率指令字输出是PLL的输出频率的指示；
其中所述数字回路滤波器的输出耦合到所述加法器的第一输入；和
其中频率指令字提供给所述加法器的第二输入。
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