JP2003338754A - Ｐｌｌ周波数シンセサイザの自己調整装置及びその方法 - Google Patents
Ｐｌｌ周波数シンセサイザの自己調整装置及びその方法Info
- Publication number
- JP2003338754A JP2003338754A JP2002145305A JP2002145305A JP2003338754A JP 2003338754 A JP2003338754 A JP 2003338754A JP 2002145305 A JP2002145305 A JP 2002145305A JP 2002145305 A JP2002145305 A JP 2002145305A JP 2003338754 A JP2003338754 A JP 2003338754A
- Authority
- JP
- Japan
- Prior art keywords
- self
- output
- output frequency
- frequency
- frequency band
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 16
- 230000010354 integration Effects 0.000 description 15
- 230000000295 complement effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- PUZPDOWCWNUUKD-UHFFFAOYSA-M sodium fluoride Chemical compound [F-].[Na+] PUZPDOWCWNUUKD-UHFFFAOYSA-M 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 複数の出力周波数帯域を出力する電圧制御発
振器が基準周波数に適合する出力周波数帯域を確実且つ
迅速に検索して自己調整時間を大幅に短縮できるＰＬＬ
周波数シンセサイザの自己調整装置を提案する。 【解決手段】 本発明においては、自己調整手段１が電
圧制御発振器２から出力される複数の周波数帯域のうち
略中間に相当する出力周波数帯域と基準周波数とを比較
し、この基準周波数より大きいか小さいかにより複数の
出力周波数帯域を２分割し、この分割された一方の出力
周波数帯域のうち略中間に相当する出力周波数帯域につ
いて基準周波数との大小関係を比較することを繰り返す
ことにより、適合する出力周波数帯域を検索して電圧制
御発振器２の自己調整を行うようにしているので、複数
の出力周波数帯域の総てについて検索を行う必要がなく
なり、迅速且つ確実な自己調整ができる。
振器が基準周波数に適合する出力周波数帯域を確実且つ
迅速に検索して自己調整時間を大幅に短縮できるＰＬＬ
周波数シンセサイザの自己調整装置を提案する。 【解決手段】 本発明においては、自己調整手段１が電
圧制御発振器２から出力される複数の周波数帯域のうち
略中間に相当する出力周波数帯域と基準周波数とを比較
し、この基準周波数より大きいか小さいかにより複数の
出力周波数帯域を２分割し、この分割された一方の出力
周波数帯域のうち略中間に相当する出力周波数帯域につ
いて基準周波数との大小関係を比較することを繰り返す
ことにより、適合する出力周波数帯域を検索して電圧制
御発振器２の自己調整を行うようにしているので、複数
の出力周波数帯域の総てについて検索を行う必要がなく
なり、迅速且つ確実な自己調整ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のチャネルを
切替えて複数の周波数帯域を出力するＰＬＬ周波数シン
セサイザの自己調整装置に関し、特に基準周波数に適合
する周波数帯域を迅速に検索して自己調整ができるＰＬ
Ｌ周波数シンセサイザの自己調整装置に関する。
切替えて複数の周波数帯域を出力するＰＬＬ周波数シン
セサイザの自己調整装置に関し、特に基準周波数に適合
する周波数帯域を迅速に検索して自己調整ができるＰＬ
Ｌ周波数シンセサイザの自己調整装置に関する。
【０００２】
【従来の技術】従来、この種のＰＬＬ周波数シンセサイ
ザの自己調整装置としては、ＰＬＬ周波数シンセサイザ
にマイクロコンピュータ等からなる試験信号（図示を省
略）を接続し、この試験装置からチャネルの切替え信号
を入力して電圧制御発振器（Voltage Controlled Oscil
lator:ＶＯＣ）が出力する出力周波数帯域（Ｋｖライ
ン）を順次変化させ、この電圧制御発振器が出力する総
ての出力周波数帯域について所定の電圧選択信号に対す
る発振周波数が適合するか否かを判断する構成である。
このように適合する出力周波数帯域に対応したチャネル
を特定し、所定の電圧選択信号を電圧制御発振器に入力
した場合に基準周波数と同じ周波数を出力するように調
整できることとなる。
ザの自己調整装置としては、ＰＬＬ周波数シンセサイザ
にマイクロコンピュータ等からなる試験信号（図示を省
略）を接続し、この試験装置からチャネルの切替え信号
を入力して電圧制御発振器（Voltage Controlled Oscil
lator:ＶＯＣ）が出力する出力周波数帯域（Ｋｖライ
ン）を順次変化させ、この電圧制御発振器が出力する総
ての出力周波数帯域について所定の電圧選択信号に対す
る発振周波数が適合するか否かを判断する構成である。
このように適合する出力周波数帯域に対応したチャネル
を特定し、所定の電圧選択信号を電圧制御発振器に入力
した場合に基準周波数と同じ周波数を出力するように調
整できることとなる。
【０００３】
【発明が解決しようとする課題】従来のＰＬＬ周波数シ
ンセサイザの自己調整装置は以上のように構成されてい
たことから、電圧制御発振器がチャネル切替えにより出
力する総ての出力周波数帯域について検索しなければな
らず、電圧制御発振器の調整に長時間を要するという課
題を有していた。特に、電圧制御発振器のＣＮ比を向上
させるために、出力周波数帯域（Ｋｖライン）の数を増
加させて多チャネルとした場合には、この増加した出力
周波数帯域に対しても各々検索を実行されることから、
調整時間がより長くなるという課題を有する。
ンセサイザの自己調整装置は以上のように構成されてい
たことから、電圧制御発振器がチャネル切替えにより出
力する総ての出力周波数帯域について検索しなければな
らず、電圧制御発振器の調整に長時間を要するという課
題を有していた。特に、電圧制御発振器のＣＮ比を向上
させるために、出力周波数帯域（Ｋｖライン）の数を増
加させて多チャネルとした場合には、この増加した出力
周波数帯域に対しても各々検索を実行されることから、
調整時間がより長くなるという課題を有する。
【０００４】本発明は、前記課題を解消するためになさ
れたもので、複数の出力周波数帯域を出力する電圧制御
発振器が基準周波数に適合する出力周波数帯域を確実且
つ迅速に検索して自己調整時間を大幅に短縮できるＰＬ
Ｌ周波数シンセサイザの自己調整装置を提案することを
目的とする。
れたもので、複数の出力周波数帯域を出力する電圧制御
発振器が基準周波数に適合する出力周波数帯域を確実且
つ迅速に検索して自己調整時間を大幅に短縮できるＰＬ
Ｌ周波数シンセサイザの自己調整装置を提案することを
目的とする。
【０００５】
【課題を解決するための手段】本発明に係るＰＬＬ周波
数シンセサイザの自己調整装置は、複数のチャネルを切
替えて電圧制御発振器から複数の出力周波数帯域を順次
変化させて出力し、基準周波数に適合する出力周波数帯
域を検索して調整するＰＬＬ周波数シンセサイザの自己
調整装置において、前記、複数の出力周波数帯域が各々
隣接する各出力周波数帯域の一部を重複するように設定
して前記電圧制御発振器から出力され、前記複数の出力
周波数帯域のうち略中間に相当する出力周波数帯域を前
記基準周波数と比較し、当該比較結果に基づいて前記中
間に相当する出力周波数を中心として前記複数の出力周
波数帯域を２分割した一方の出力周波数帯域のうち略中
間に相当する出力周波数帯域と前記基準周波数とを比較
する検索動作を繰り返して適合する出力周波数帯域を自
己調整手段が検索するものである。
数シンセサイザの自己調整装置は、複数のチャネルを切
替えて電圧制御発振器から複数の出力周波数帯域を順次
変化させて出力し、基準周波数に適合する出力周波数帯
域を検索して調整するＰＬＬ周波数シンセサイザの自己
調整装置において、前記、複数の出力周波数帯域が各々
隣接する各出力周波数帯域の一部を重複するように設定
して前記電圧制御発振器から出力され、前記複数の出力
周波数帯域のうち略中間に相当する出力周波数帯域を前
記基準周波数と比較し、当該比較結果に基づいて前記中
間に相当する出力周波数を中心として前記複数の出力周
波数帯域を２分割した一方の出力周波数帯域のうち略中
間に相当する出力周波数帯域と前記基準周波数とを比較
する検索動作を繰り返して適合する出力周波数帯域を自
己調整手段が検索するものである。
【０００６】このように本発明においては、自己調整手
段が電圧制御発振器から出力される複数の周波数帯域の
うち略中間に相当する出力周波数帯域と基準周波数とを
比較し、この基準周波数より大きいか小さいかにより前
記複数の出力周波数帯域を２分割し、この分割された一
方の出力周波数帯域のうち略中間に相当する出力周波数
帯域について基準周波数との大小関係を比較することを
繰り返すことにより、適合する出力周波数帯域を検索し
て電圧制御発振器の自己調整を行うようにしているの
で、複数の出力周波数帯域の総てについて検索を行う必
要がなくなり、迅速且つ確実な自己調整ができる。
段が電圧制御発振器から出力される複数の周波数帯域の
うち略中間に相当する出力周波数帯域と基準周波数とを
比較し、この基準周波数より大きいか小さいかにより前
記複数の出力周波数帯域を２分割し、この分割された一
方の出力周波数帯域のうち略中間に相当する出力周波数
帯域について基準周波数との大小関係を比較することを
繰り返すことにより、適合する出力周波数帯域を検索し
て電圧制御発振器の自己調整を行うようにしているの
で、複数の出力周波数帯域の総てについて検索を行う必
要がなくなり、迅速且つ確実な自己調整ができる。
【０００７】また、本発明に係るＰＬＬ周波数シンセサ
イザの自己調整装置は必要に応じて、自己調整手段が、
当初の検索動作の検索時間より当初以降の検索動作の検
索時間を長くするものである。このように本発明におい
ては、複数の出力周波数帯域のうち略中間に相当する出
力周波数帯域に対する当初の検索動作からこれ以降の検
索動作の検索時間を長くしているので、当初の検索を迅
速に実行できると共に当初以降の検索を正確に行うこと
ができる。
イザの自己調整装置は必要に応じて、自己調整手段が、
当初の検索動作の検索時間より当初以降の検索動作の検
索時間を長くするものである。このように本発明におい
ては、複数の出力周波数帯域のうち略中間に相当する出
力周波数帯域に対する当初の検索動作からこれ以降の検
索動作の検索時間を長くしているので、当初の検索を迅
速に実行できると共に当初以降の検索を正確に行うこと
ができる。
【０００８】また、本発明に係るＰＬＬ周波数シンセサ
イザの自己調整装置は必要に応じて、自己調整手段が、
当初の検索動作の検索時間より当初以降の検索動作の検
索時間を指数関数的に長くするものである。このように
本発明においては、当初以降の検索動作の検索時間を指
数関数的に長くするようにしているので、当初の検索動
作を極めて高速に実行できると共に、当初以降の検索動
作により確実に実行できる。
イザの自己調整装置は必要に応じて、自己調整手段が、
当初の検索動作の検索時間より当初以降の検索動作の検
索時間を指数関数的に長くするものである。このように
本発明においては、当初以降の検索動作の検索時間を指
数関数的に長くするようにしているので、当初の検索動
作を極めて高速に実行できると共に、当初以降の検索動
作により確実に実行できる。
【０００９】また、本発明に係るＰＬＬ周波数シンセサ
イザの自己調整装置は必要に応じて、自己調整手段が、
検索時間を設定するタイマ回路と、当該タイマ回路で設
定された検索時間に入力される基準周波数及び比較周波
数を積算する積算回路とを備えるものである。このよう
に本発明においては、自己調整手段がタイマ回路で設定
される検索時間に基準周波数及び比較周波数を積算回路
で積算するようにしているので、検索動作状況に適合し
た検索時間を予め設定できることとなり、迅速且つ確実
な電圧制御発振器の自己調整が可能となる。
イザの自己調整装置は必要に応じて、自己調整手段が、
検索時間を設定するタイマ回路と、当該タイマ回路で設
定された検索時間に入力される基準周波数及び比較周波
数を積算する積算回路とを備えるものである。このよう
に本発明においては、自己調整手段がタイマ回路で設定
される検索時間に基準周波数及び比較周波数を積算回路
で積算するようにしているので、検索動作状況に適合し
た検索時間を予め設定できることとなり、迅速且つ確実
な電圧制御発振器の自己調整が可能となる。
【００１０】また、本発明に係るＰＬＬ周波数シンセサ
イザの自己調整装置は必要に応じて、タイマ回路が、外
部から入力される入力信号により検索時間を設定するも
のである。このように本発明においては、外部からの入
力信号によりタイマ回路の検索時間を設定しているの
で、動作状況又は接続される他の回路等に応じた検索時
間の調整が可能となり、より高速且つ正確な自己調整動
作を行うことができる。
イザの自己調整装置は必要に応じて、タイマ回路が、外
部から入力される入力信号により検索時間を設定するも
のである。このように本発明においては、外部からの入
力信号によりタイマ回路の検索時間を設定しているの
で、動作状況又は接続される他の回路等に応じた検索時
間の調整が可能となり、より高速且つ正確な自己調整動
作を行うことができる。
【００１１】本発明に係るＰＬＬ周波数シンセサイザの
自己調整方法は、複数のチャネルを切替えて電圧制御発
振器から複数の出力周波数帯域を順次変化させて出力
し、基準周波数に適合する出力周波数帯域を検索して調
整するＰＬＬ周波数シンセサイザの自己調整方法におい
て、前記、複数の出力周波数帯域が各々隣接する各出力
周波数帯域の一部を重複するように設定してら出力さ
れ、前記複数の出力周波数帯域のうち略中間に相当する
出力周波数帯域を前記基準周波数と比較し、当該比較結
果に基づいて前記中間に相当する出力周波数を中心とし
て前記複数の出力周波数帯域を２分割した一方の出力周
波数帯域のうち略中間に相当する出力周波数帯域と前記
基準周波数とを比較する検索動作を繰り返して適合する
出力周波数帯域を検索するものである。
自己調整方法は、複数のチャネルを切替えて電圧制御発
振器から複数の出力周波数帯域を順次変化させて出力
し、基準周波数に適合する出力周波数帯域を検索して調
整するＰＬＬ周波数シンセサイザの自己調整方法におい
て、前記、複数の出力周波数帯域が各々隣接する各出力
周波数帯域の一部を重複するように設定してら出力さ
れ、前記複数の出力周波数帯域のうち略中間に相当する
出力周波数帯域を前記基準周波数と比較し、当該比較結
果に基づいて前記中間に相当する出力周波数を中心とし
て前記複数の出力周波数帯域を２分割した一方の出力周
波数帯域のうち略中間に相当する出力周波数帯域と前記
基準周波数とを比較する検索動作を繰り返して適合する
出力周波数帯域を検索するものである。
【００１２】
【発明の実施の形態】（本発明の第１の実施形態）以
下、本発明の第１の実施形態に係るＰＬＬ周波数シンセ
サイザの自己調整装置をその方法と共に図１ないし図９
に基づいて説明する。この図１は本実施形態に係るＰＬ
Ｌ周波数シンセサイザの自己調整装置の全体ブロック回
路構成図、図２は図１記載のＰＬＬ周波数シンセサイザ
の自己調整装置における演算部のブロック回路構成図、
図３は図１記載のＰＬＬ周波数シンセサイザの自己調整
装置におけるフェーズ部のブロック回路構成図、図４は
図１に記載の電圧制御発振器から出力される出力周波数
帯域特性図、図５は図４に記載の各出力周波数帯域相互
間の概念図、図６は図１に記載のＰＬＬ周波数シンセサ
イザの自己調整装置における検索動作態様図、図７は図
６に記載の検索動作タイミングチャート、図８は図６に
記載の検索動作の動作フローチャートを示す。
下、本発明の第１の実施形態に係るＰＬＬ周波数シンセ
サイザの自己調整装置をその方法と共に図１ないし図９
に基づいて説明する。この図１は本実施形態に係るＰＬ
Ｌ周波数シンセサイザの自己調整装置の全体ブロック回
路構成図、図２は図１記載のＰＬＬ周波数シンセサイザ
の自己調整装置における演算部のブロック回路構成図、
図３は図１記載のＰＬＬ周波数シンセサイザの自己調整
装置におけるフェーズ部のブロック回路構成図、図４は
図１に記載の電圧制御発振器から出力される出力周波数
帯域特性図、図５は図４に記載の各出力周波数帯域相互
間の概念図、図６は図１に記載のＰＬＬ周波数シンセサ
イザの自己調整装置における検索動作態様図、図７は図
６に記載の検索動作タイミングチャート、図８は図６に
記載の検索動作の動作フローチャートを示す。
【００１３】前記各図において本実施形態に係るＰＬＬ
周波数シンセサイザの自己調整装置は、電圧制御発振器
２、位相検波器３及び低域フィルタ４でＰＬＬが形成さ
れ、この電圧制御発振器２が外部から入力されるチャネ
ル切替信号により隣接する各周波数帯域Ｆ1・Ｆ2、〜、
Ｆ63・Ｆ64を一部重複させて複数の出力周波数帯域Ｆ
1、〜、Ｆ64を順次出力し、前記電圧制御発振器２にチ
ャネル選択信号を所定の条件で出力して電圧制御発振器
２の自己調整を行う自己調整手段１を備える構成であ
る。
周波数シンセサイザの自己調整装置は、電圧制御発振器
２、位相検波器３及び低域フィルタ４でＰＬＬが形成さ
れ、この電圧制御発振器２が外部から入力されるチャネ
ル切替信号により隣接する各周波数帯域Ｆ1・Ｆ2、〜、
Ｆ63・Ｆ64を一部重複させて複数の出力周波数帯域Ｆ
1、〜、Ｆ64を順次出力し、前記電圧制御発振器２にチ
ャネル選択信号を所定の条件で出力して電圧制御発振器
２の自己調整を行う自己調整手段１を備える構成であ
る。
【００１４】前記自己調整手段１は、外部から入力され
るロードイレイザブル（ＬＥ）信号及びオシレータ（図
示を省略）からの分周信号ossinに基づいて検索時間Ｔ
1、Ｔ2、Ｔ3を設定するタイマ部１１と、このタイマ部
１１から出力される起動信号をトリガとして外部から入
力される基準周波数信号frを積算する基準周波数積算部
１２と、前記電圧制御発振器２から出力される比較周波
数信号fvを前記起動信号をトリガとして積算する比較周
波数積算部１３と、前記積算された基準周波数信号fr及
び比較周波数信号fvと前記タイマ部１１から出力される
検索時間Ｔ1、Ｔ2、Ｔ3とに基づいてチャネル選択信号C
Hを演算する演算部１４と、この演算部１４から出力さ
れるチャネル選択信号CHにより特定される検索動作のフ
ェーズ1ないしフェーズ3を管理し、これらに対応するフ
ェーズ信号を出力するフェーズ部１５と、前記演算部１
４で演算されたチャネル選択信号CHを保持すると共に、
アナログ信号の電圧値に変換して電圧選択信号Vchを電
圧制御発振器２に出力するインターフェースレジスタ１
６とを備える構成である。
るロードイレイザブル（ＬＥ）信号及びオシレータ（図
示を省略）からの分周信号ossinに基づいて検索時間Ｔ
1、Ｔ2、Ｔ3を設定するタイマ部１１と、このタイマ部
１１から出力される起動信号をトリガとして外部から入
力される基準周波数信号frを積算する基準周波数積算部
１２と、前記電圧制御発振器２から出力される比較周波
数信号fvを前記起動信号をトリガとして積算する比較周
波数積算部１３と、前記積算された基準周波数信号fr及
び比較周波数信号fvと前記タイマ部１１から出力される
検索時間Ｔ1、Ｔ2、Ｔ3とに基づいてチャネル選択信号C
Hを演算する演算部１４と、この演算部１４から出力さ
れるチャネル選択信号CHにより特定される検索動作のフ
ェーズ1ないしフェーズ3を管理し、これらに対応するフ
ェーズ信号を出力するフェーズ部１５と、前記演算部１
４で演算されたチャネル選択信号CHを保持すると共に、
アナログ信号の電圧値に変換して電圧選択信号Vchを電
圧制御発振器２に出力するインターフェースレジスタ１
６とを備える構成である。
【００１５】前記タイマ部１１は、ＬＥ信号及び分周信
号ossinが入力される外に、回路パワーセーブ信号が入
力され、このＬＥ信号又は回路パワーセーブ信号を起動
信号として検索時間Ｔ1、Ｔ2、Ｔ3を１０［μsec］、２
０［μsec］、４０［μsec］と設定する構成である。
号ossinが入力される外に、回路パワーセーブ信号が入
力され、このＬＥ信号又は回路パワーセーブ信号を起動
信号として検索時間Ｔ1、Ｔ2、Ｔ3を１０［μsec］、２
０［μsec］、４０［μsec］と設定する構成である。
【００１６】前記演算部１４は、前記比較周波数積算部
１３で積算された比較周波数積算値について２の補数を
演算する補数生成部１４１と、この補数の比較周波数積
算値を基準周波数積算部１２の基準周波数積算値に加算
する加算部１４２と、この加算された加算信号及び前記
フェーズ部１５から出力されるフェーズ信号に基づいて
次の出力周波数帯域であるフェーズ２（又はフェーズ
３）に移行を許可する処理信号JUMP1・JUMP2及びインタ
ーフェースレジスタ１６に保持されたチャネル選択信号
CH（現状で検索動作が実行されているチャネルの周波数
帯域）から変更後のチャネル選択信号CHを出力する処理
部１４４とを備える構成である。
１３で積算された比較周波数積算値について２の補数を
演算する補数生成部１４１と、この補数の比較周波数積
算値を基準周波数積算部１２の基準周波数積算値に加算
する加算部１４２と、この加算された加算信号及び前記
フェーズ部１５から出力されるフェーズ信号に基づいて
次の出力周波数帯域であるフェーズ２（又はフェーズ
３）に移行を許可する処理信号JUMP1・JUMP2及びインタ
ーフェースレジスタ１６に保持されたチャネル選択信号
CH（現状で検索動作が実行されているチャネルの周波数
帯域）から変更後のチャネル選択信号CHを出力する処理
部１４４とを備える構成である。
【００１７】前記フェーズ部１５は、第１、第２、第３
の各レジスタ１５１、１５２，１５３が直列に接続さ
れ、この第１のレジスタ１５１と第２のレジスタ１５２
との間に第１の論理回路１５４が介装されると共に、第
２のレジスタ１５２と第３のレジスタ１５３との間に第
２の論理回路１５５が介装され、前記レジスタ１５１に
起動信号が入力され、第１及び第２の各論理回路１５
４、１５５には演算部１４から処理信号JUMP1・JUMP2が
各々入力される構成である。
の各レジスタ１５１、１５２，１５３が直列に接続さ
れ、この第１のレジスタ１５１と第２のレジスタ１５２
との間に第１の論理回路１５４が介装されると共に、第
２のレジスタ１５２と第３のレジスタ１５３との間に第
２の論理回路１５５が介装され、前記レジスタ１５１に
起動信号が入力され、第１及び第２の各論理回路１５
４、１５５には演算部１４から処理信号JUMP1・JUMP2が
各々入力される構成である。
【００１８】次に、前記構成に基づく本実施形態に係る
ＰＬＬ周波数シンセサイザの自己調整装置の動作をその
方法に基づいて説明する。まず、前提として電圧制御発
振器２はチャネル数が６４に設定され、この６４のチャ
ネルに対応する出力周波数帯域Ｆ1、〜、Ｆ64を出力で
きるものとする。また、自己調整手段１は、前記出力周
波数帯域Ｆ1、〜、Ｆ64を各々隣接する各出力周波数帯
域Ｆ1・Ｆ2、〜、Ｆ63・Ｆ64が相互に周波数帯域を一部
重複させたＫｖラインとしてチャネル選択信号CHを出力
するものとする。
ＰＬＬ周波数シンセサイザの自己調整装置の動作をその
方法に基づいて説明する。まず、前提として電圧制御発
振器２はチャネル数が６４に設定され、この６４のチャ
ネルに対応する出力周波数帯域Ｆ1、〜、Ｆ64を出力で
きるものとする。また、自己調整手段１は、前記出力周
波数帯域Ｆ1、〜、Ｆ64を各々隣接する各出力周波数帯
域Ｆ1・Ｆ2、〜、Ｆ63・Ｆ64が相互に周波数帯域を一部
重複させたＫｖラインとしてチャネル選択信号CHを出力
するものとする。
【００１９】まず、自己調整手段１のタイマ部１１はＬ
Ｅ信号又は回路パワーセーブ信号のいずれかが入力され
たか否かを判断する（ステップ１）。フェーズ部１５に
起動信号が入力されてフェーズ１が設定（ステップ２）
されると、フェーズ信号がタイマ部１１及び演算部１４
へ出力される。前記タイマ部１１がＬＥ信号又は回路パ
ワーセーブ信号が入力されたと判断した場合には、前記
フェーズ信号のフェーズ１に対応する検索時間Ｔ1（＝
１０［μsec］）の信号を基準周波数積算部１２、比較
周波数積算部１３及び演算部１４へ出力すると共に、起
動信号を基準周波数積算部１２及び比較周波数積算部１
３に出力する（ステップ３）。この起動信号が入力され
た基準周波数積算部１２及び比較周波数積算部１３は、
基準周波数信号ｆｒと比較周波数信号ｆｖ（出力周波数
帯域Ｆ32に相当する）とを検索時間Ｔ1（＝１０［μse
c］）の間積算して基準周波数積算値と比較周波数積算
値とを演算部１４へ出力する。この積算精度はフェーズ
１、２、３の検索時間Ｔ1、Ｔ2、Ｔ3（１０［μsec］、
２０［μsec］、４０［μsec］）により決定されること
となる。
Ｅ信号又は回路パワーセーブ信号のいずれかが入力され
たか否かを判断する（ステップ１）。フェーズ部１５に
起動信号が入力されてフェーズ１が設定（ステップ２）
されると、フェーズ信号がタイマ部１１及び演算部１４
へ出力される。前記タイマ部１１がＬＥ信号又は回路パ
ワーセーブ信号が入力されたと判断した場合には、前記
フェーズ信号のフェーズ１に対応する検索時間Ｔ1（＝
１０［μsec］）の信号を基準周波数積算部１２、比較
周波数積算部１３及び演算部１４へ出力すると共に、起
動信号を基準周波数積算部１２及び比較周波数積算部１
３に出力する（ステップ３）。この起動信号が入力され
た基準周波数積算部１２及び比較周波数積算部１３は、
基準周波数信号ｆｒと比較周波数信号ｆｖ（出力周波数
帯域Ｆ32に相当する）とを検索時間Ｔ1（＝１０［μse
c］）の間積算して基準周波数積算値と比較周波数積算
値とを演算部１４へ出力する。この積算精度はフェーズ
１、２、３の検索時間Ｔ1、Ｔ2、Ｔ3（１０［μsec］、
２０［μsec］、４０［μsec］）により決定されること
となる。
【００２０】この演算部１４は、入力された比較周波数
積算値の補数を補数生成部１４１で求めて正負変換を行
い、この変換された比較周波数積算値を基準周波数積算
値に加算部１４２で加算して加算信号を生成し、この加
算信号をフェーズ部１５からのフェーズ信号（フェーズ
１）及び検索時間Ｔ1（＝１０［μsec］）に基づいて判
断部１４３が次のフェーズ２へ移行を許可する処理信号
JUMP1・JUMP2を生成し、さらに、この処理信号JUMP1・J
UMP2とインターフェースレジスタ１６に保持されたチャ
ネル選択信号CH（現状の選択されたチャネル選択信号）
とに基づいて処理部１４４が変更後のチャネル選択信号
CHをインターフェースレジスタ１６へ出力する（ステッ
プ４）。
積算値の補数を補数生成部１４１で求めて正負変換を行
い、この変換された比較周波数積算値を基準周波数積算
値に加算部１４２で加算して加算信号を生成し、この加
算信号をフェーズ部１５からのフェーズ信号（フェーズ
１）及び検索時間Ｔ1（＝１０［μsec］）に基づいて判
断部１４３が次のフェーズ２へ移行を許可する処理信号
JUMP1・JUMP2を生成し、さらに、この処理信号JUMP1・J
UMP2とインターフェースレジスタ１６に保持されたチャ
ネル選択信号CH（現状の選択されたチャネル選択信号）
とに基づいて処理部１４４が変更後のチャネル選択信号
CHをインターフェースレジスタ１６へ出力する（ステッ
プ４）。
【００２１】即ち、この演算部１４では加算部１４２で
加算されて生成された加算信号は、「０」の値である場
合には現状のまま出力周波数帯域Ｆ32を選択することと
なり、また、「正」の値である場合には基準周波数信号
frが高いことを意味しているので電圧制御発振器２の出
力を上昇させる出力周波数帯域Ｆ48を選択することとな
り、さらに「負」の値である場合には比較周波数信号fv
が高いことを意味しているので電圧制御発振器２の出力
を下降させる出力周波数帯域Ｆ16を選択することとな
る。
加算されて生成された加算信号は、「０」の値である場
合には現状のまま出力周波数帯域Ｆ32を選択することと
なり、また、「正」の値である場合には基準周波数信号
frが高いことを意味しているので電圧制御発振器２の出
力を上昇させる出力周波数帯域Ｆ48を選択することとな
り、さらに「負」の値である場合には比較周波数信号fv
が高いことを意味しているので電圧制御発振器２の出力
を下降させる出力周波数帯域Ｆ16を選択することとな
る。
【００２２】この出力周波数帯域Ｆ16、Ｆ48が選択され
る場合には、判断部１４３より処理信号JUMP1をフェー
ズ部１５、処理部１４４へ出力し、この処理部１４４か
ら変更後のチャネル選択信号CHが出力される。他方、出
力周波数帯域Ｆ32が選択される場合には、処理信号JUMP
1が処理部１４４へ出力され、この処理部１４４から現
状のチャネル選択信号CHがインターフェースレジスタ１
６を介して電圧制御発振器２へ出力される（ステップ
５）。
る場合には、判断部１４３より処理信号JUMP1をフェー
ズ部１５、処理部１４４へ出力し、この処理部１４４か
ら変更後のチャネル選択信号CHが出力される。他方、出
力周波数帯域Ｆ32が選択される場合には、処理信号JUMP
1が処理部１４４へ出力され、この処理部１４４から現
状のチャネル選択信号CHがインターフェースレジスタ１
６を介して電圧制御発振器２へ出力される（ステップ
５）。
【００２３】この処理信号JUMP1はフェーズ部１５へ出
力されてこのフェーズ部１５で最終フェーズか否かが判
断され（ステップ７）、最終フェーズでないと判断され
た場合には前記ステップ１に戻りフェーズ１からフェー
ズ２へ検索階層を上げて前記動作を繰り返すこととなる
（ステップ１ないしステップ７）。このフェーズ２によ
る検索動作は、フェーズ１の検索時間Ｔ1（１０［μse
c］）より長い検索時間Ｔ2（＝２０［μsec］）で、基
準周波数積算部１２、比較周波数積算部１３の積算が実
行され、基準周波数信号ｆｒと比較周波数信号ｆｖとの
差異（分解能という。）をより顕著に演算することがで
きることとなる。さらに、フェーズ２からフェーズ３に
移行した場合には、検索時間Ｔ3（＝４０［μsec］）で
さらに高精度に基準周波数信号ｆｒと比較周波数信号ｆ
ｖとの差異（分解能）を求めることができることとな
る。
力されてこのフェーズ部１５で最終フェーズか否かが判
断され（ステップ７）、最終フェーズでないと判断され
た場合には前記ステップ１に戻りフェーズ１からフェー
ズ２へ検索階層を上げて前記動作を繰り返すこととなる
（ステップ１ないしステップ７）。このフェーズ２によ
る検索動作は、フェーズ１の検索時間Ｔ1（１０［μse
c］）より長い検索時間Ｔ2（＝２０［μsec］）で、基
準周波数積算部１２、比較周波数積算部１３の積算が実
行され、基準周波数信号ｆｒと比較周波数信号ｆｖとの
差異（分解能という。）をより顕著に演算することがで
きることとなる。さらに、フェーズ２からフェーズ３に
移行した場合には、検索時間Ｔ3（＝４０［μsec］）で
さらに高精度に基準周波数信号ｆｒと比較周波数信号ｆ
ｖとの差異（分解能）を求めることができることとな
る。
【００２４】このようにフェーズの階層が進む（フェー
ズ１→フェーズ２→フェーズ３）につれて検索時間Ｔ
1、Ｔ2、Ｔ3（１０［μsec］、２０［μsec］、４０
［μsec］）を増加させ前記分解能を減少させることに
より、フェーズ毎の時間配分を変えて自己調整時間を短
縮させている。ここで分解能の減少とは、周波数を選択
する精度が向上することを意味する。
ズ１→フェーズ２→フェーズ３）につれて検索時間Ｔ
1、Ｔ2、Ｔ3（１０［μsec］、２０［μsec］、４０
［μsec］）を増加させ前記分解能を減少させることに
より、フェーズ毎の時間配分を変えて自己調整時間を短
縮させている。ここで分解能の減少とは、周波数を選択
する精度が向上することを意味する。
【００２５】（本発明の他の実施形態）本発明の他の実
施形態に係るＰＬＬ周波数シンセサイザの自己調整装置
を図９ないし図１１に基づいて説明する。この図９は本
実施形態に係るＰＬＬ周波数シンセサイザの自己調整装
置の検索動作態様図、図１０は本実施形態におけるＰＬ
Ｌ周波数シンセサイザの自己調整装置の各出力周波数帯
域相互間の概念図、図１１は本実施形態に係るＰＬＬ周
波数シンセサイザの自己調整装置の検索動作タイミング
チャートを示す。
施形態に係るＰＬＬ周波数シンセサイザの自己調整装置
を図９ないし図１１に基づいて説明する。この図９は本
実施形態に係るＰＬＬ周波数シンセサイザの自己調整装
置の検索動作態様図、図１０は本実施形態におけるＰＬ
Ｌ周波数シンセサイザの自己調整装置の各出力周波数帯
域相互間の概念図、図１１は本実施形態に係るＰＬＬ周
波数シンセサイザの自己調整装置の検索動作タイミング
チャートを示す。
【００２６】前記図９ないし図１１において本実施形態
に係るＰＬＬ周波数シンセサイザの自己調整装置は、前
記図１に記載の第１の実施形態に係るＰＬＬ周波数シン
セサイザの自己調整装置と同様に電圧制御発振器２、位
相検波器３及び低域フィルタ４から形成されるＰＬＬの
電圧制御発振器２に自己調整手段１を接続して構成さ
れ、この構成に加え、この自己調整手段１におけるフェ
ーズ部１５がフェーズ１−１、１−２、１−３、フェー
ズ２−１、２−２、フェーズ３−１の６個のフェーズが
設定され、演算部１４がこの６個のフェーズに基づいて
検索動作を行う構成である。このようにフェーズを多階
層化することによりより一層高精度に周波数を選択でき
ることとなる。
に係るＰＬＬ周波数シンセサイザの自己調整装置は、前
記図１に記載の第１の実施形態に係るＰＬＬ周波数シン
セサイザの自己調整装置と同様に電圧制御発振器２、位
相検波器３及び低域フィルタ４から形成されるＰＬＬの
電圧制御発振器２に自己調整手段１を接続して構成さ
れ、この構成に加え、この自己調整手段１におけるフェ
ーズ部１５がフェーズ１−１、１−２、１−３、フェー
ズ２−１、２−２、フェーズ３−１の６個のフェーズが
設定され、演算部１４がこの６個のフェーズに基づいて
検索動作を行う構成である。このようにフェーズを多階
層化することによりより一層高精度に周波数を選択でき
ることとなる。
【００２７】また、基準周波数積算部１２、比較周波数
積算部１３により基準周波数の積算値に比較周波数の積
算値を演算することにより、基準周波数信号ｆｒ又は比
較周波数信号ｆｖのいずれかが速いか否か数値化できる
ことから、シグナルビットを用いることにより基準周波
数信号ｆｒ又は比較周波数信号ｆｖのいずれが速いかを
より正確に検出できる。
積算部１３により基準周波数の積算値に比較周波数の積
算値を演算することにより、基準周波数信号ｆｒ又は比
較周波数信号ｆｖのいずれかが速いか否か数値化できる
ことから、シグナルビットを用いることにより基準周波
数信号ｆｒ又は比較周波数信号ｆｖのいずれが速いかを
より正確に検出できる。
【００２８】
【発明の効果】本発明においては、自己調整手段が電圧
制御発振器から出力される複数の周波数帯域のうち略中
間に相当する出力周波数帯域と基準周波数とを比較し、
この基準周波数より大きいか小さいかにより前記複数の
出力周波数帯域を２分割し、この分割された一方の出力
周波数帯域のうち略中間に相当する出力周波数帯域につ
いて基準周波数との大小関係を比較することを繰り返す
ことにより、適合する出力周波数帯域を検索して電圧制
御発振器の自己調整を行うようにしているので、複数の
出力周波数帯域の総てについて検索を行う必要がなくな
り、迅速且つ確実な自己調整ができるという効果を奏す
る。
制御発振器から出力される複数の周波数帯域のうち略中
間に相当する出力周波数帯域と基準周波数とを比較し、
この基準周波数より大きいか小さいかにより前記複数の
出力周波数帯域を２分割し、この分割された一方の出力
周波数帯域のうち略中間に相当する出力周波数帯域につ
いて基準周波数との大小関係を比較することを繰り返す
ことにより、適合する出力周波数帯域を検索して電圧制
御発振器の自己調整を行うようにしているので、複数の
出力周波数帯域の総てについて検索を行う必要がなくな
り、迅速且つ確実な自己調整ができるという効果を奏す
る。
【００２９】また、本発明においては、複数の出力周波
数帯域のうち略中間に相当する出力周波数帯域に対する
当初の検索動作からこれ以降の検索動作の検索時間を長
くしているので、当初の検索を迅速に実行できると共に
当初以降の検索を正確に行うことができるという効果を
有する。
数帯域のうち略中間に相当する出力周波数帯域に対する
当初の検索動作からこれ以降の検索動作の検索時間を長
くしているので、当初の検索を迅速に実行できると共に
当初以降の検索を正確に行うことができるという効果を
有する。
【００３０】また、本発明においては、当初以降の検索
動作の検索時間を指数関数的に長くするようにしている
ので、当初の検索動作を極めて高速に実行できると共
に、当初以降の検索動作により確実に実行できるという
効果を有する。
動作の検索時間を指数関数的に長くするようにしている
ので、当初の検索動作を極めて高速に実行できると共
に、当初以降の検索動作により確実に実行できるという
効果を有する。
【００３１】また、本発明においては、自己調整手段が
タイマ回路で設定される検索時間に基準周波数及び比較
周波数を積算回路で積算するようにしているので、検索
動作状況に適合した検索時間を予め設定できることとな
り、迅速且つ確実な電圧制御発振器の自己調整が可能と
なるという効果を有する。
タイマ回路で設定される検索時間に基準周波数及び比較
周波数を積算回路で積算するようにしているので、検索
動作状況に適合した検索時間を予め設定できることとな
り、迅速且つ確実な電圧制御発振器の自己調整が可能と
なるという効果を有する。
【００３２】さらに、本発明においては、外部からの入
力信号によりタイマ回路の検索時間を設定しているの
で、動作状況又は接続される他の回路等に応じた検索時
間の調整が可能となり、より高速且つ正確な自己調整動
作を行うことができるという効果を有する。
力信号によりタイマ回路の検索時間を設定しているの
で、動作状況又は接続される他の回路等に応じた検索時
間の調整が可能となり、より高速且つ正確な自己調整動
作を行うことができるという効果を有する。
【図１】本発明の第１の実施形態に係るＰＬＬ周波数シ
ンセサイザの自己調整装置の全体ブロック回路構成図で
ある。
ンセサイザの自己調整装置の全体ブロック回路構成図で
ある。
【図２】図１記載のＰＬＬ周波数シンセサイザの自己調
整装置における演算部のブロック回路構成図である。
整装置における演算部のブロック回路構成図である。
【図３】図１記載のＰＬＬ周波数シンセサイザの自己調
整装置におけるフェーズ部のブロック回路構成図であ
る。
整装置におけるフェーズ部のブロック回路構成図であ
る。
【図４】図１に記載の電圧制御発振器から出力される出
力周波数帯域特性図である。
力周波数帯域特性図である。
【図５】図４に記載の各出力周波数帯域相互間の概念図
である。
である。
【図６】図１に記載のＰＬＬ周波数シンセサイザの自己
調整装置における検索動作態様図である。
調整装置における検索動作態様図である。
【図７】図６に記載の検索動作タイミングチャートであ
る。
る。
【図８】図６に記載の検索動作の動作フローチャートで
ある
ある
【図９】本発明の他の実施形態に係るＰＬＬ周波数シン
セサイザの自己調整装置の検索動作態様図である。
セサイザの自己調整装置の検索動作態様図である。
【図１０】本発明の他の実施形態におけるＰＬＬ周波数
シンセサイザの自己調整装置の各出力周波数帯域相互間
の概念図である。
シンセサイザの自己調整装置の各出力周波数帯域相互間
の概念図である。
【図１１】本実施形態に係るＰＬＬ周波数シンセサイザ
の自己調整装置の検索動作タイミングチャートである。
の自己調整装置の検索動作タイミングチャートである。
１ 自己調整手段
２ 電圧制御発振器
３ 位相検波器
４ 低域フィルタ
１１ タイマ部
１２ 基準周波数積算部
１３ 比較周波数積算部
１４ 演算部
１５ フェーズ部
１６ インターフェースレジスタ
１４１ 補数生成部
１４２ 加算部
１４３ 判断部
１４４ 処理部
１５１、１５２、１５３ レジスタ
１５４、１５５ 論理回路
Claims (6)
- 【請求項１】 複数のチャネルを切替えて電圧制御発振
器から複数の出力周波数帯域を順次変化させて出力し、
基準周波数に適合する出力周波数帯域を検索して調整す
るＰＬＬ周波数シンセサイザの自己調整装置において、 前記、複数の出力周波数帯域が各々隣接する各出力周波
数帯域の一部を重複するように設定して前記電圧制御発
振器から出力され、 前記複数の出力周波数帯域のうち略中間に相当する出力
周波数帯域を前記基準周波数と比較し、当該比較結果に
基づいて前記中間に相当する出力周波数を中心として前
記複数の出力周波数帯域を２分割した一方の出力周波数
帯域のうち略中間に相当する出力周波数帯域と前記基準
周波数とを比較する検索動作を繰り返して適合する出力
周波数帯域を自己調整手段が検索することを特徴とする
ＰＬＬ周波数シンセサイザの自己調整装置。 - 【請求項２】 前記請求項１に記載のＰＬＬ周波数シン
セサイザの自己調整装置において、 前記自己調整手段が、当初の検索動作の検索時間より当
初以降の検索動作の検索時間を長くすることを特徴とす
るＰＬＬ周波数シンセサイザの自己調整装置。 - 【請求項３】 前記請求項１又は２に記載のＰＬＬ周波
数シンセサイザの自己調整装置において、 前記自己調整手段が、当初の検索動作の検索時間より当
初以降の検索動作の検索時間を指数関数的に長くするこ
とを特徴とするＰＬＬ周波数シンセサイザの自己調整装
置。 - 【請求項４】 前記請求項２又は３に記載のＰＬＬ周波
数シンセサイザの自己調整装置において、 前記自己調整手段が、検索時間を設定するタイマ回路
と、当該タイマ回路で設定された検索時間に入力される
基準周波数及び比較周波数を積算する積算回路とを備え
ることを特徴とするＰＬＬ周波数シンセサイザの自己調
整装置。 - 【請求項５】 前記請求項４に記載のＰＬＬ周波数シン
セサイザの自己調整装置において、 前記タイマ回路が、外部から入力される入力信号により
検索時間を設定することを特徴とするＰＬＬ周波数シン
セサイザの自己調整装置。 - 【請求項６】 複数のチャネルを切替えて電圧制御発振
器から複数の出力周波数帯域を順次変化させて出力し、
基準周波数に適合する出力周波数帯域を検索して調整す
るＰＬＬ周波数シンセサイザの自己調整方法において、 前記、複数の出力周波数帯域が各々隣接する各出力周波
数帯域の一部を重複するように設定してら出力され、 前記複数の出力周波数帯域のうち略中間に相当する出力
周波数帯域を前記基準周波数と比較し、当該比較結果に
基づいて前記中間に相当する出力周波数を中心として前
記複数の出力周波数帯域を２分割した一方の出力周波数
帯域のうち略中間に相当する出力周波数帯域と前記基準
周波数とを比較する検索動作を繰り返して適合する出力
周波数帯域を検索することを特徴とするＰＬＬ周波数シ
ンセサイザの自己調整方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145305A JP2003338754A (ja) | 2002-05-20 | 2002-05-20 | Ｐｌｌ周波数シンセサイザの自己調整装置及びその方法 |
| US10/419,245 US20030215045A1 (en) | 2002-05-20 | 2003-04-21 | Self-adjustment device in PLL frequency synthesizer and method thereof |
| KR10-2003-0031133A KR20030090513A (ko) | 2002-05-20 | 2003-05-16 | 위상 동기 루프 주파수 합성기의 자기 조정 장치 및 자기조정 방법 |
| CNB03136828XA CN1234208C (zh) | 2002-05-20 | 2003-05-20 | 锁相环频率合成器中的自调节装置及其自调节方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145305A JP2003338754A (ja) | 2002-05-20 | 2002-05-20 | Ｐｌｌ周波数シンセサイザの自己調整装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003338754A true JP2003338754A (ja) | 2003-11-28 |
Family
ID=29417111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145305A Pending JP2003338754A (ja) | 2002-05-20 | 2002-05-20 | Ｐｌｌ周波数シンセサイザの自己調整装置及びその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030215045A1 (ja) |
| JP (1) | JP2003338754A (ja) |
| KR (1) | KR20030090513A (ja) |
| CN (1) | CN1234208C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6993306B2 (en) * | 2002-01-22 | 2006-01-31 | Broadcom Corporation | Determination and processing for fractional-N programming values |
| KR100611512B1 (ko) * | 2004-12-07 | 2006-08-11 | 삼성전자주식회사 | 적응 주파수 조절기, 적응 주파수 조절기를 포함한 위상고정 루프 |
| EP1865603B1 (en) * | 2005-03-31 | 2011-10-12 | Fujitsu Ltd. | Clock selecting circuit and synthesizer |
| CN101141427B (zh) * | 2007-03-15 | 2011-09-21 | 中兴通讯股份有限公司 | 一种利用同步时钟信号对数字信号进行解调的方法和装置 |
| JP5558033B2 (ja) * | 2009-06-10 | 2014-07-23 | オリンパス株式会社 | 無線内視鏡装置およびその受信装置、受信方法、受信プログラム |
| US10727848B2 (en) | 2015-07-08 | 2020-07-28 | Analog Devices Global | Phase-locked loop having a multi-band oscillator and method for calibrating same |
| US9571111B1 (en) * | 2015-12-09 | 2017-02-14 | GlobalFoundries, Inc. | System and method to speed up PLL lock time on subsequent calibrations via stored band values |
| US10295580B2 (en) * | 2016-10-03 | 2019-05-21 | Analog Devices Global | On-chip measurement for phase-locked loop |
| CN116582126B (zh) * | 2023-07-13 | 2023-09-22 | 南京齐芯半导体有限公司 | 一种基于锁相回路的频带搜索方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3303711C2 (de) * | 1983-02-04 | 1985-01-24 | Deutsche Thomson-Brandt Gmbh, 7730 Villingen-Schwenningen | Abstimmeinheit für Geräte der Nachrichtentechnik |
| US6356555B1 (en) * | 1995-08-25 | 2002-03-12 | Terayon Communications Systems, Inc. | Apparatus and method for digital data transmission using orthogonal codes |
| US6763055B1 (en) * | 2000-03-30 | 2004-07-13 | Zeus Wireless, Inc. | Spread spectrum frequency hopping transceiver modulation index control |
| WO2001080238A1 (en) * | 2000-04-05 | 2001-10-25 | Infineon Technologies North America Corp. | Improved read/write channel |
-
2002
- 2002-05-20 JP JP2002145305A patent/JP2003338754A/ja active Pending
-
2003
- 2003-04-21 US US10/419,245 patent/US20030215045A1/en not_active Abandoned
- 2003-05-16 KR KR10-2003-0031133A patent/KR20030090513A/ko not_active Application Discontinuation
- 2003-05-20 CN CNB03136828XA patent/CN1234208C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030090513A (ko) | 2003-11-28 |
| US20030215045A1 (en) | 2003-11-20 |
| CN1461110A (zh) | 2003-12-10 |
| CN1234208C (zh) | 2005-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7190201B2 (en) | Method and apparatus for initializing a delay locked loop | |
| US7382146B2 (en) | Semiconductor testing apparatus | |
| US6888387B2 (en) | Clock controlling method and circuit | |
| US5561692A (en) | Clock phase shifting method and apparatus | |
| US7549099B2 (en) | Testing apparatus and testing method | |
| US6310498B1 (en) | Digital phase selection circuitry and method for reducing jitter | |
| US5781054A (en) | Digital phase correcting apparatus | |
| US7276944B2 (en) | Clock generation circuit and clock generation method | |
| JP2003338754A (ja) | Ｐｌｌ周波数シンセサイザの自己調整装置及びその方法 | |
| US8446192B2 (en) | PLL circuit | |
| US9568890B1 (en) | All-digital delay-locked loop circuit based on time-to-digital converter and control method thereof | |
| KR100414864B1 (ko) | 디지탈카운터및디지탈pll회로 | |
| US6967536B2 (en) | Phase-locked loop circuit reducing steady state phase error | |
| US5889438A (en) | Phase-locked oscillation and control circuit with a wavelet filter | |
| JPH0993126A (ja) | クロック発生器 | |
| JP4973498B2 (ja) | 位相差測定装置及び位相比較回路の調整方法 | |
| KR910015171A (ko) | 선국 회로 | |
| US20040027181A1 (en) | Clock multiplying PLL circuit | |
| CN114710154A (zh) | 基于时分复用增益校准的开环小数分频器和时钟系统 | |
| JPH11355107A (ja) | 高周波数クロック発生用回路 | |
| JPH06204861A (ja) | 発振器の周波数と位相の制御方法およびその装置 | |
| US20080021944A1 (en) | Method and apparatus for reducing jitter in output signals from a frequency synthesizer using a control word having a fractional bit | |
| JP2000148281A (ja) | クロック選択回路 | |
| JP2541313B2 (ja) | デュアルｐｌｌ装置 | |
| TW202119167A (zh) | 頻率調整裝置及頻率調整方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061205 |