JP4973498B2 - 位相差測定装置及び位相比較回路の調整方法 - Google Patents

Description

本発明は、集積回路などで二つの信号の位相差を測定するための位相差測定装置、及びその位相差測定装置内の位相比較回路の調整方法に関する。

近年の集積回路の高速化及び複雑化によって、チップ内のノイズやばらつきなどに起因して、クロックのタイミングゆらぎ（ジッタ）が発生し、動作不良を起こすようになってきている。従来は、集積回路外部に信号を取り出し、その挙動を観測していた。しかし、集積回路の動作周波数は年々上昇しているが、集積回路外部のボードやパッケージの動作周波数帯域はその上昇速度に追いついていないため、集積回路内部の高速動作クロックを集積回路外部で観測することが困難になってきている。また、集積回路外にクロックを取り出した場合、集積回路内で発生するジッタ以外に、集積回路外にクロックを引き出す過程で発生するジッタが加わるため、集積回路内のジッタを正確に見積もることは困難である。そこで、チップ内部に位相差観測回路を設け、内部動作を観測する手法の重要性が増してきている。

クロックのジッタを測定する広く知られている手法として、被測定クロックと基準になるクロックとの二つを比較し、その位相差をもって被測定クロックのジッタとする手法がある。この手法の場合、二信号間の位相差を測定する位相差測定回路の分解能が測定性能を決定する。

二信号間の位相差測定の従来手法として、文献１（特開２０００−１１１５８７号公報）に開示されたものがある。この手法では、図２１に示すように複数の遅延素子２２０１によって被測定信号Ｓ０の位相をずらしていき、基準信号Ｒ０の位相と比較する。基準信号Ｒ０に対し、被測定信号Ｓ０が時間Ｔjitずれている場合、第一の位相比較器Ｃ０には位相差Ｔjitが、第二の位相比較器Ｃ１には位相差Ｔjit−Ｔｓ（Ｔｓは遅延素子２２０１の遅延）が入力される。位相比較器Ｃ０，Ｃ１，…は位相差が０以上の時は“１”を出力し、それ以外では“０”を出力する回路である。このとき、Ｔjit−Ｎ×Ｔｓが０以下になる位相比較器ＣＮで初めてその出力結果が“０”となるため、この結果を観測することでＮの値がわかる。これを基に位相差ＴjitはおよそＮ×Ｔｓであると測定できる。

しかし、この手法では、遅延素子２２０１の遅延Ｔｓ以下の分解能を得ることができないので、高性能ジッタ測定が困難であった。

この問題を解決する位相差測定装置として、文献２（Custom Integrated Circuit Conference, pp.251, 2001）で提案されている手法について説明する。図２２に示すように、遅延時間がＴｓの遅延素子と遅延時間がＴｒの遅延素子とを位相差変換回路２３０１として用いることで、まず第一の位相差変換回路２３０１によって、基準信号Ｒ０と被測定信号Ｓ０の位相差をＴｄ（＝Ｔｓ−Ｔｒ）だけずらすと、図２３に示すようにＳ１とＲ１の位相差はＴjit−Ｔｄとなる。次に、第二の位相差変換回路２３０２によって、Ｒ２とＳ２の位相差をＴｄ（＝Ｔｓ−Ｔｒ）だけずらすと、Ｓ２とＲ２の位相差はＴjit−２Ｔｄとなる。このように、一段ごとに二信号の位相差をＴｄ（＝Ｔｓ−Ｔｒ）だけずらした信号を発生させる。次に、各出力の位相を位相比較器Ｃ０，Ｃ１，…で比較し、比較結果を出力する。この位相差測定装置の分解能はＴｄとなる。

この方式では、最大ジッタ（基準信号Ｒ０と被測定信号Ｓ０との時間差Ｔjitの最大値）がｍ×Ｔｄ（ｍは整数）である場合の測定のためには、位相差変換回路２３０１をｍ段縦続接続して測定する必要があるため、二信号を入力してから結果が出る（最終段まで信号が伝達する）までｍ×Ｔｒの時間がかかってしまう。この値が大きくなると、単位時間あたりの測定回数が制限される、各遅延素子のばらつきにより、最終段まで信号が伝達するまでに遅延時間の誤差が大きくなり測定精度が劣化する、といった問題が発生する。

このような素子ばらつきの影響を低減する手法が、文献３（IEEE International Solid-State circuits conference (ISSCC), pp.170,2000）に提案されている。この手法は、入力信号に位相差をランダムに設定し、繰り返し測定することで、出力結果と入力信号の位相差との相関をとり、理想値からずれている場合には、素子の遅延又はオフセット調整回路の値を変更し、このようなランダム測定を繰り返し実行することでばらつきを削減する、というものである。

しかし、この手法では、ランダム信号生成手段が必要であること、繰り返し測定により測定時間が増大すること、収束性の良好なオフセット調整回路の変更アルゴリズムが必要であること、などが問題となる。

また、文献４（IEEE Journal of Solid-state circuits, pp.1360, 1999）には、遅延素子の遅延を制御することでばらつきの影響を低減するDelay-Locked-Loop（ＤＬＬ）を用いた手法も提案されている。この手法には、遅延制御が可能な遅延セルの設計が必要であること、入力されるクロック周波数が異なる場合その構成を変更する必要があること、位相差測定回路全体の遅延時間は制御できるものの遅延素子ごとのばらつきは制御できないこと、という問題があった。

また、位相比較器として用いられている図２４に示すようなフリップフロップでは、オフセット調整が困難である。そのため、オフセット調整可能な位相比較器として、図２５に示すような位相比較器も文献３で提案されている。しかし、この位相比較器には、位相差の測定対象となる二信号（入力１、入力２）のほかに、プリチャージ端子２６０１を駆動するための同期信号（クロック）が別途必要となるので、その同期信号の生成及び分配による設計複雑度が増大する、といった問題があった。

ジッタの大きいクロックジッタ測定をする場合、前述した従来の集積回路に用いられる測定方法では、入力から最終段までの信号到着時間が測定範囲に比例して大きくなるため、測定速度や測定回路自身のジッタなどの観点から性能が限定されてしまう。更に、遅延素子のばらつきにより、測定精度が劣化する問題も性能に大きな影響を及ぼす。

そこで、本発明の第一の目的は、位相差の異なる位相差変換回路を数種類用意し、これらを階層的に接続する構造にすることで、入力から最終段までの信号到着時間を短縮できる集積回路を提供することにある。
本発明の第二の目的は、上記階層構造をつなぎ変えることにより、測定範囲の調整ができるとともに、クロックジッタを複数の測定回路で同時に測定することにより、測定回路のばらつきや雑音などによる測定結果への影響を低減する集積回路を提供することにある。
本発明の第三の目的は、位相差変換回路の位相差をゼロに切り替え、位相比較器のオフセットを順に調整していくことで、繰り返し動作や複雑なアルゴリズムが不要なオフセット調整手法を提供することにある。

本発明に係る位相差測定装置は、一列に設けられた複数の第一の位相差測定回路と、隣接する第一の位相差測定回路のそれぞれの間に接続された第一の位相差変換回路とを備え、第一の位相差測定回路は、第一及び第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の遅延量を複数回累積的に付与しつつ、遅延量が付与された第一及び第二の信号の位相を各回ごとに比較してどちらが進んでいるかを判定し、第一の位相差変換回路は、前段の第一の位相差測定回路に入力される第一及び第二の信号を入力し、前段の第一の位相差測定回路で付与される第一の遅延量の合計である第一の遅延合計量及び第二の遅延量の合計である第二の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の第一の位相差測定回路へ第一及び第二の信号として出力することを特徴とする。

本発明によれば、従来一箇所で遅延量を直列的に付与していたのを、複数箇所で同時に遅延量を直列的に付与するので、測定時間を短縮できる。

図１は、本発明の実施例１の概要を示すブロック図である。 図２は、本発明の実施例１に係る位相差測定装置の構成を示すブロック図である。 図３は、本発明の実施例１における具体例１を示すブロック図である。 図４Ａは、図３における微調位相差変換回路の構成例を示すブロック図である。 図４Ｂは、図３における微調位相差変換回路の入出力信号のタイミング図である。 図５は、図３における位相差測定回路の基本動作を示すタイミング図である。 図６は、本発明の実施例１における具体例２である、動作範囲を２倍にする構成を示すブロック図である。 図７は、本発明の実施例１における具体例２である、動作範囲を２倍にし更に粗調位相差変換回路の素子数を削減できる構成を示すブロック図である。 図８は、本発明の実施例２に係る位相差測定装置の構成を示すブロック図である。 図９は、本発明の実施例２における具体例１を示すブロック図である。 図１０Ａは、図９における選択回路のブロック図である。 図１０Ｂは、図１０Ａに対応する選択回路の回路図である。 図１１は、図９に示した位相差測定装置の選択回路の制御信号をハイレベルにした場合の接続を示したブロック図である。 図１２は、図９に示した位相差測定装置の選択回路の制御信号をローレベルにした場合の接続を示したブロック図である。 図１３は、本発明の実施例３に係る位相差測定装置におけるＴｄ刻み位相差測定回路の構成を示すブロック図である。 図１４は、図１３における微調位相差変換回路の回路図である。 図１５は、図１３におけるオフセット調整可能な位相比較器の回路図である。 図１６Ａ〜図１６Ｃは、オフセット調整の手順を示す図である。 図１７は、図１３における微調位相差変換回路に遅延オフセットがある場合のオフセット調整時の状態を示した図である。 図１８は、図１３における微調位相差変換回路に遅延オフセットがない場合のオフセット調整時の状態を示した図である。 図１９は、図１３における微調位相差変換回路に遅延オフセットがある場合のオフセット調整後に動作状態にしたときの状態を示した図である。 図２０は、図１３における微調位相差変換回路に遅延オフセットがない場合のオフセット調整後に動作状態にしたときの状態を示した図である。 図２１は、従来の位相差測定装置の構成を示すブロック図である。 図２２は、分解能を改善した従来の位相差測定装置の構成を示すブロック図である。 図２３は、図２２に示した従来の位相差測定装置の基本動作を示すタイミング図である。 図２４は、従来の位相比較器の構成例を示すブロック図である。 図２５は、従来のオフセット調整可能な位相比較器の構成例を示す回路図である。

以下、図面を参照し、本発明の実施例について詳細に説明する。
（実施例１：階層的ジッタ測定回路）
図１は、本発明の実施例１の概要を示すブロック図である。本発明の実施例１に係る位相差測定装置は、二信号間の位相差を一定量変化させる位相差変換回路１０１，１０２，…，１０３と、Ｔｄ刻みで二入力信号の時間差を測定可能なＴｄ刻み位相差測定回路１０４，１０５，…，１０６で構成される。二入力信号Ｓ０，Ｒ０を０から（ａ１−１）×Ｔｄ（ａ１は整数）まで分解能Ｔｄで測定可能な位相差測定回路１０４に入力するとともに、Ｓ０，Ｒ０を二信号間の位相差をａ１×Ｔｄだけ変化させる位相差変換回路１０１に入力し、二出力信号Ｓ１，Ｒ１を発生させる。その後、Ｓ１，Ｒ１をａ１×Ｔｄから（ａ１＋ａ２−１）×Ｔｄ（ａ２は整数）まで分解能Ｔｄで測定可能なＴｄ刻み位相差測定回路１０５に入力するとともに、Ｓ１，Ｒ１を二信号間の位相差をａ２×Ｔｄだけ変化させる位相差変換回路１０２に入力し、二出力信号Ｓ２，Ｒ２を発生させる。このように、信号をａ×Ｔｄ（ａは整数）ずらす位相差変換回路１０１，…と、信号をＴｄ刻みで測定可能なＴｄ刻み位相差測定回路１０４，…とを階層的に組み上げる構造を有する。

ジッタｍ×Ｔｄを分解能Ｔｄで測定する場合、従来技術では、位相差測定回路はｍ段必要であり、信号入力から最終段出力までに必要な時間は、位相差測定回路の遅延をＴｓとすると、ｍ×Ｔｓ必要である。これに対し、本実施例では、入力から最終段までに存在する位相差変換回路１０１，…の段数がｐ段（ａ１＋ａ２＋・・・＋ａｐ＝ｍとなるｐ）となるため、信号入力から最終段出力までに必要な時間が（Ｔｓ×ｐ）となり、従来技術よりも小さくなる。このため、本実施例における最大動作速度は１／（Ｔｓ×ｐ）と高速化される。また、測定回路自身のノイズにより発生するジッタ値は回路遅延にほぼ比例するため、本実施例におけるジッタ値はおよそｐ／ｍ倍に改善される。

以下、本実施例について、より詳しく説明する。図２は、本発明の実施例１に係る位相差測定装置の構成を示すブロック図である。

本実施例に係る位相差測定装置は、粗調位相差変換回路１０１，１０２，…，１０３と、Ｔｄ刻み位相差測定回路１０４，１０５，…，１０６とを備えている。粗調位相差変換回路１０１は、遅延時間がＴｓ１の遅延回路と、遅延時間がＴｒ１＝Ｔｓ１＋ｒ×Ｔｄ（ｒは１以上の整数、Ｔｄは測定回路の分解能）の遅延回路とを有する。Ｔｄ刻み位相差測定回路１０４は、信号Ｒ０，Ｓ０の位相差に比べＴｄ異なるような信号Ｒ１，Ｓ１、信号Ｒ１，Ｓ１の位相差に比べＴｄ異なるような信号Ｒ２，Ｓ２、というように互いにＴｄだけ位相差が異なるａ１組の信号対を出力可能なＴｄ刻み位相差変換回路網３０１と、二信号のうちどちらのクロックの方が位相が進んでいるかを検知し、０又は１を出力する複数の位相比較器３０３とで構成される。

粗調位相差変換回路１０１では、ｒ＝ａ１（ａ１は１以上の整数）とし、信号Ｒ０，Ｓ０の位相差をａ１×Ｔｄだけ変化させてから、これらをＴｄ刻み位相差測定回路１０５へ出力すると同時に粗調位相差変換回路１０２へ出力する。粗調位相差変換回路１０２では、ｒ＝ａ２（ａ２は１以上の整数）とし、信号Ｒ１，Ｓ１の位相差をａ２×Ｔｄだけ変化させる。これをｎ段繰り返すと、被測定信号Ｓ０と参照信号Ｒ０との位相差に比べて、ｎ段後の出力の位相差は式（１）だけ変化する。つまり、被測定信号Ｓ０のジッタの測定範囲は０から式（１）までの範囲となる。
（ａ１＋ａ２＋・・・＋ａｎ）×Ｔｄ …（１）

このとき、参照信号Ｒ０が入力されてからｎ段目の粗調位相差変換回路から出力されるまでに必要な時間はｎ×Ｔｓとなる。一方、位相差をＴｄだけ変化させる位相差変換回路を縦続接続する従来手法（図２２）では、参照信号Ｒ０が入力されてから式（１）に示した値だけ位相をずらす場合には、式（２）段分だけ遅延差測定回路を縦続接続する必要があった。
ａ１＋ａ２＋・・・＋ａｎ …（２）

このとき、被測定信号Ｓ０及び参照信号Ｒ０の入力から式（２）段後の出力までに必要な時間は式（３）となる。
（ａ１＋ａ２＋・・・＋ａｎ）×Ｔｓ …（３）

ａ１からａｎまでのいずれかが２以上である場合、式（４）が成立する。
（ａ１＋ａ２＋・・・＋ａｎ）＞ｎ …（４）

つまり、従来手法に比べ、本実施例の方が到達時間が短縮されている。

（具体例１：二つの階層を有するジッタ測定回路の例）
本実施例の具体例として、位相差変換回路をｒ＝１と、ｒ＝Ｎとの２種類を用いた２階層構造を図３に示す。

Ｔｄ刻み位相差測定回路４０２，４０３，…としては、位相差Ｔｄの微調位相差変換回路４０１をＮ個を縦続接続し、各段の出力信号に位相比較器Ｃ（０）〜Ｃ（Ｎ−１）を接続する。

図４Ａに示すように、位相差Ｔｄの微調位相差変換回路４０１は二つの遅延素子からなり、第一の遅延素子は二段のＣＭＯＳインバータ５０１とその中間パスに設けられた負荷容量Ｃｒとから構成され、第二の遅延素子は二段のＣＭＯＳインバータ５０１とその中間パスに設けられた負荷容量Ｃｓとから構成される。入力１によって駆動されるインバータ５０１の負荷容量Ｃｒと入力２によって駆動されるインバータ５０１の負荷容量Ｃｓとを異なる値に設計することで、図４Ｂに示すように、入力１から出力１までの遅延時間をＴｒと、入力２から出力２までの遅延時間がＴｓとを生成し、これにより互いにＴｄだけ時間が異なる出力信号を発生できる。ここで、Ｔｓはインバータ５０１二段分の遅延であるため、インバータ５０１二段分の遅延以下にはできないが、ＴｄはＣｒ及びＣｓを適当に設計することで、０以上の任意の値に設定できる。

Ｔｄ刻み位相差測定回路４０２の動作タイミングを図５に示す。被測定信号Ｓ０と参照信号Ｒ０との位相差をＴjitとすると、位相比較器Ｃ（０）〜Ｃ（Ｎ−１）に入力される二信号の位相差は、それぞれＴjitからＴjit−（Ｎ−１）×ＴｄまでＴｄ刻みでずれていく。被測定信号Ｓ０及び参照信号Ｒ０は粗調位相差測定回路４０６を通った後、Ｔｄ刻み位相差測定回路４０３に入力する。このとき、粗調位相差測定回路４０６は二信号の位相差をＴｓ１−Ｔｒ１＝Ｎ×Ｔｄだけ大きくするため、位相比較器Ｃ（Ｎ）〜Ｃ（２Ｎ−１）に入力される二信号の位相差は、それぞれＴjit−Ｎ×ＴｄからＴjit−（２Ｎ−１）×Ｔｄとなる。したがって、Ｔｄ刻み位相差測定回路４０２の最終段Ｃ（Ｎ−１）に入力される二信号の位相差（ＳＮ−１とＲＮ−１の位相差）とＴｄ刻み位相差測定回路４０３の初段Ｃ（Ｎ）に入力される二信号の位相差（ＳＮとＲＮ）との差分はＴｄとなる。したがって、隣接するＴｄ刻み位相差測定回路４０２，４０３の間でも位相刻み（Ｔｄ）が一定な位相差測定回路が実現できていることがわかる。

第ｋのＴｄ刻み位相差測定回路と第ｋの粗調位相差変換回路とを通した場合、最終段の位相比較器Ｃ（ｋ×Ｎ−１）に入力される二信号の位相差はＴjit−（ｋ×Ｎ−１）×Ｔｄとなる。したがって、測定可能なジッタの範囲は０から（ｋ×Ｎ−１）×Ｔｄまでとなる。一方、最終段の位相比較器Ｃ（ｋ×Ｎ）に信号が到達する時間は、（（ｋ−１）＋Ｎ）×Ｔｓとなり、二階層構造にしない場合の到着時間ｋ×Ｎ×Ｔｓよりも大幅に短縮される。

（具体例２：同一の測定時間で二倍の測定範囲を確保可能なジッタ測定回路の例）
上記具体例１を拡張した例として、最終段までの時間を同一しつつ、測定範囲を更に二倍に拡張することが可能な構成を図６に示す。

本具体例は、具体例１と同様の０からＲ×Ｎ×Ｔｄまでの範囲で測定可能な第一の測定回路８０２と並列に第二の測定回路８０３を接続した構成となっている。第二の測定回路８０３は、内部の位相差変換回路８０５の構成が第一の測定回路８０２の位相差変換回路８０６と異なり、信号Ｒ０側にＴｒ１が、信号Ｓ０側にＴｓ１が接続されている。これにより、第二の測定回路８０３の動作範囲は、第一の測定回路８０２の動作範囲０からＲ×Ｎ×Ｔｄまでの逆となる０から−Ｒ×Ｎ×Ｔｄまでとなる。したがって、第一及び第２の測定回路８０２，８０３の測定結果を組み合わせることで、全体の測定範囲は−Ｒ×Ｎ×ＴｄからＲ×Ｎ×Ｔｄまでとなる。

本具体例は、測定回路８０２，８０３が同時に動作を行うため、二信号の入力から測定完了までに必要な時間は、測定回路を一つ用いた場合に必要な時間と同じであるという特徴を有している。

更に、図７に示すように、Ｔｓ１−Ｔｒ１がＮ×Ｔｄ、Ｔｓ２−Ｔｒ１が−Ｎ×ＴｄとなるようなＴｓ１，Ｔｓ２をそれぞれ測定回路７０２，７０３に配置することにより、上記−Ｒ×Ｎ×ＴｄからＲ×Ｎ×Ｔｄまでの測定範囲を実現できる。更に、二つの測定回路７０２，７０３のＲ０側が通過する粗調位相差変換回路は遅延量Ｔｒ１で同一となるため、図７に示すように、測定回路７０２で用いられている粗調位相差変換回路内のＲ０側遅延素子出力を測定回路７０３と共通化でき、図６に示した位相差測定装置に比べて遅延素子の数を削減することができる。

（実施例２：位相差測定回路の入力を切替可能なジッタ測定回路）
図８は、本発明の実施例２に係る位相差測定装置の構成を示すブロック図である。この位相差測定装置は、位相差測定回路１０５，１０６，…の入力を前段の位相差測定回路１０１，１０２，…の出力に接続するか入力信号Ｓ０，Ｒ０に接続するかを選択する選択回路２０１，２０２，…を有する。測定範囲を広げる場合には前者、測定分解能の向上の場合には後者を制御信号１，２によって選択することができる。

位相差測定回路１０５の入力を前段の位相差測定回路１０１に縦続接続することで、測定範囲をその段数倍に拡張できる。一方、ｎ個の位相差測定回路１０５，１０６，…の入力を被測定信号Ｓ０に並列接続することで、被測定信号Ｓ０のジッタ測定を同時にｎ回行うことができるため、位相差測定回路１０５，１０６，…のばらつきや雑音による影響を低減することが可能となる。更に、前述の階層構造により、各測定回路ブロックで位相差ｑ×Ｔｄだけ二入力の位相差がずれた波形が出る時間はｑ×Ｔｓよりも小さくなるため、測定回路ブロックを縦続接続しても遅延時間の増加が従来よりも小さくなるという効果もある。

以下、本実施例について、より詳しく説明する。本実施例に係る位相差測定装置は、分解能Ｔｄでａｉ×Ｔｄ（ｉ＝１，２，３，・・・，ｍ）までの位相差の測定範囲を有するＴｄ刻み位相差測定回路１０４，１０５，…，１０６と、二入力の位相差をａｉ×Ｔｄだけ変える粗調位相差変換回路１０１，１０２，…，１０３と、各測定回路の入力信号を前段の粗調位相差変換回路の出力信号とするか被測定信号Ｓ０及び参照信号Ｒ０とするかを選択できる選択回路２０１，２０２，…とを備えている。

被測定信号Ｓ０のジッタの測定範囲を広げるには、選択回路２０１，２０２で入力信号を前段の粗調位相差変換回路の出力とすることで実現される。例えば、全ての選択回路２０１，２０２，…で、上記の選択をした場合、測定可能なジッタ範囲は０から（ａ１＋ａ２＋・・・＋ａｍ）×Ｔｄまでにすることができる。

一方、選択回路２０１，２０２をそれぞれ制御する制御信号１，２を切り替え、Ｓ個のＴｄ刻み位相差測定回路１０４，１０５，…，１０６の入力として、被測定信号Ｓ０及び参照信号Ｒ０を選択した場合、上記測定範囲の拡大はできない。しかし、その代わり、Ｓ個のＴｄ刻み位相差測定回路１０４，１０５，…，１０６が同時に同じ測定範囲での測定を行うため、それらの結果を平均化することで、Ｔｄ刻み位相差測定回路１０４，１０５，…，１０６の熱雑音やプロセスばらつきに起因する遅延回路ばらつきなどの雑音成分を１／√Ｓ倍に低減したより精度の高い値を得ることができる。このように、Ｔｄ刻み位相差測定回路１０４，１０５，…，１０６を縦続接続又は並列接続に切り替えることで、繰り返し測定回数と測定範囲の調整を動的に可能にしている。

（具体例１：二つの階層を有するジッタ測定回路の例）
本実施例の具体例として、図８に示した選択回路を二個用いた場合の例を図９に示す。

選択回路９０１，９０２は、図１０Ａ及び図１０Ｂに示すように、二組の入力対（Ｒ１，Ｓ１），（Ｒ２，Ｓ２）をスイッチ１１０１に接続し、制御信号で出力に取り出すかどうかを選択する方法を用いている。スイッチ１１０１は例えば制御信号がハイレベルのときにＯＮとなり、ローレベルのときにＯＦＦとなる。入力Ｒ２，Ｓ２が接続されるスイッチ１１０１には制御信号がそのまま与えられるが、入力Ｒ１，Ｓ１が接続されるスイッチ１１０１には制御信号が反転して与えられる。したがって、制御信号により、入力Ｒ１，Ｓ１又はＲ２，Ｓ２のいずれかが出力Ｒ１，Ｓ１又はＲ２，Ｓ２として取り出される。

被測定信号Ｓ０と参照信号Ｒ０との位相差をＴjitとすると、Ｔｄ刻み位相差測定回路１００１の測定可能なジッタの範囲は０からＮ×Ｔｄまでで、粗調位相差変換回路１００３の二信号出力の位相差はＴjit−Ｎ×Ｔｄとなる。選択回路９０１に与える制御信号をハイレベルにして、図１１に示すように、粗調位相差変換回路１００３の出力を次段の粗調位相差変換回路１００４に入力する縦続接続とした場合、Ｔｄ刻み位相差測定回路１００２の測定範囲は（Ｎ＋１）×Ｔｄから（２×Ｎ）×Ｔｄまでとなり、Ｔｄ刻み位相差測定回路１００１と合わせて０から（２×Ｎ）×Ｔｄまで、分解能Ｔｄで測定が可能となる。

一方、選択回路９０１に与える制御信号をローレベルにして、図１２に示すように、各Ｔｄ刻み位相差変換回路１００１，１００２の入力として被測定信号Ｓ０及び参照信号Ｒ０を選択すると、測定範囲は０からＮ×Ｔｄまでとなる。しかし、二つのＴｄ刻み位相差測定回路１００１，１００２は同一の測定範囲の測定をするため、その結果を平均化することで、個々のＴｄ刻み位相差測定回路１００１，１００２の熱雑音やプロセスばらつきに起因する遅延回路ばらつきなどの雑音による測定誤差を１／√２倍に低減できる。

（実施例３：位相差測定回路のオフセットを調整する回路）
図１３は、本発明の実施例３に係る位相差測定装置におけるＴｄ刻み位相差測定回路の構成を示すブロック図である。本実施例では、Ｔｄ刻み位相差変換回路１４０２内の微調位相差変換回路１４０１を構成する遅延素子の遅延量を同一にした状態で、Ｔｄ刻み位相差変換回路１４０２に入力する二信号を同一にし、そのときの各位相比較器Ｃ０，Ｃ１，…，Ｃ（Ｎ−１）の測定結果を観測して、上位ビットすなわち第一の位相比較器Ｃ０から順にオフセット調整を行う。これにより、特殊な入力信号及びデータ処理が不要なオフセット調整が可能である。したがって、オフセット調整時間の高速化や、オフセット調整用信号発生の付加回路や複雑な制御アルゴリズムが不要となる。

以下、本実施例について、より詳しく説明する。微調位相差変換回路１４０１の回路図を図１４に示す。入力１から出力１までの遅延量がＴｒになるように、インバータ１５０３及び容量１５０４を設定する。一方、入力２から出力２までの遅延量は制御信号によって変化し、制御信号をオフにした場合には遅延量がＴｒ、制御信号をオンにした場合は遅延量がＴｓになるように容量Ｃｓ（＝Ｃｒ＋ＡＣｓ）を設計する。

位相比較器Ｃ０，Ｃ１，…には、図１５に示すようなプリチャージ回路を用いる。オフセット制御端子ＳＷ０〜ＳＷ２に適切なディジタル値を入力することにより、オフセット補正を可能としている。この回路は、図２５に示した従来回路と異なり、二つの入力信号１６０１，１６０２のＯＲをＯＲゲート１６０３で演算することにより、プリチャージ信号１６０４を生成する。この構成の場合、二つの入力信号１６０１，１６０２がともにローレベルのときにプリチャージ状態となり、出力端子Ｓ，ＳＢをハイレベルにする。一方、二つの入力信号１６０１，１６０２のいずれか一方がハイレベルになった瞬間に、プリチャージ信号１６０４がハイレベルになり、プリチャージが終了するとともに、出力端子Ｓ，ＳＢのいずれかの電荷が引き抜かれて位相比較状態が開始される。したがって、プリチャージ状態と位相比較状態とは、二つの入力信号１６０１，１６０２の状態から決定できるため、図２５に示した従来回路で必要であった外部同期信号（クロック）を用いずに動作させることが可能となる。

オフセット調整の手順を図１６に示す。まず、全ての遅延素子の遅延が同一（Ｔｒ）になるように、図１４における制御信号をオフに設定する。更に、入力信号は二入力とも同一位相のクロックになるように設定する。そして、図１６Ａに示すように、まず最も入力から近い位相比較器Ｃ０から補正を開始する。その方法としては、位相比較器Ｃ０のオフセット制御信号１７０１を切り替えていき、位相比較器Ｃ０の出力信号（出力０）の値がハイレベルになる確率とローレベルになる確率とが同一になる制御信号１７０１を見つける。二つの確率が同一になるように設定することにより、位相比較器Ｃ０のオフセットによる誤差、つまり位相比較器Ｃ０が反転する入力位相差が０からずれる現象はなくなり、入力クロックの位相差が０より大きいかどうかで位相比較器Ｃ０の値が“０”と“１”に切り替わる、という正常動作が実現される。その後、図１６Ｂに示すように、入力から２番目の位相比較器Ｃ１に関して同様の設定を行う。更にその後、図１６Ｃに示すように、入力から３番目の位相比較器Ｃ２に関しても同様の設定を行う。こうして４番目、５番目と順に行うことで全ての遅延素子及び位相比較器のばらつき成分が補正される。補正が終了した後、図１４の制御信号を切り替え、遅延素子の一方の遅延量をＴｓにすることで、図１に示した実施例１と同様の動作を実現できる。

本実施例の場合、遅延素子の遅延補正及びオフセット補正を同時に行っているという特徴がある。これについて図１７から図２０を用いて説明する。まず、遅延素子のばらつきが存在する回路において、オフセット調整時の動作を図１７に示す。遅延素子の遅延量ばらつきによって、微調位相差変換回路１８０１内の二つの遅延素子の遅延差は、理想状態である０でなく、互いにΔａだけばらついていたとする。位相比較器Ｃｉに入力される二信号の位相差はΔａとなるため、位相比較器Ｃｉの出力信号（出力０）の値がハイレベルになる確率とローレベルになる確率とが同一になる位相比較器Ｃｉのオフセット量は−Δａとなる。このオフセット補正をした結果、微調位相差変換回路１８０１の遅延素子のばらつき量と位相比較器Ｃｉのオフセット量は相殺された状態になる。位相比較器Ｃｉ＋１についても同様のオフセット補正をした後、図１に示した位相差測定装置の動作をさせる。つまり、位相比較器Ｃｉ，Ｃｉ＋１のそれぞれの遅延素子の一方の遅延量をＴｓ−Ｔｒだけ増やすと、その遅延量の関係は図１９に示すようになり、入力信号１８０５，１８０６の位相差Ｔjit、ＴｒとＴｓとの差分Ｔｄ及び位相比較器Ｃｉ，Ｃｉ＋１の出力との関係は図２０（理想状態）と同一になる。つまり位相比較器Ｃｉ，Ｃｉ＋１の比較結果は遅延素子ばらつきΔａ，Δｂの影響を受けずに測定可能となる。

なお、本発明が上述した各実施例及び具体例に限定されず、本発明の技術思想の範囲内において、各実施例及び具体例は適宜変更され得ることは言うまでもない。

以上説明したように、本発明に係る位相差測定装置は、一列に設けられた複数の第一の位相差測定回路と、隣接する第一の位相差測定回路のそれぞれの間に接続された第一の位相差変換回路とを備えている。第一の位相差測定回路は、第一及び第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の遅延量を複数回累積的に付与しつつ、遅延量が付与された第一及び第二の信号の位相を各回ごとに比較してどちらが進んでいるかを判定する。第一の位相差変換回路は、前段の第一の位相差測定回路に入力される第一及び第二の信号を入力し、前段の第一の位相差測定回路で付与される第一の遅延量の合計である第一の遅延合計量及び第二の遅延量の合計である第二の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の第一の位相差測定回路へ第一及び第二の信号として出力する。従来は一箇所で遅延量を直列的に付与していたのに対し、本発明では複数箇所で同時に遅延量を直列的に付与することによって測定時間を短縮できる。

第一の位相差測定回路は、第一及び第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の遅延量を付与して出力する、直列に複数接続された遅延回路と、遅延回路毎にそれぞれ設けられ、遅延回路から出力された第一及び第二の信号の位相を比較してどちらが進んでいるかを判定する複数の位相比較回路とを備えた構成としてもよい。なお、「第一及び第二の信号の位相を比較してどちらが進んでいるかを判定する」とは「第一及び第二の信号の位相を比較してどちらが遅れているかを判定する」と同義である。

第一の遅延量と第二の遅延量との差が分解能に相当するものであってもよい。第一及び第二の遅延量のいずれか一方が零であってもよい。第一の遅延量と第二の遅延量との差を分解能とした場合は、第一及び第二の遅延量のいずれか一方が零である場合よりも、分解能を向上できる。第一及び第二の遅延量のいずれか一方が零である場合は、そうでない場合よりも、構成を簡素化できる。

上述した位相差測定装置は、一列に設けられた複数の第二の位相差測定回路と、隣接する第二の位相差測定回路のそれぞれの間に接続された第二の位相差変換回路とを更に備えていてもよい。第二の位相差測定回路は、第一及び第二の信号を入力し、大小関係が第一及び第二の遅延量とは異なる第三及び第四の遅延量をそれぞれ第一及び第二の信号に複数回累積的に付与しつつ、遅延量が付与された第一及び第二の信号の位相を各回ごとに比較してどちらが進んでいるかを判定する。第二の位相差変換回路は、前段の第二の位相差測定回路に入力される第一及び第二の信号を入力し、前段の第二の位相差測定回路で付与される第三の遅延量の合計である第三の遅延合計量及び第四の遅延量の合計である第四の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の第二の位相差測定回路へ第一及び第二の信号として出力する。ここで、「第一及び第二の遅延量と第三及び第四の遅延量との大小関係が異なる」とは、第一の遅延量が第二遅延量よりも大きければ第三の遅延量は第四の遅延量よりも小さく、逆に第一の遅延量が第二遅延量よりも小さければ第三の遅延量は第四の遅延量よりも大きい関係が成り立つことを意味する。このとき、第一の位相差測定回路及び第一の位相差変換回路において第一の信号の位相が第二の信号に対して順次進むならば、第二の位相差測定回路及び第二の位相差変換回路において第一の信号の位相は第二の信号に対して順次遅れることになる。したがって、被測定信号の測定範囲が連続的に広がることになる。なお、初段の第一の位相差測定回路及び初段の第二の位相差測定回路は、第一及び第二の信号を共通に入力するようにしてもよい。

第一の遅延量と第三の遅延量とが等しく、第三の遅延量の代わりに第一の遅延量が用いられるようにしてもよい。この場合は、第三の遅延量に関する構成を省略できるので、全体の構成を簡素化できる。

第一の遅延量と第二遅延量との差の絶対値と第三の遅延量と第四の遅延量との差の絶対値とが等しくなるようにしてもよい。この場合は、被測定信号の測定範囲が等間隔で連続的に広がることになる。

上述した位相差測定装置は、第一の位相差測定回路とその前段の第一の位相差変換回路との間に接続され、前段の第一の位相差変換回路から出力される第一及び第二の信号と前記第一の位相差測定回路を除くいずれかの第一の位相差測定回路に入力される第一及び第二の信号とのいずれか一方を選択的に第一の位相差測定回路に入力させる選択回路を更に備えていてもよい。ある位相差測定回路に、他の位相差測定回路に入力される第一及び第二の信号を入力することにより、複数の位相差測定回路で同じ測定範囲における第一及び第二の信号の位相差を並列的に測定できるので、測定精度が向上する。

遅延回路は、第一及び第二の遅延量が互いに異なる値になる第一の状態と、同じ値になる第二の状態とを切り替える状態切替回路を備え、位相比較回路は、遅延回路を第二の状態とし、遅延回路に第一及び第二の信号として同じ信号を入力したときに、遅延回路から出力される第一及び第二の信号の位相を比較した結果、第一の信号の位相の方が進んでいると判定される確率と第二の信号の位相の方が進んでいると判定する確率とが等しくなるように感度のオフセットを調整するオフセット調整手段を備えるようにしてもよい。これにより、特殊な入力信号及びデータ処理が不要なオフセット補正が可能となる。

位相比較回路は、入力した第一及び第二の信号の一方が活性状態になってから第一及び第二の信号の位相を比較してどちらが進んでいるかを判定する動作を開始する構成としてもよい。これにより、位相比較器の動作を開始させるための外部信号が不要となる。

上述した位相差測定装置は、半導体基板上に形成された集積回路から構成してもよい。本発明に係る位相差測定装置の一般的な形態である。

本発明に係る位相比較回路の調整方法は、上述した位相差測定装置における位相比較回路の調整方法であって、遅延回路が第一及び第二の信号に付与する第一及び第二の遅延量を同じ値に設定するステップと、遅延回路に第一及び第二の信号として同じ信号を入力した状態で、遅延回路から出力される第一及び第二の信号の位相を位相比較回路で比較した結果、第一の信号の位相の方が進んでいると判定する確率と当該第二の信号の位相の方が進んでいると判定する確率とが等しくなるように位相比較回路の感度のオフセットを調整するステップとを備えている。これにより、特殊な入力信号及びデータ処理が不要なオフセット補正が可能である。

また、本発明は、次のように構成してもよい。以下において本発明は、半導体基板上に形成された集積回路である。

第一の集積回路は、二個の信号間の位相差を測定する測定回路であって、二入力信号Ｓ０，Ｒ０を０から（ａ１−１）×Ｔ（ａ１は整数）まで分解能Ｔで測定可能な第一の位相差測定回路に入力するとともに、Ｓ０，Ｒ０を二信号間の位相差をａ１×Ｔだけ変化させる第一の位相差変換回路に入力し、二出力信号Ｓ１，Ｒ１を出力し、Ｓ１，Ｒ１をａ１×Ｔから（ａ１＋ａ２−１）×Ｔ（ａ２は整数）まで分解能Ｔで測定可能な第二の測定回路に入力するとともに、Ｓ１，Ｒ１を二信号間の位相差がａ２×Ｔだけ変化させる第二の位相差変換回路に入力し、二出力信号Ｓ２，Ｒ２を出力し、これをｎ段（（ａ１＋ａ２＋・・・＋ａｎ）×Ｔが要求される位相差測定範囲を超えるようなｎ）接続する構造を有する。

第二の集積回路は、第一の集積回路において、前記０から（ａ−１）×Ｔまで測定可能な位相差測定回路は、二信号間の位相差をｍ×Ｔ（ｍは整数）変化させる位相差変換回路で構成された微調位相差変換回路によって、入力される二信号の位相差Ｔjitを更にＴjitからＴjit＋（ａ−１）×ＴまでＴ刻みで変化させたａ組の信号を出力し、その位相差を位相比較器により比較する。

第三の集積回路は、第一又は第二の集積回路において、前記第ｋの位相差変換回路（ｋは２からｎまでの整数）の入力は、第ｋ−１番目の入力にするか、被測定入力信号にするかを選択可能にした構造を有する。

第四の集積回路は、第一乃至第三の集積回路のいずれかにおいて、前記微調位相差測定回路は、二信号間の位相差をＴ変化させる位相差変換回路をａ−１個以上で構成され、入力される二信号の位相差Ｔjitを更にＴjitからＴjit＋（ａ−１）×ＴまでＴ刻みで変化させたａ組の信号を出力する。

第五の集積回路は、第一乃至第四の集積回路のいずれかにおいて、前記位相差変換回路は、第一の入力信号を遅延時間がＴｒ（Ｔｒは０以上の正数）の遅延素子に、第二の入力信号を遅延時間がＴｒ＋ａ×Ｔ（ａは０以上の正数）の遅延素子にそれぞれ入力することで、二つの入力信号の位相差よりも出力信号の位相差をａ×Ｔ変化させる。

第六の集積回路は、第一乃至第四の集積回路のいずれかにおいて、前記位相比較器は、オフセット調整可能な構成にすることで、位相差測定回路と位相比較器によって発生するオフセットを低減可能とする。

第七の集積回路は、第一乃至第六の集積回路のいずれかにおいて、前記オフセット低減手段は、微調位相差測定回路に入力される二信号を同一信号にし、位相差変換回路内の遅延素子の遅延時間を同一に設定した状態で、まず第一の位相比較器を動作させ、その出力信号の値がハイレベルになる確率とローレベルになる確率とが同一になるように第一の位相比較器のオフセットを調整し、その次に第二の位相比較器を動作させ、その出力信号の値がハイレベルになる確率とローレベルになる確率とが同一になるように第二の位相比較器のオフセットを調整することを全ての位相比較器で行う。

第八の集積回路は、第一乃至第七の集積回路のいずれかにおいて、前記オフセット調整可能な位相比較器は、プリチャージ論理で構成され、第一の入力信号及び第二の入力信号がともに非活性状態のときにプリチャージ信号を生成し、第一の入力信号又は第二の入力信号が活性状態になった瞬間に活性状態になるという、位相比較状態とプリチャージ状態を二つの入力信号の状態から決定できる構造にすることにより、外部同期信号を用いずに動作させることが可能になる。

Claims (13)

1. 一列に設けられた複数の第一の位相差測定回路と、
   隣接する第一の位相差測定回路のそれぞれの間に接続された第一の位相差変換回路と
   を備え、
   前記第一の位相差測定回路は、第一及び第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の遅延量を複数回累積的に付与しつつ、遅延量が付与された第一及び第二の信号の位相を各回ごとに比較してどちらが進んでいるかを判定し、
   前記第一の位相差変換回路は、前段の第一の位相差測定回路に入力される第一及び第二の信号を入力し、前記前段の第一の位相差測定回路で付与される第一の遅延量の合計である第一の遅延合計量及び前記第二の遅延量の合計である第二の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の第一の位相差測定回路へ第一及び第二の信号として出力することを特徴とする位相差測定装置。
2. 前記第一の位相差測定回路は、
   第一及び第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の遅延量を付与して出力する、直列に複数接続された遅延回路と、
   前記遅延回路毎にそれぞれ設けられ、前記遅延回路から出力された第一及び第二の信号の位相を比較してどちらが進んでいるかを判定する複数の位相比較回路と
   を備えることを特徴とする請求項１記載の位相差測定装置。
3. 第一の遅延量と第二の遅延量との差が分解能に相当することを特徴とする請求項１記載の位相差測定装置。
4. 第一及び第二の遅延量のいずれか一方が零であることを特徴とする請求項１記載の位相差測定装置。
5. 一列に設けられた複数の第二の位相差測定回路と、
   隣接する第二の位相差測定回路のそれぞれの間に接続された第二の位相差変換回路と
   を更に備え、
   前記第二の位相差測定回路は、第一及び第二の信号を入力し、大小関係が第一及び第二の遅延量とは異なる第三及び第四の遅延量をそれぞれ第一及び第二の信号に複数回累積的に付与しつつ、遅延量が付与された第一及び第二の信号の位相を各回ごとに比較してどちらが進んでいるかを判定し、
   前記第二の位相差変換回路は、前段の第二の位相差測定回路に入力される第一及び第二の信号を入力し、前記前段の第二の位相差測定回路で付与される第三の遅延量の合計である第三の遅延合計量及び前記第四の遅延量の合計である第四の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の第二の位相差測定回路へ第一及び第二の信号として出力することを特徴とする請求項１記載の位相差測定装置。
6. 初段の第一の位相差測定回路及び初段の第二の位相差測定回路は、第一及び第二の信号を共通に入力することを特徴とする請求項５記載の位相差測定装置。
7. 第一の遅延量と第三の遅延量とが等しく、第三の遅延量の代わりに第一の遅延量が用いられることを特徴とする請求項５記載の位相差測定装置。
8. 第一の遅延量と第二遅延量との差の絶対値と第三の遅延量と第四の遅延量との差の絶対値とが等しいことを特徴とする請求項５記載の位相差測定装置。
9. 前記第一の位相差測定回路とその前段の第一の位相差変換回路との間に接続され、前記前段の第一の位相差変換回路から出力される第一及び第二の信号と前記第一の位相差測定回路を除くいずれかの第一の位相差測定回路に入力される第一及び第二の信号とのいずれか一方を選択的に前記第一の位相差測定回路に入力させる選択回路を更に備えることを特徴とする請求項１記載の位相差測定装置。
10. 前記遅延回路は、第一及び第二の遅延量が互いに異なる値になる第一の状態と、同じ値になる第二の状態とを切り替える状態切替回路を備え、
    前記位相比較回路は、前記遅延回路を第二の状態とし、前記遅延回路に第一及び第二の信号として同じ信号を入力したときに、前記遅延回路から出力される第一及び第二の信号の位相を比較した結果、第一の信号の位相の方が進んでいると判定される確率と第二の信号の位相の方が進んでいると判定する確率とが等しくなるように感度のオフセットを調整するオフセット調整手段を備えることを特徴とする請求項２記載の位相差測定装置。
11. 前記位相比較回路は、入力した第一及び第二の信号の一方が活性状態になってから第一及び第二の信号の位相を比較してどちらが進んでいるかを判定する動作を開始することを特徴とする請求項２記載の位相差測定装置。
12. 半導体基板上に形成された集積回路からなることを特徴とする請求項１記載の位相差測定装置。
13. 一列に設けられた複数の位相差測定回路と、隣接する位相差測定回路のそれぞれの間に接続された位相差変換回路とを備え、前記位相差測定回路は、第一及び第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の遅延量を付与して出力する、直列に複数接続された遅延回路と、前記遅延回路毎にそれぞれ設けられ、前記遅延回路から出力された第一及び第二の信号の位相を比較してどちらが進んでいるかを判定する複数の位相比較回路とを備え、前記位相差変換回路は、前段の位相差測定回路に入力される第一及び第二の信号を入力し、前記前段の位相差測定回路で付与される第一の遅延量の合計である第一の遅延合計量及び前記第二の遅延量の合計である第二の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の位相差測定回路へ第一及び第二の信号として出力する位相差測定装置における前記位相比較回路の調整方法であって、
    前記遅延回路が第一及び第二の信号に付与する第一及び第二の遅延量を同じ値に設定するステップと、
    前記遅延回路に第一及び第二の信号として同じ信号を入力した状態で、前記遅延回路から出力される第一及び第二の信号の位相を前記位相比較回路で比較した結果、第一の信号の位相の方が進んでいると判定する確率と当該第二の信号の位相の方が進んでいると判定する確率とが等しくなるように前記位相比較回路の感度のオフセットを調整するステップと
    を備えることを特徴とする位相比較回路の調整方法。

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