WO2007037340A1 - 位相差測定装置及び位相比較回路の調整方法 - Google Patents

位相差測定装置及び位相比較回路の調整方法 Download PDF

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circuit
delay
signals
phase
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Koichi Nose
Masayuki Mizuno
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Nec Corporation
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    • H03—ELECTRONIC CIRCUITRY
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    • G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
    • G01R25/04—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents involving adjustment of a phase shifter to produce a predetermined phase difference, e.g. zero difference

Definitions

  • the present invention relates to a phase difference measuring device for measuring a phase difference between two signals using an integrated circuit or the like, and a method for adjusting a phase comparison circuit in the phase difference measuring device.
  • a conventional technique for measuring a phase difference between two signals is disclosed in Document 1 (Japanese Patent Laid-Open No. 2000-111587).
  • the phase of the signal under measurement SO is shifted by a plurality of delay elements 2201 and compared with the phase of the reference signal R0.
  • the phase difference Tjit force is applied to the first phase comparator CO.
  • the phase difference Tjit—Ts (Ts is a delay element) is applied to the second phase comparator C1. 220 1 delay) is entered.
  • the phase comparators CO, C1, ... are circuits that output "1" when the phase difference is greater than 0, and output "0" otherwise.
  • Tjit—N XTs is less than 0. Since the output result is “0” for the first time in the phase comparator CN, the value of N can be found by observing this result. Based on this, the phase difference Tjit can be measured to be about NX Ts.
  • the phase difference conversion circuit 2301 is used for measurement when the maximum jitter (the maximum value of the time difference Tjit between the reference signal R0 and the signal SO to be measured) is m X Td (m is an integer). Therefore, it takes m XTr time to input two signals and to obtain a force result (signal is transmitted to the final stage). When this value is increased, the number of measurements per unit time is limited, and due to variations in each delay element, errors in delay time increase until the signal is transmitted to the final stage, resulting in degradation of measurement accuracy. To do.
  • Reference 4 (IEEE Journal of Solid-state circuits, pp. 1360, 1999) uses Delay-Locked-Loop (DLL), which reduces the effect of variation by controlling the delay of the delay element.
  • DLL Delay-Locked-Loop
  • the proposed method has also been proposed. This method requires the design of a delay cell capable of delay control, the configuration must be changed when the input clock frequency is different, and the delay time of the entire phase difference measurement circuit is controlled. Although it is possible, the variation of each delay element cannot be controlled! /, There was a problem with t.
  • phase comparator as shown in FIG. 25 is also proposed in Reference 3 as a phase comparator capable of offset adjustment.
  • this phase comparator requires a separate synchronization signal (clock) for driving the precharge terminal 2601 in addition to the two signals (input 1 and input 2) to be measured for phase difference.
  • clock synchronization signal
  • the first object of the present invention is to prepare several types of phase difference conversion circuits having different phase differences and to connect them in a hierarchical manner, so that the signal arrival time from the input to the final stage is obtained. It is to provide an integrated circuit that can shorten the time.
  • the second object of the present invention is to adjust the measurement range by changing the hierarchical structure, and to simultaneously measure the clock jitter with a plurality of measurement circuits, thereby causing variations in measurement circuits and noise.
  • An object of the present invention is to provide an integrated circuit that reduces the influence on measurement results.
  • the third object of the present invention is to provide an offset adjustment method that eliminates the need for repetitive operations and complicated algorithms by switching the phase difference of the phase difference conversion circuit to zero and sequentially adjusting the offset of the phase comparator. There is to do.
  • the phase difference measuring apparatus includes a first phase difference measuring circuit provided in a row and a first phase difference measuring circuit connected between each of the adjacent first phase difference measuring circuits.
  • a first phase difference measuring circuit that receives the first and second signals and cumulatively adds the first and second delay amounts to the first and second signals, respectively, multiple times. And comparing the phase of the first and second signals to which the amount of delay is applied each time to determine which one is advanced, and the first phase difference conversion circuit
  • the first and second signals input to the phase difference measurement circuit are input, and the first delay total amount and the second delay amount that are the sum of the first delay amounts given by the first phase difference measurement circuit in the preceding stage are input.
  • a first phase difference measuring circuit in the subsequent stage by adding a second total delay amount, which is a total delay amount, to the first and second signals, respectively. Output as first and second signals.
  • the delay amount is conventionally given in series at one place, the delay time is given in series at a plurality of places simultaneously, so that the measurement time can be shortened.
  • FIG. 1 is a block diagram showing an overview of Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a phase difference measuring apparatus according to Embodiment 1 of the present invention.
  • FIG. 3 is a block diagram showing a specific example 1 in the first embodiment of the present invention.
  • 4A is a block diagram showing a configuration example of a fine phase difference conversion circuit in FIG.
  • FIG. 4B is a timing diagram of input / output signals of the fine phase difference conversion circuit in FIG.
  • FIG. 5 is a timing chart showing the basic operation of the phase difference measuring circuit in FIG. 3.
  • FIG. 6 shows a configuration of doubling the operating range, which is a specific example 2 in the first embodiment of the present invention.
  • FIG. 6 shows a configuration of doubling the operating range, which is a specific example 2 in the first embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration that can double the operating range and further reduce the number of elements of the coarse phase difference conversion circuit, which is a specific example 2 in the first embodiment of the present invention.
  • FIG. 8 is a block diagram showing a configuration of a phase difference measuring apparatus according to Embodiment 2 of the present invention.
  • FIG. 9 is a block diagram showing a specific example 1 in the second embodiment of the present invention.
  • FIG. 10A is a block diagram of the selection circuit in FIG.
  • FIG. 10B is a circuit diagram of a selection circuit corresponding to FIG. 10A.
  • FIG. 11 is a block diagram showing connections when the control signal of the selection circuit of the phase difference measuring device shown in FIG. 9 is set to high level.
  • FIG. 12 is a block diagram showing connections when the control signal of the selection circuit of the phase difference measuring device shown in FIG. 9 is set to a low level.
  • FIG. 13 is a block diagram showing a configuration of a Td increment phase difference measuring circuit in the phase difference measuring apparatus according to Embodiment 3 of the present invention.
  • FIG. 14 is a circuit diagram of the fine adjustment phase difference conversion circuit in FIG.
  • FIG. 15 is a circuit diagram of the offset adjustable phase comparator in FIG.
  • FIGS. 16A-C are diagrams showing a procedure of offset adjustment.
  • FIG. 17 is a diagram showing a state at the time of offset adjustment when the fine phase difference conversion circuit in FIG. 13 has a delay offset.
  • FIG. 18 is a diagram showing a state at the time of offset adjustment when there is no delay offset in the fine phase difference conversion circuit in FIG.
  • FIG. 19 is a diagram showing a state in which the fine adjustment phase difference conversion circuit in FIG. 13 is in an operating state after offset adjustment when there is a delay offset.
  • FIG. 20 is a diagram showing a state when the fine adjustment phase difference conversion circuit in FIG. 13 is in an operating state after offset adjustment when there is no delay offset.
  • FIG. 21 is a block diagram showing a configuration of a conventional phase difference measuring apparatus.
  • FIG. 22 is a block diagram showing the configuration of a conventional phase difference measuring apparatus with improved resolution.
  • FIG. 23 is a timing chart showing a basic operation of the conventional phase difference measuring apparatus shown in FIG.
  • FIG. 24 is a block diagram showing a configuration example of a conventional phase comparator.
  • FIG. 25 is a circuit diagram showing a configuration example of a conventional phase comparator capable of offset adjustment.
  • FIG. 1 is a block diagram showing an outline of Embodiment 1 of the present invention.
  • the phase difference measuring apparatus includes a phase difference conversion circuit 101, 102,..., 103 that changes a phase difference between two signals by a certain amount, and a time difference between two input signals in increments of Td. It consists of measurable Td increment phase difference measurement circuit 104, 105, ..., 106.
  • the two input signals SO and R0 are input to the phase difference measurement circuit 104 capable of measuring with resolution Td up to 0 force (al-1) XT d (al is an integer), and the phase difference between the two signals is input to SO and R0.
  • phase difference conversion circuit 101 Inputs to the phase difference conversion circuit 101 that changes al XTd, and generates two output signals SI and R1.
  • SI and R1 are input from al XTd to (al + a2-l) XTd (a2 is an integer) to Td increment phase difference measurement circuit 105 that can measure with resolution Td, and SI and R1 are input between two signals.
  • the phase difference is input to the phase difference conversion circuit 102 that changes the phase difference by a2 XTd, and two output signals S2 and R2 are generated.
  • the phase difference conversion circuit 101 ... For shifting the signal by a XTd (a is an integer) and the Td phase difference measurement circuit 104,.
  • the conventional technique When measuring jitter m X Td with resolution Td, the conventional technique requires m stages of phase difference measurement circuits, and the time required from the signal input to the final stage output is the delay of the phase difference measurement circuit. If Ts, m XTs are required.
  • FIG. 2 is a block diagram showing the configuration of the phase difference measuring apparatus according to Embodiment 1 of the present invention.
  • the phase difference measuring apparatus includes coarse phase difference conversion circuits 101, 102,..., 103, and Td step phase difference measuring circuits 104, 105,. Yes.
  • the Td increment phase difference measurement circuit 104 is configured such that signals Rl and S1 that differ by Td compared to the phase difference between signals RO and SO, signals R2 and S2 that differ by Td compared to the phase difference between signals Rl and S1, and so on.
  • Td increment phase difference conversion network 301 that can output al pairs of signal pairs whose phase difference is different by Td, and which one of the two signals is leading in phase, detect 0 or 1 It consists of a plurality of phase comparators 303 that output.
  • r al (al is an integer of 1 or more), and the phase difference between the signals RO and SO is changed by al XTd.
  • r a2 (a2 is an integer of 1 or more)
  • the phase difference between the signals Rl and S1 is changed by a2XTd. If this is repeated n stages, the phase difference of the output after n stages changes by equation (1) compared to the phase difference between the signal under measurement SO and the reference signal R0.
  • the jitter measurement range of the signal under measurement SO is the range up to the zero force equation (1).
  • the arrival time is shorter in the present embodiment than in the conventional method.
  • Td increment phase difference measuring circuits 402, 403,... Are connected in cascade with N fine phase difference conversion circuits 401 having a phase difference Td, and phase comparators C (0) to C (0) to Connect C (N- 1).
  • the phase difference Td fine adjustment phase difference conversion circuit 401 includes two delay elements, and the first delay element is a two-stage CMOS inverter 501 and a load capacitance provided in an intermediate path thereof.
  • the second delay element is composed of a two-stage CMOS inverter 501 and a load capacitor Cs provided in the intermediate path.
  • Ts is a delay of two stages of inverter 501, so it cannot be less than a delay of two stages of inverter 501, but Td can be set to an arbitrary value of 0 or more by appropriately designing Cr and Cs. it can.
  • the operation timing of the Td step phase difference measuring circuit 402 is shown in FIG. If the phase difference between the signal under test SO and the reference signal R0 is Tjit, the phase difference between the two signals input to the phase comparators C (0) to C (N-1) is the Tjit force Tjit (N- 1) Shifts in increments of Td up to XTd.
  • the signal under measurement SO and the reference signal R0 are input to the Td step phase difference measurement circuit 403 after passing through the coarse adjustment phase difference measurement circuit 406.
  • the phase difference between the two signals input to the final phase comparator C (k XN-1) Becomes Tjit (k X N- 1) X Td. Therefore, the measurable jitter range is from 0 to (kX N – 1) XTd.
  • the time for the signal to reach the final stage phase comparator C (k XN) is ((k ⁇ 1) + N) X Ts, which is much larger than the arrival time kX N XTs when the two-layer structure is not used. Shortened.
  • This specific example has a configuration in which a second measurement circuit 803 is connected in parallel to a first measurement circuit 802 that can measure in the range from 0 to RX N XTd, similar to specific example 1.
  • the second measurement circuit 803 is different from the phase difference conversion circuit 806 of the first measurement circuit 802 in that the internal phase difference conversion circuit 805 is configured such that Trl is connected to the signal R0 side and Tsl is connected to the signal SO side. Yes.
  • the operating range of the second measuring circuit 803 is from 0 to 1 RX N XTd, where the operating range 0 of the first measuring circuit 802 is also the reverse of RX N XTd. Therefore, by combining the measurement results of the first and second measurement circuits 802 and 803, the entire measurement range becomes —R X N X Td to R X N X Td.
  • the time required from the input of two signals to the completion of measurement is the same as the time required when one measurement circuit is used. It has the characteristics of being.
  • Tsl and Ts2 in the measurement circuits 702 and 703 such that Tsl—Trl is N XTd and Ts2—Trl is one N XTd, respectively, the above RXN XTd force
  • the measurement range up to RX N XTd can be realized.
  • the coarse phase difference conversion circuit through which the R 0 side of the two measurement circuits 702 and 703 passes is the same in the delay amount Trl
  • the coarse phase difference used in the measurement circuit 702 is shown in FIG.
  • the R0 side delay element output in the converter circuit can be shared with the measurement circuit 703, and the number of delay elements can be reduced compared to the phase difference measurement device shown in Xiao
  • FIG. 8 is a block diagram showing the configuration of the phase difference measuring apparatus according to the second embodiment of the present invention.
  • This phase difference measuring device selects whether the input of the phase difference measuring circuit 105, 106,... Is connected to the force input signal SO, R0 that is connected to the output of the phase difference measuring circuit 101, 102,. It has selection circuits 201, 202,.
  • the control signal 1 or 2 can be selected to increase the measurement range, or the latter to improve the measurement resolution.
  • the measurement range can be expanded to the number of stages.
  • the n phase difference measurement circuits 105, 106,... In parallel to the signal under measurement SO, jitter measurement of the signal under measurement SO can be performed n times simultaneously. It is possible to reduce the influence of 105, 106, ... variation and noise.
  • the time for a waveform in which the phase difference of the two inputs is shifted by each phase difference q X Td is less than q X Ts in each measurement circuit block. There is also an effect that the increase in the delay time becomes smaller than before.
  • the phase difference measuring apparatus is l, 2, 3, ..., m) Td increment phase difference measurement circuit with phase difference measurement range up to 104, 105, ..., 106, coarse adjustment to change the phase difference of two inputs by aiXTd Phase difference conversion circuit 101, 102, ..., 103 and the input signal of each measurement circuit can be selected as the output signal of the coarse phase difference phase conversion circuit of the previous stage or the signal to be measured SO and the reference signal R0 Selection circuits 201, 202,...
  • the jitter measurement range of the signal S0 to be measured can be expanded by using the selection circuits 201 and 202 to input the input signal to the output of the coarse phase difference conversion circuit at the previous stage. For example, when the above selection is made in all the selection circuits 201, 202,..., The measurable jitter range can be from 0 to (al + a2 +... + Am) XTd.
  • control signals 1 and 2 for controlling the selection circuits 201 and 202 are switched, and the signals to be measured S0 and S0 are input as inputs to the S Td increment phase difference measurement circuits 104, 105,.
  • reference signal R0 is selected, the above measurement range cannot be expanded.
  • S pieces Td step phase difference measurement circuit 104, 105, ⁇ , 106 simultaneously perform measurements in the same measurement range.
  • Td step phase difference measurement circuit 104, 105,... It is possible to obtain more accurate values by reducing noise components such as 106 thermal noise and delay circuit variations due to process variations to 1Z S times. In this way, by adjusting the Td step difference measurement circuits 104, 105,..., 106 to cascade connection or parallel connection, the number of repeated measurements and the measurement range can be dynamically adjusted.
  • FIG. 9 shows an example in which two selection circuits shown in FIG. 8 are used.
  • the selection circuits 901 and 902 connect the two input pairs (Rl, S1) and (R2, S2) to the switch 1101 and extract them to the output with the control signal.
  • the method of selecting whether or not is used.
  • the switch 1101 is turned on when the control signal is at a high level and turned off when the control signal is at a low level. Force to which control signal is directly applied to switch 1101 to which inputs R2 and S2 are connected. Control signal is inverted and applied to switch 1101 to which inputs Rl and S1 are connected. Therefore, either of the inputs Rl, S1 or R2, S2 is taken out as outputs Rl, S1 or R2, S2 by the control signal.
  • phase difference between the signal under measurement SO and the reference signal R0 is Tjit
  • the measurable jitter range of the Td step phase difference measurement circuit 1 001 is 0 to N XTd
  • the coarse phase difference conversion circuit 1003 The phase difference between the two signal outputs is Tjit—N XTd.
  • the control signal given to the selection circuit 901 is set to the negative level, as shown in FIG. 11, the output of the coarse phase difference conversion circuit 1003 is connected in cascade to be input to the next coarse phase difference conversion circuit 1004.
  • Td step phase difference measurement circuit 1002 has a measurement range from (N + 1) XTd to (2 XN) XTd, and can be measured with resolution Td from 0 to (2 XN) XTd together with Td step phase difference measurement circuit 1001 It becomes.
  • the control signal to be supplied to the selection circuit 901 is set to the low level and the signal under measurement SO and the reference signal R0 are selected as the inputs of the Td increment phase difference conversion circuits 1001 and 1002, as shown in FIG.
  • the measuring range is from 0 to N XTd.
  • the two Td-step phase difference measurement circuits 1001 and 1002 measure the same measurement range, averaging the results results in the thermal noise and noise of the individual Td-step phase difference measurement circuits 1001 and 1002 Due to process variations Measurement errors due to noise such as delay circuit variations caused by this can be reduced to 1Z 2 times.
  • FIG. 13 is a block diagram showing a configuration of a Td-step phase difference measurement circuit in the phase difference measurement apparatus according to Embodiment 3 of the present invention.
  • the two signals input to the Td increment phase difference conversion circuit 1402 are the same with the delay amount of the delay elements constituting the fine adjustment phase difference conversion circuit 1401 in the Td increment phase difference conversion circuit 1402 being the same.
  • the measurement results of the phase comparators CO, C1,..., C (N ⁇ 1) at that time are observed, and the offset adjustment is performed in order from the upper bits, that is, the first phase comparator CO.
  • This enables offset adjustment that does not require special input signal and data processing. This eliminates the need for a high-speed offset adjustment time, an offset adjustment signal generation circuit and a complicated control algorithm.
  • a circuit diagram of the fine phase difference conversion circuit 1401 is shown in FIG. Set inverter 1503 and capacitor 1504 so that the delay amount from input 1 to output 1 is Tr.
  • the delay amount from input 2 to output 2 changes according to the control signal, so that the delay amount is Tr when the control signal is turned off, and the delay amount is Ts when the control signal is turned on.
  • phase comparators CO, C1,... A precharge circuit as shown in FIG. 15 is used. Offset correction is enabled by inputting appropriate digital values to the offset control terminals SW0 to SW2. Unlike the conventional circuit shown in FIG. 25, this circuit generates a precharge signal 1604 by calculating the OR of two input signals 1601 and 1602 by an OR gate 1603. In this configuration, when both of the two input signals 1601 and 1602 are at low level, the precharge state is set, and the output terminals S and SB are set to high level. On the other hand, at the moment when one of the two input signals 1601 and 1602 becomes high level, the precharge signal 1604 becomes high level, the precharge ends, and either the output terminal S or SB Thus, the phase comparison state is started. Therefore, since the state power of the two input signals 1601 and 1602 can be determined in the precharge state and the phase comparison state, the operation is performed without using the external synchronization signal (clock) required in the conventional circuit shown in FIG. It becomes possible to make it.
  • clock external synchronization signal
  • the offset adjustment procedure is shown in FIG. First, all delay elements have the same delay (Tr) Thus, the control signal in FIG. 14 is set to OFF. Furthermore, the input signal is set so that both inputs have the same phase clock. Then, as shown in FIG. 16A, first, correction is started from the phase comparator CO closest to the input. As the method, the offset control signal 1701 of the phase comparator CO is switched, and the probability that the value of the output signal (output 0) of the phase comparator CO becomes the high level and the probability that it becomes the low level is the same. Find signal 1701.
  • FIGS. 17 shows the operation during offset adjustment in a circuit with delay element variation. It is assumed that the delay difference between the two delay elements in the fine-tuning phase difference conversion circuit 1801 varies by ⁇ a from the ideal state 0, due to the delay amount variation of the delay element. Since the phase difference between the two signals input to the phase comparator Ci is ⁇ a, the probability that the output signal (output 0) of the phase comparator Ci will be high and the probability that it will be low is the same. The offset amount of the phase comparator Ci is - ⁇ a.
  • the phase difference measuring apparatus is connected between a plurality of first phase difference measuring circuits provided in a row and each of the adjacent first phase difference measuring circuits. And a first phase difference conversion circuit.
  • the first phase difference measurement circuit inputs the first and second signals, and adds the first and second delay amounts to the first and second signals, respectively, cumulatively and repeatedly. Compare the phase of the first and second signals to which each is given, and determine which is ahead.
  • the first phase difference conversion circuit inputs the first and second signals input to the first phase difference measurement circuit in the previous stage, and the first delay given by the first phase difference measurement circuit in the previous stage.
  • the first total delay amount and the second total delay amount which is the total of the second delay amounts are respectively added to the first and second signals and transferred to the first phase difference measurement circuit at the subsequent stage. Output as first and second signals.
  • the delay amount is given in series at one place, but in the present invention, the measurement time can be shortened by giving the delay quantities in series at a plurality of places at the same time.
  • the first phase difference measuring circuit receives the first and second signals, outputs the first and second signals with first and second delay amounts respectively, and outputs a plurality of them in series.
  • a delay circuit connected to the delay circuit, and a plurality of phase comparison circuits that are provided for each delay circuit and that determine which is advanced by comparing the phases of the first and second signals output from the delay circuit. It is good also as a structure. “Compare the phase of the first and second signals to determine which is advanced” means “Compare the phase of the first and second signals to determine which is delayed by V” Is synonymous with.
  • the difference between the first delay amount and the second delay amount may correspond to the resolution. Either of the first and second delay amounts may be zero.
  • the resolution can be improved as compared with the case where one of the first and second delay amounts is zero. Either the first or second delay amount is If it is zero, the configuration can be simplified compared to the case where it is not.
  • the phase difference measuring apparatus described above includes a plurality of second phase difference measuring circuits provided in a row and a second phase difference conversion connected between each of the adjacent second phase difference measuring circuits. And a circuit.
  • the second phase difference measuring circuit inputs the first and second signals, and the first and second delay amounts are different from the first and second delay amounts, respectively. While accumulating the second signal multiple times, the phase of the first and second signals to which the delay amount is added is compared each time to determine which one is advanced.
  • the second phase difference conversion circuit inputs the first and second signals input to the second phase difference measurement circuit in the previous stage, and the third delay given by the second phase difference measurement circuit in the previous stage.
  • the third total delay amount and the fourth total delay amount which are the total of the fourth delay amounts, are added to the first and second signals, respectively, so that the second level in the subsequent stage is added. Outputs the first and second signals to the phase difference measurement circuit.
  • “the first and second delay amounts are different in magnitude from the third and fourth delay amounts” means that if the first delay amount is larger than the second delay amount, the third delay amount is different. The amount is smaller than the fourth delay amount. Conversely, if the first delay amount is smaller than the second delay amount, it means that the third delay amount is larger than the fourth delay amount. .
  • the second phase difference measurement circuit and the second phase difference measurement circuit In the phase difference conversion circuit the phase of the first signal is sequentially delayed with respect to the second signal. Therefore, the measurement range of the signal under measurement is continuously expanded.
  • the first and second phase difference measurement circuits in the first stage and the second phase difference measurement circuit in the first stage may input the first and second signals in common.
  • the first delay amount may be used instead of the third delay amount in which the first delay amount and the third delay amount are equal.
  • the configuration relating to the third delay amount can be omitted, the overall configuration can be simplified.
  • the absolute value of the difference between the first delay amount and the second delay amount may be equal to the absolute value of the difference between the third delay amount and the fourth delay amount.
  • the measurement range of the signal under measurement is continuously expanded at equal intervals.
  • the phase difference measuring apparatus described above includes a first phase difference measuring circuit and a first phase difference in the preceding stage.
  • the first phase difference measurement circuit is connected to the conversion circuit, and the first phase difference conversion circuit power of the previous stage is output.
  • a selection circuit that selectively inputs one of the first and second signals input to the circuit to the first phase difference measurement circuit may be further provided.
  • the delay circuit includes a state switching circuit that switches between a first state where the first and second delay amounts are different from each other and a second state where the first and second delay amounts are the same, and the phase comparison circuit includes a delay circuit As a result of comparing the phases of the first and second signals output from the delay circuit when the circuit is in the second state and the same signal is input to the delay circuit as the first and second signals.
  • an offset adjustment means for adjusting the sensitivity offset so that the probability that the phase of one signal is advanced is equal to the probability that the phase of the second signal is determined to be advanced. You may do it. This enables offset correction that does not require special input signals and data processing.
  • the phase comparison circuit starts the operation of comparing the phase of the first and second signals and determining which of the first and second signals is advanced after one of the input first and second signals is activated. It is good also as composition to do. This eliminates the need for an external signal to start the operation of the phase comparator.
  • phase difference measuring apparatus may be constituted by an integrated circuit formed on a semiconductor substrate. It is a general form of the phase difference measuring apparatus according to the present invention.
  • a method for adjusting a phase comparison circuit is a method for adjusting a phase comparison circuit in the above-described phase difference measuring apparatus, wherein the delay circuit applies the first and second signals to the first and second signals.
  • the phase of the first and second signals output from the delay circuit is set with the step of setting the two delay amounts to the same value and the same signal as the first and second signals being input to the delay circuit.
  • the probability that it is determined that the phase of the first signal is advanced is equal to the probability that it is determined that the phase of the second signal is advanced. Adjusting a sensitivity offset of the phase comparison circuit. to this Thus, offset correction that does not require special input signal and data processing is possible.
  • the present invention may be configured as follows.
  • the present invention is an integrated circuit formed on a semiconductor substrate.
  • the first integrated circuit is a measurement circuit that measures the phase difference between two signals, and the resolution of the two input signals SO, R0 from 0 to (al—1) XT (al is an integer).
  • phase difference between them is input to the second phase difference conversion circuit that changes by a2 XT, and the two output signals S2 and R2 are output, and this is divided into n stages (( a l + a 2+ ⁇ ⁇ ⁇ + an) XT N) It has a connection structure that exceeds the required phase difference measurement range.
  • the second integrated circuit is the first integrated circuit, wherein the phase difference measuring circuit capable of measuring from 0 to (a ⁇ l) XT is a phase difference between two signals m XT (m is an integer) ) Phase difference to be changed
  • the phase difference T jit of the two input signals is further changed to Tjit + (a—l) XT in a T increment. Is output and the phase difference is compared by a phase comparator.
  • the input of the k-th phase difference conversion circuit (k is an integer from 2 to n) is connected to the k-1st input. Or the input signal to be measured.
  • the fine adjustment phase difference measuring circuit includes a-1 phase difference conversion circuits that change the phase difference between two signals by T.
  • a set of signals with the phase difference Tjit of the two input signals changed from Tjit to Tjit + (a-l) XT in increments of T is output.
  • the phase difference conversion circuit converts the first input signal into a delay time Tr (Tr is a positive number of 0 or more). By inputting the second input signal to the delay element to the delay element with a delay time of Tr + a XT (a is a positive number greater than or equal to 0), the phase difference between the two input signals is more Change a by XT.
  • the phase comparator is configured to be capable of offset adjustment, so that the phase difference measuring circuit and the phase comparator are used. Therefore, the offset generated can be reduced.
  • the offset reduction means makes the two signals input to the fine phase difference measurement circuit the same signal, which is different from the first to sixth integrated circuits.
  • the first phase comparator With the delay time of the delay elements in the phase difference conversion circuit set to the same value, the first phase comparator is operated first, and the probability that the value of the output signal becomes a low level and the low level becomes a probability. Adjust the offset of the first phase comparator so that it is the same, then operate the second phase comparator, the value of the output signal, the probability that it will be low level, the probability that it will be low level, All the phase comparators adjust the offset of the second phase comparator so that they are the same.
  • the eighth integrated circuit is different from the first to seventh integrated circuits in that the offset-adjustable phase comparator includes precharge logic, and the first input signal And a phase comparison state in which a precharge signal is generated when both the second input signal and the second input signal are inactive, and the active state is activated at the moment when the first input signal or the second input signal is activated.
  • the precharge state can be determined from the states of the two input signals, it is possible to operate without using an external synchronization signal.

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Description

明 細 書
位相差測定装置及び位相比較回路の調整方法
技術分野
[0001] 本発明は、集積回路などで二つの信号の位相差を測定するための位相差測定装 置、及びその位相差測定装置内の位相比較回路の調整方法に関する。
背景技術
[0002] 近年の集積回路の高速化及び複雑化によって、チップ内のノイズやばらつきなどに 起因して、クロックのタイミングゆらぎ (ジッタ）が発生し、動作不良を起こすようになつ てきている。従来は、集積回路外部に信号を取り出し、その挙動を観測していた。し かし、集積回路の動作周波数は年々上昇しているが、集積回路外部のボードゃパッ ケージの動作周波数帯域はその上昇速度に追 、つ 、て 、な 、ため、集積回路内部 の高速動作クロックを集積回路外部で観測することが困難になってきている。また、 集積回路外にクロックを取り出した場合、集積回路内で発生するジッタ以外に、集積 回路外にクロックを引き出す過程で発生するジッタが加わるため、集積回路内のジッ タを正確に見積もることは困難である。そこで、チップ内部に位相差観測回路を設け 、内部動作を観測する手法の重要性が増してきている。
[0003] クロックのジッタを測定する広く知られている手法として、被測定クロックと基準にな るクロックとの二つを比較し、その位相差をもって被測定クロックのジッタとする手法が ある。この手法の場合、二信号間の位相差を測定する位相差測定回路の分解能が 測定性能を決定する。
[0004] 二信号間の位相差測定の従来手法として、文献 1 (特開 2000— 111587号公報） に開示されたものがある。この手法では、図 21に示すように複数の遅延素子 2201に よって被測定信号 SOの位相をずらしていき、基準信号 R0の位相と比較する。基準 信号 R0に対し、被測定信号 SOが時間 Tjitずれている場合、第一の位相比較器 CO には位相差 Tjit力 第二の位相比較器 C1には位相差 Tjit— Ts (Tsは遅延素子 220 1の遅延）が入力される。位相比較器 CO, C1,…は位相差が 0以上の時は" 1"を出 力し、それ以外では" 0"を出力する回路である。このとき、 Tjit— N XTsが 0以下にな る位相比較器 CNで初めてその出力結果が" 0"となるため、この結果を観測すること で Nの値がわかる。これを基に位相差 Tjitはおよそ N X Tsであると測定できる。
[0005] しかし、この手法では、遅延素子 2201の遅延 Ts以下の分解能を得ることができな いので、高性能ジッタ測定が困難であった。
[0006] この問題を解決する位相差測定装置として、文献 2 (Custom Integrated Circuit Co nference, pp.251, 2001)で提案されている手法について説明する。図 22に示すよう に、遅延時間が Tsの遅延素子と遅延時間が Trの遅延素子とを位相差変換回路 230 1として用いることで、まず第一の位相差変換回路 2301によって、基準信号 R0と被 測定信号 SOの位相差を Td (=Ts— Tr)だけずらすと、図 23に示すように S1と R1の 位相差は Tjit— Tdとなる。次に、第二の位相差変換回路 2302によって、 R2と S2の 位相差を Td (=Ts— Tr)だけずらすと、 S2と R2の位相差は Tjit— 2Tdとなる。このよ うに、一段ごとに二信号の位相差を Td ( =Ts—Tr)だけずらした信号を発生させる。 次に、各出力の位相を位相比較器 CO, C1,…で比較し、比較結果を出力する。この 位相差測定装置の分解能は Tdとなる。
[0007] この方式では、最大ジッタ（基準信号 R0と被測定信号 SOとの時間差 Tjitの最大値） が m X Td (mは整数)である場合の測定のためには、位相差変換回路 2301を m段 縦続接続して測定する必要があるため、二信号を入力して力 結果が出る（最終段ま で信号が伝達する）まで m XTrの時間がかかってしまう。この値が大きくなると、単位 時間あたりの測定回数が制限される、各遅延素子のばらつきにより、最終段まで信号 が伝達するまでに遅延時間の誤差が大きくなり測定精度が劣化する、といった問題 が発生する。
[0008] このような素子ばらつきの影響を低減する手法力 文献 3 (IEEE International Solid- State circuits conference (ISSCC), pp.170,2000)に提案されている。この手法は、入 力信号に位相差をランダムに設定し、繰り返し測定することで、出力結果と入力信号 の位相差との相関をとり、理想値力 ずれている場合には、素子の遅延又はオフセッ ト調整回路の値を変更し、このようなランダム測定を繰り返し実行することでばらつき を削減する、というものである。
[0009] しかし、この手法では、ランダム信号生成手段が必要であること、繰り返し測定によ り測定時間が増大すること、収束性の良好なオフセット調整回路の変更アルゴリズム が必要であること、などが問題となる。
[0010] また、文献 4 (IEEE Journal of Solid-state circuits, pp.1360, 1999)には、遅延素子 の遅延を制御することでばらつきの影響を低減する Delay-Locked-Loop (DLL)を用 いた手法も提案されている。この手法には、遅延制御が可能な遅延セルの設計が必 要であること、入力されるクロック周波数が異なる場合その構成を変更する必要があ ること、位相差測定回路全体の遅延時間は制御できるものの遅延素子ごとのばらつ きは制御できな!/、こと、 t 、う問題があった。
[0011] また、位相比較器として用いられている図 24に示すようなフリップフロップでは、ォ フセット調整が困難である。そのため、オフセット調整可能な位相比較器として、図 25 に示すような位相比較器も文献 3で提案されている。しかし、この位相比較器には、 位相差の測定対象となる二信号 (入力 1、入力 2)のほかに、プリチャージ端子 2601 を駆動するための同期信号 (クロック）が別途必要となるので、その同期信号の生成 及び分配による設計複雑度が増大する、といった問題があった。
発明の開示
発明が解決しょうとする課題
[0012] ジッタの大きいクロックジッタ測定をする場合、前述した従来の集積回路に用いられ る測定方法では、入力から最終段までの信号到着時間が測定範囲に比例して大きく なるため、測定速度や測定回路自身のジッタなどの観点力 性能が限定されてしまう 。更に、遅延素子のばらつきにより、測定精度が劣化する問題も性能に大きな影響を 及ぼす。
[0013] そこで、本発明の第一の目的は、位相差の異なる位相差変換回路を数種類用意し 、これらを階層的に接続する構造にすることで、入力から最終段までの信号到着時 間を短縮できる集積回路を提供することにある。
本発明の第二の目的は、上記階層構造をつなぎ変えることにより、測定範囲の調 整ができるとともに、クロックジッタを複数の測定回路で同時に測定することにより、測 定回路のばらつきや雑音などによる測定結果への影響を低減する集積回路を提供 することにある。 本発明の第三の目的は、位相差変換回路の位相差をゼロに切り替え、位相比較器 のオフセットを順に調整して 、くことで、繰り返し動作や複雑なアルゴリズムが不要な オフセット調整手法を提供することにある。
課題を解決するための手段
[0014] 本発明に係る位相差測定装置は、一列に設けられた複数の第一の位相差測定回 路と、隣接する第一の位相差測定回路のそれぞれの間に接続された第一の位相差 変換回路とを備え、第一の位相差測定回路は、第一及び第二の信号を入力し、第一 及び第二の信号にそれぞれ第一及び第二の遅延量を複数回累積的に付与しつつ、 遅延量が付与された第一及び第二の信号の位相を各回ごとに比較してどちらが進ん でいるかを判定し、第一の位相差変換回路は、前段の第一の位相差測定回路に入 力される第一及び第二の信号を入力し、前段の第一の位相差測定回路で付与され る第一の遅延量の合計である第一の遅延合計量及び第二の遅延量の合計である第 二の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の第一の位相差 測定回路へ第一及び第二の信号として出力することを特徴とする。
発明の効果
[0015] 本発明によれば、従来一箇所で遅延量を直列的に付与していたのを、複数箇所で 同時に遅延量を直列的に付与するので、測定時間を短縮できる。
図面の簡単な説明
[0016] [図 1]図 1は、本発明の実施例 1の概要を示すブロック図である。
[図 2]図 2は、本発明の実施例 1に係る位相差測定装置の構成を示すブロック図であ る。
[図 3]図 3は、本発明の実施例 1における具体例 1を示すブロック図である。
[図 4A]図 4Aは、図 3における微調位相差変換回路の構成例を示すブロック図である
[図 4B]図 4Bは、図 3における微調位相差変換回路の入出力信号のタイミング図であ る。
[図 5]図 5は、図 3における位相差測定回路の基本動作を示すタイミング図である。
[図 6]図 6は、本発明の実施例 1における具体例 2である、動作範囲を 2倍にする構成 を示すブロック図である。
[図 7]図 7は、本発明の実施例 1における具体例 2である、動作範囲を 2倍にし更に粗 調位相差変換回路の素子数を削減できる構成を示すブロック図である。
[図 8]図 8は、本発明の実施例 2に係る位相差測定装置の構成を示すブロック図であ る。
[図 9]図 9は、本発明の実施例 2における具体例 1を示すブロック図である。
[図 10A]図 10Aは、図 9における選択回路のブロック図である。
[図 10B]図 10Bは、図 10Aに対応する選択回路の回路図である。
[図 11]図 11は、図 9に示した位相差測定装置の選択回路の制御信号をハイレベル にした場合の接続を示したブロック図である。
[図 12]図 12は、図 9に示した位相差測定装置の選択回路の制御信号をローレベル にした場合の接続を示したブロック図である。
[図 13]図 13は、本発明の実施例 3に係る位相差測定装置における Td刻み位相差測 定回路の構成を示すブロック図である。
圆 14]図 14は、図 13における微調位相差変換回路の回路図である。
[図 15]図 15は、図 13におけるオフセット調整可能な位相比較器の回路図である。
[図 16A-C]図 16A〜図 16Cは、オフセット調整の手順を示す図である。
[図 17]図 17は、図 13における微調位相差変換回路に遅延オフセットがある場合のォ フセット調整時の状態を示した図である。
[図 18]図 18は、図 13における微調位相差変換回路に遅延オフセットがない場合の オフセット調整時の状態を示した図である。
[図 19]図 19は、図 13における微調位相差変換回路に遅延オフセットがある場合のォ フセット調整後に動作状態にしたときの状態を示した図である。
[図 20]図 20は、図 13における微調位相差変換回路に遅延オフセットがない場合の オフセット調整後に動作状態にしたときの状態を示した図である。
[図 21]図 21は、従来の位相差測定装置の構成を示すブロック図である。
圆 22]図 22は、分解能を改善した従来の位相差測定装置の構成を示すブロック図 である。 [図 23]図 23は、図 22に示した従来の位相差測定装置の基本動作を示すタイミング 図である。
[図 24]図 24は、従来の位相比較器の構成例を示すブロック図である。
[図 25]図 25は、従来のオフセット調整可能な位相比較器の構成例を示す回路図で ある。
発明を実施するための最良の形態
[0017] 以下、図面を参照し、本発明の実施例について詳細に説明する。
(実施例 1：階層的ジッタ測定回路）
図 1は、本発明の実施例 1の概要を示すブロック図である。本発明の実施例 1に係 る位相差測定装置は、二信号間の位相差を一定量変化させる位相差変換回路 101 , 102, · ··, 103と、 Td刻みで二入力信号の時間差を測定可能な Td刻み位相差測 定回路 104, 105, · ··, 106で構成される。二入力信号 SO, R0を 0力ら（al— 1) XT d (alは整数)まで分解能 Tdで測定可能な位相差測定回路 104に入力するとともに 、 SO, R0を二信号間の位相差を al XTdだけ変化させる位相差変換回路 101に入 力し、二出力信号 SI, R1を発生させる。その後、 SI, R1を al XTdから（al + a2— l) XTd (a2は整数)まで分解能 Tdで測定可能な Td刻み位相差測定回路 105に入 力するとともに、 SI, R1を二信号間の位相差を a2 XTdだけ変化させる位相差変換 回路 102に入力し、二出力信号 S2, R2を発生させる。このように、信号を a XTd(a は整数)ずらす位相差変換回路 101,…と、信号を Td刻みで測定可能な Td刻み位 相差測定回路 104,…とを階層的に組み上げる構造を有する。
[0018] ジッタ m X Tdを分解能 Tdで測定する場合、従来技術では、位相差測定回路は m 段必要であり、信号入力から最終段出力までに必要な時間は、位相差測定回路の 遅延を Tsとすると、 m XTs必要である。これに対し、本実施例では、入力から最終段 までに存在する位相差変換回路 101 , · · ·の段数力 ¾段 (a 1 + a2 +… + ap = mとな る p)となるため、信号入力から最終段出力までに必要な時間が (Ts X p)となり、従来 技術よりも小さくなる。このため、本実施例における最大動作速度は 1Z (Ts X p)と高 速化される。また、測定回路自身のノイズにより発生するジッタ値は回路遅延にほぼ 比例するため、本実施例におけるジッタ値はおよそ pZm倍に改善される。 [0019] 以下、本実施例について、より詳しく説明する。図 2は、本発明の実施例 1に係る位 相差測定装置の構成を示すブロック図である。
[0020] 本実施例に係る位相差測定装置は、粗調位相差変換回路 101, 102, · ··, 103と 、 Td刻み位相差測定回路 104, 105, · ··, 106とを備えている。粗調位相差変換回 路 101は、遅延時間が Tslの遅延回路と、遅延時間が Trl =Tsl +rXTd (rは 1以 上の整数、 Tdは測定回路の分解能)の遅延回路とを有する。 Td刻み位相差測定回 路 104は、信号 RO, SOの位相差に比べ Td異なるような信号 Rl, S1、信号 Rl, S1 の位相差に比べ Td異なるような信号 R2, S2、というように互いに Tdだけ位相差が異 なる al組の信号対を出力可能な Td刻み位相差変換回路網 301と、二信号のうちど ちらのクロックの方が位相が進んでいるかを検知し、 0又は 1を出力する複数の位相 比較器 303とで構成される。
[0021] 粗調位相差変換回路 101では、 r=al (alは 1以上の整数）とし、信号 RO, SOの位 相差を al XTdだけ変化させてから、これらを Td刻み位相差測定回路 105へ出力す ると同時に粗調位相差変換回路 102へ出力する。粗調位相差変換回路 102では、 r = a2 (a2は 1以上の整数）とし、信号 Rl, S1の位相差を a2 XTdだけ変化させる。こ れを n段繰り返すと、被測定信号 SOと参照信号 R0との位相差に比べて、 n段後の出 力の位相差は式（1)だけ変化する。つまり、被測定信号 SOのジッタの測定範囲は 0 力 式（1)までの範囲となる。
(al + a2H h an) XTd …ひ）
[0022] このとき、参照信号 R0が入力されて力も n段目の粗調位相差変換回路から出力さ れるまでに必要な時間は nXTsとなる。一方、位相差を Tdだけ変化させる位相差変 換回路を縦続接続する従来手法（図 22)では、参照信号 R0が入力されて力ゝら式（1) に示した値だけ位相をずらす場合には、式 (2)段分だけ遅延差測定回路を縦続接 続する必要があった。
al + a2H han - -- (2)
[0023] このとき、被測定信号 SO及び参照信号 R0の入力から式（2)段後の出力までに必 要な時間は式（3)となる。
(al + a2H han) XTs · '· (3) [0024] alから anまでの!/ヽずれかが 2以上である場合、式 (4)が成立する。
(al + a2H han) >η · '· (4)
[0025] つまり、従来手法に比べ、本実施例の方が到達時間が短縮されている。
[0026] (具体例 1：二つの階層を有するジッタ測定回路の例）
本実施例の具体例として、位相差変換回路を r= lと、 r=Nとの 2種類を用いた 2階 層構造を図 3に示す。
[0027] Td刻み位相差測定回路 402, 403,…としては、位相差 Tdの微調位相差変換回 路 401を N個を縦続接続し、各段の出力信号に位相比較器 C (0)〜C (N- 1)を接 続する。
[0028] 図 4Aに示すように、位相差 Tdの微調位相差変換回路 401は二つの遅延素子から なり、第一の遅延素子は二段の CMOSインバータ 501とその中間パスに設けられた 負荷容量 Crとから構成され、第二の遅延素子は二段の CMOSインバータ 501とそ の中間パスに設けられた負荷容量 Csとから構成される。入力 1によって駆動されるィ ンバータ 501の負荷容量 Crと入力 2によって駆動されるインバータ 501の負荷容量 C sとを異なる値に設計することで、図 4Bに示すように、入力 1から出力 1までの遅延時 間を Trと、入力 2から出力 2までの遅延時間が Tsとを生成し、これにより互いに Tdだ け時間が異なる出力信号を発生できる。ここで、 Tsはインバータ 501二段分の遅延 であるため、インバータ 501二段分の遅延以下にはできないが、 Tdは Cr及び Csを 適当に設計することで、 0以上の任意の値に設定できる。
[0029] Td刻み位相差測定回路 402の動作タイミングを図 5に示す。被測定信号 SOと参照 信号 R0との位相差を Tjitとすると、位相比較器 C (0)〜C (N- 1)に入力される二信 号の位相差は、それぞれ Tjit力 Tjit (N- 1) XTdまで Td刻みでずれていく。被 測定信号 SO及び参照信号 R0は粗調位相差測定回路 406を通った後、 Td刻み位 相差測定回路 403に入力する。このとき、粗調位相差測定回路 406は二信号の位相 差を Tsl— Trl =N XTdだけ大きくするため、位相比較器 C (N)〜C (2N— 1)に入 力される二信号の位相差は、それぞれ Tjit N XTdから Tjit— (2N- 1) XTdとなる 。したがって、 Td刻み位相差測定回路 402の最終段 C (N— 1)に入力される二信号 の位相差 (SN— 1と RN— 1の位相差）と Td刻み位相差測定回路 403の初段 C (N) に入力される二信号の位相差 (SNと RN)との差分は Tdとなる。したがって、隣接す る Td刻み位相差測定回路 402, 403の間でも位相刻み (Td)が一定な位相差測定 回路が実現できて 、ることがわ力る。
[0030] 第 kの Td刻み位相差測定回路と第 kの粗調位相差変換回路とを通した場合、最終 段の位相比較器 C (k X N— 1)に入力される二信号の位相差は Tjit (k X N- 1) X Tdとなる。したがって、測定可能なジッタの範囲は 0から（kX N— 1) XTdまでとなる 。一方、最終段の位相比較器 C (k X N)に信号が到達する時間は、（(k— 1) +N) X Tsとなり、二階層構造にしない場合の到着時間 kX N XTsよりも大幅に短縮される。
[0031] (具体例 2：同一の測定時間で二倍の測定範囲を確保可能なジッタ測定回路の例） 上記具体例 1を拡張した例として、最終段までの時間を同一しつつ、測定範囲を更 に二倍に拡張することが可能な構成を図 6に示す。
[0032] 本具体例は、具体例 1と同様の 0から RX N XTdまでの範囲で測定可能な第一の 測定回路 802と並列に第二の測定回路 803を接続した構成となっている。第二の測 定回路 803は、内部の位相差変換回路 805の構成が第一の測定回路 802の位相 差変換回路 806と異なり、信号 R0側に Trlが、信号 SO側に Tslが接続されている。 これにより、第二の測定回路 803の動作範囲は、第一の測定回路 802の動作範囲 0 力も RX N XTdまでの逆となる 0から一 RX N XTdまでとなる。したがって、第一及び 第 2の測定回路 802, 803の測定結果を組み合わせることで、全体の測定範囲は— R X N X Tdから R X N X Tdまでとなる。
[0033] 本具体例は、測定回路 802, 803が同時に動作を行うため、二信号の入力から測 定完了までに必要な時間は、測定回路を一つ用いた場合に必要な時間と同じである という特徴を有している。
[0034] 更に、図 7に示すように、 Tsl— Trlが N XTd、 Ts2— Trlが一 N XTdとなるような Tsl, Ts2をそれぞれ測定回路 702, 703に配置することにより、上記 R X N XTd 力 RX N XTdまでの測定範囲を実現できる。更に、二つの測定回路 702, 703の R 0側が通過する粗調位相差変換回路は遅延量 Trlで同一となるため、図 7に示すよう に、測定回路 702で用いられている粗調位相差変換回路内の R0側遅延素子出力を 測定回路 703と共通化でき、図 6に示した位相差測定装置に比べて遅延素子の数を 肖 |J減することがでさる。
[0035] (実施例 2 :位相差測定回路の入力を切替可能なジッタ測定回路）
図 8は、本発明の実施例 2に係る位相差測定装置の構成を示すブロック図である。 この位相差測定装置は、位相差測定回路 105, 106,…の入力を前段の位相差測 定回路 101, 102,…の出力に接続する力入力信号 SO, R0に接続するかを選択す る選択回路 201, 202,…を有する。測定範囲を広げる場合には前者、測定分解能 の向上の場合には後者を制御信号 1, 2によって選択することができる。
[0036] 位相差測定回路 105の入力を前段の位相差測定回路 101に縦続接続することで、 測定範囲をその段数倍に拡張できる。一方、 n個の位相差測定回路 105, 106,… の入力を被測定信号 SOに並列接続することで、被測定信号 SOのジッタ測定を同時 に n回行うことができるため、位相差測定回路 105, 106,…のばらつきや雑音による 影響を低減することが可能となる。更に、前述の階層構造により、各測定回路ブロック で位相差 q X Tdだけ二入力の位相差がずれた波形が出る時間は q X Tsよりも小さく なるため、測定回路ブロックを縦続接続しても遅延時間の増加が従来よりも小さくなる という効果もある。
[0037] 以下、本実施例について、より詳しく説明する。本実施例に係る位相差測定装置は ,
Figure imgf000012_0001
l, 2, 3, · · · , m)までの位相差の測定範囲を有する Td刻 み位相差測定回路 104, 105, · ··, 106と、二入力の位相差を aiXTdだけ変える粗 調位相差変換回路 101, 102, · ··, 103と、各測定回路の入力信号を前段の粗調位 相差変換回路の出力信号とするか被測定信号 SO及び参照信号 R0とするかを選択 できる選択回路 201, 202,…とを備えている。
[0038] 被測定信号 S0のジッタの測定範囲を広げるには、選択回路 201, 202で入力信号 を前段の粗調位相差変換回路の出力とすることで実現される。例えば、全ての選択 回路 201, 202,…で、上記の選択をした場合、測定可能なジッタ範囲は 0から (al + a2 + · · · + am) XTdまでにすることができる。
[0039] 一方、選択回路 201, 202をそれぞれ制御する制御信号 1, 2を切り替え、 S個の T d刻み位相差測定回路 104, 105, · ··, 106の入力として、被測定信号 S0及び参照 信号 R0を選択した場合、上記測定範囲の拡大はできない。しかし、その代わり、 S個 の Td刻み位相差測定回路 104, 105, · ··, 106が同時に同じ測定範囲での測定を 行うため、それらの結果を平均化することで、 Td刻み位相差測定回路 104, 105,… , 106の熱雑音やプロセスばらつきに起因する遅延回路ばらつきなどの雑音成分を 1Z S倍に低減したより精度の高い値を得ることができる。このように、 Td刻み位相 差測定回路 104, 105, · ··, 106を縦続接続又は並列接続に切り替えることで、繰り 返し測定回数と測定範囲の調整を動的に可能にしている。
[0040] (具体例 1：二つの階層を有するジッタ測定回路の例）
本実施例の具体例として、図 8に示した選択回路を二個用いた場合の例を図 9に 示す。
[0041] 選択回路 901, 902は、図 10A及び図 10Bに示すように、二組の入力対 (Rl, S1) , (R2, S2)をスィッチ 1101に接続し、制御信号で出力に取り出す力どうかを選択す る方法を用いている。スィッチ 1101は例えば制御信号がハイレベルのときに ONとな り、ローレベルのときに OFFとなる。入力 R2, S2が接続されるスィッチ 1101には制 御信号がそのまま与えられる力 入力 Rl, S1が接続されるスィッチ 1101には制御 信号が反転して与えられる。したがって、制御信号により、入力 Rl, S1又は R2, S2 のいずれかが出力 Rl, S1又は R2, S2として取り出される。
[0042] 被測定信号 SOと参照信号 R0との位相差を Tjitとすると、 Td刻み位相差測定回路 1 001の測定可能なジッタの範囲は 0から N XTdまでで、粗調位相差変換回路 1003 の二信号出力の位相差は Tjit— N XTdとなる。選択回路 901に与える制御信号をノ、 ィレベルにして、図 11に示すように、粗調位相差変換回路 1003の出力を次段の粗 調位相差変換回路 1004に入力する縦続接続とした場合、 Td刻み位相差測定回路 1002の測定範囲は（N+ 1) XTdから（2 X N) XTdまでとなり、 Td刻み位相差測定 回路 1001と合わせて 0から（2 X N) XTdまで、分解能 Tdで測定が可能となる。
[0043] 一方、選択回路 901に与える制御信号をローレベルにして、図 12に示すように、各 Td刻み位相差変換回路 1001, 1002の入力として被測定信号 SO及び参照信号 R0 を選択すると、測定範囲は 0から N XTdまでとなる。しかし、二つの Td刻み位相差測 定回路 1001, 1002は同一の測定範囲の測定をするため、その結果を平均化するこ とで、個々の Td刻み位相差測定回路 1001, 1002の熱雑音やプロセスばらつきに 起因する遅延回路ばらつきなどの雑音による測定誤差を 1Z 2倍に低減できる。
[0044] (実施例 3：位相差測定回路のオフセットを調整する回路）
図 13は、本発明の実施例 3に係る位相差測定装置における Td刻み位相差測定回 路の構成を示すブロック図である。本実施例では、 Td刻み位相差変換回路 1402内 の微調位相差変換回路 1401を構成する遅延素子の遅延量を同一にした状態で、 T d刻み位相差変換回路 1402に入力する二信号を同一にし、そのときの各位相比較 器 CO, C1, · ··, C (N— 1)の測定結果を観測して、上位ビットすなわち第一の位相 比較器 COから順にオフセット調整を行う。これにより、特殊な入力信号及びデータ処 理が不要なオフセット調整が可能である。したがって、オフセット調整時間の高速ィ匕 や、オフセット調整用信号発生の付カ卩回路や複雑な制御アルゴリズムが不要となる。
[0045] 以下、本実施例について、より詳しく説明する。微調位相差変換回路 1401の回路 図を図 14に示す。入力 1から出力 1までの遅延量が Trになるように、インバータ 150 3及び容量 1504を設定する。一方、入力 2から出力 2までの遅延量は制御信号によ つて変化し、制御信号をオフにした場合には遅延量が Tr、制御信号をオンにした場 合は遅延量が Tsになるように容量 Cs ( = Cr+ACs)を設計する。
[0046] 位相比較器 CO, C1,…には、図 15に示すようなプリチャージ回路を用いる。オフ セット制御端子 SW0〜SW2に適切なディジタル値を入力することにより、オフセット 補正を可能としている。この回路は、図 25に示した従来回路と異なり、二つの入力信 号 1601, 1602の ORを ORゲート 1603で演算することにより、プリチャージ信号 160 4を生成する。この構成の場合、二つの入力信号 1601, 1602がともにローレベルの ときにプリチャージ状態となり、出力端子 S, SBをハイレベルにする。一方、二つの入 力信号 1601, 1602のいずれか一方がハイレベルになった瞬間に、プリチャージ信 号 1604がハイレベルになり、プリチャージが終了するとともに、出力端子 S, SBのい ずれかの電荷が引き抜かれて位相比較状態が開始される。したがって、プリチャージ 状態と位相比較状態とは、二つの入力信号 1601, 1602の状態力も決定できるため 、図 25に示した従来回路で必要であった外部同期信号 (クロック)を用いずに動作さ せることが可能となる。
[0047] オフセット調整の手順を図 16に示す。まず、全ての遅延素子の遅延が同一 (Tr)に なるように、図 14における制御信号をオフに設定する。更に、入力信号は二入力とも 同一位相のクロックになるように設定する。そして、図 16Aに示すように、まず最も入 力から近い位相比較器 COから補正を開始する。その方法としては、位相比較器 CO のオフセット制御信号 1701を切り替えていき、位相比較器 COの出力信号（出力 0) の値がハイレベルになる確率とローレベルになる確率とが同一になる制御信号 1701 を見つける。二つの確率が同一になるように設定することにより、位相比較器 COのォ フセットによる誤差、つまり位相比較器 COが反転する入力位相差が 0からずれる現象 はなくなり、入力クロックの位相差力^より大きいかどうかで位相比較器 COの値が" 0" ど' 1 "に切り替わる、という正常動作が実現される。その後、図 16Bに示すように、入 力から 2番目の位相比較器 C1に関して同様の設定を行う。更にその後、図 16Cに示 すように、入力から 3番目の位相比較器 C2に関しても同様の設定を行う。こうして 4番 目、 5番目と順に行うことで全ての遅延素子及び位相比較器のばらつき成分が補正 される。補正が終了した後、図 14の制御信号を切り替え、遅延素子の一方の遅延量 を Tsにすることで、図 1に示した実施例 1と同様の動作を実現できる。
本実施例の場合、遅延素子の遅延補正及びオフセット補正を同時に行っていると いう特徴がある。これについて図 17から図 20を用いて説明する。まず、遅延素子の ばらつきが存在する回路において、オフセット調整時の動作を図 17に示す。遅延素 子の遅延量ばらつきによって、微調位相差変換回路 1801内の二つの遅延素子の 遅延差は、理想状態である 0でなぐ互いに Δ aだけばらついていたとする。位相比較 器 Ciに入力される二信号の位相差は Δ aとなるため、位相比較器 Ciの出力信号（出 力 0)の値がハイレベルになる確率とローレベルになる確率とが同一になる位相比較 器 Ciのオフセット量は— Δ aとなる。このオフセット補正をした結果、微調位相差変換 回路 1801の遅延素子のばらつき量と位相比較器 Ciのオフセット量は相殺された状 態になる。位相比較器 Ci+ 1についても同様のオフセット補正をした後、図 1に示し た位相差測定装置の動作をさせる。つまり、位相比較器 Ci, Ci+ 1のそれぞれの遅 延素子の一方の遅延量を Ts— Trだけ増やすと、その遅延量の関係は図 19に示す ようになり、入力信号 1805, 1806の位相差 Tjit、 Trと Tsとの差分 Td及び位相比較 器 Ci, Ci+ 1の出力との関係は図 20 (理想状態）と同一になる。つまり位相比較器 Ci , Ci+ 1の比較結果は遅延素子ばらつき Δ a, Abの影響を受けずに測定可能となる
[0049] なお、本発明が上述した各実施例及び具体例に限定されず、本発明の技術思想 の範囲内において、各実施例及び具体例は適宜変更され得ることは言うまでもない
[0050] 以上説明したように、本発明に係る位相差測定装置は、一列に設けられた複数の 第一の位相差測定回路と、隣接する第一の位相差測定回路のそれぞれの間に接続 された第一の位相差変換回路とを備えている。第一の位相差測定回路は、第一及び 第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の遅延量を複 数回累積的に付与しつつ、遅延量が付与された第一及び第二の信号の位相を各回 ごとに比較してどちらが進んでいるかを判定する。第一の位相差変換回路は、前段 の第一の位相差測定回路に入力される第一及び第二の信号を入力し、前段の第一 の位相差測定回路で付与される第一の遅延量の合計である第一の遅延合計量及び 第二の遅延量の合計である第二の遅延合計量をそれぞれ第一及び第二の信号に 付与して後段の第一の位相差測定回路へ第一及び第二の信号として出力する。従 来は一箇所で遅延量を直列的に付与していたのに対し、本発明では複数箇所で同 時に遅延量を直列的に付与することによって測定時間を短縮できる。
[0051] 第一の位相差測定回路は、第一及び第二の信号を入力し、第一及び第二の信号 にそれぞれ第一及び第二の遅延量を付与して出力する、直列に複数接続された遅 延回路と、遅延回路毎にそれぞれ設けられ、遅延回路から出力された第一及び第二 の信号の位相を比較してどちらが進んでいるかを判定する複数の位相比較回路とを 備えた構成としてもよい。なお、「第一及び第二の信号の位相を比較してどちらが進 んでいるかを判定する」とは「第一及び第二の信号の位相を比較してどちらが遅れて V、るかを判定する」と同義である。
[0052] 第一の遅延量と第二の遅延量との差が分解能に相当するものであってもよい。第 一及び第二の遅延量の 、ずれか一方が零であってもよ 、。第一の遅延量と第二の 遅延量との差を分解能とした場合は、第一及び第二の遅延量の!、ずれか一方が零 である場合よりも、分解能を向上できる。第一及び第二の遅延量のいずれか一方が 零である場合は、そうでない場合よりも、構成を簡素化できる。
[0053] 上述した位相差測定装置は、一列に設けられた複数の第二の位相差測定回路と、 隣接する第二の位相差測定回路のそれぞれの間に接続された第二の位相差変換 回路とを更に備えていてもよい。第二の位相差測定回路は、第一及び第二の信号を 入力し、大小関係が第一及び第二の遅延量とは異なる第三及び第四の遅延量をそ れぞれ第一及び第二の信号に複数回累積的に付与しつつ、遅延量が付与された第 一及び第二の信号の位相を各回ごとに比較してどちらが進んでいるかを判定する。 第二の位相差変換回路は、前段の第二の位相差測定回路に入力される第一及び第 二の信号を入力し、前段の第二の位相差測定回路で付与される第三の遅延量の合 計である第三の遅延合計量及び第四の遅延量の合計である第四の遅延合計量をそ れぞれ第一及び第二の信号に付与して後段の第二の位相差測定回路へ第一及び 第二の信号として出力する。ここで、「第一及び第二の遅延量と第三及び第四の遅 延量との大小関係が異なる」とは、第一の遅延量が第二遅延量よりも大きければ第三 の遅延量は第四の遅延量よりも小さぐ逆に第一の遅延量が第二遅延量よりも小さけ れば第三の遅延量は第四の遅延量よりも大きい関係が成り立つことを意味する。この とき、第一の位相差測定回路及び第一の位相差変換回路において第一の信号の位 相が第二の信号に対して順次進むならば、第二の位相差測定回路及び第二の位相 差変換回路において第一の信号の位相は第二の信号に対して順次遅れることにな る。したがって、被測定信号の測定範囲が連続的に広がることになる。なお、初段の 第一の位相差測定回路及び初段の第二の位相差測定回路は、第一及び第二の信 号を共通に入力するようにしてもよい。
[0054] 第一の遅延量と第三の遅延量とが等しぐ第三の遅延量の代わりに第一の遅延量 が用いられるようにしてもよい。この場合は、第三の遅延量に関する構成を省略でき るので、全体の構成を簡素化できる。
[0055] 第一の遅延量と第二遅延量との差の絶対値と第三の遅延量と第四の遅延量との差 の絶対値とが等しくなるようにしてもよい。この場合は、被測定信号の測定範囲が等 間隔で連続的に広がることになる。
[0056] 上述した位相差測定装置は、第一の位相差測定回路とその前段の第一の位相差 変換回路との間に接続され、前段の第一の位相差変換回路力 出力される第一及 び第二の信号と前記第一の位相差測定回路を除くいずれかの第一の位相差測定回 路に入力される第一及び第二の信号とのいずれか一方を選択的に第一の位相差測 定回路に入力させる選択回路を更に備えていてもよい。ある位相差測定回路に、他 の位相差測定回路に入力される第一及び第二の信号を入力することにより、複数の 位相差測定回路で同じ測定範囲における第一及び第二の信号の位相差を並列的 に測定できるので、測定精度が向上する。
[0057] 遅延回路は、第一及び第二の遅延量が互いに異なる値になる第一の状態と、同じ 値になる第二の状態とを切り替える状態切替回路を備え、位相比較回路は、遅延回 路を第二の状態とし、遅延回路に第一及び第二の信号として同じ信号を入力したと きに、遅延回路から出力される第一及び第二の信号の位相を比較した結果、第一の 信号の位相の方が進んでいると判定される確率と第二の信号の位相の方が進んで いると判定する確率とが等しくなるように感度のオフセットを調整するオフセット調整 手段を備えるようにしてもよい。これにより、特殊な入力信号及びデータ処理が不要 なオフセット補正が可能となる。
[0058] 位相比較回路は、入力した第一及び第二の信号の一方が活性状態になつてから 第一及び第二の信号の位相を比較してどちらが進んでいるかを判定する動作を開 始する構成としてもよい。これにより、位相比較器の動作を開始させるための外部信 号が不要となる。
[0059] 上述した位相差測定装置は、半導体基板上に形成された集積回路から構成しても ょ 、。本発明に係る位相差測定装置の一般的な形態である。
[0060] 本発明に係る位相比較回路の調整方法は、上述した位相差測定装置における位 相比較回路の調整方法であって、遅延回路が第一及び第二の信号に付与する第一 及び第二の遅延量を同じ値に設定するステップと、遅延回路に第一及び第二の信 号として同じ信号を入力した状態で、遅延回路から出力される第一及び第二の信号 の位相を位相比較回路で比較した結果、第一の信号の位相の方が進んで 、ると判 定する確率と当該第二の信号の位相の方が進んでいると判定する確率とが等しくな るように位相比較回路の感度のオフセットを調整するステップとを備えて 、る。これに より、特殊な入力信号及びデータ処理が不要なオフセット補正が可能である。
[0061] また、本発明は、次のように構成してもよい。以下において本発明は、半導体基板 上に形成された集積回路である。
[0062] 第一の集積回路は、二個の信号間の位相差を測定する測定回路であって、二入 力信号 SO, R0を 0から (al— 1) XT(alは整数)まで分解能 Tで測定可能な第一の 位相差測定回路に入力するとともに、 SO, R0を二信号間の位相差を al XTだけ変 ィ匕させる第一の位相差変換回路に入力し、二出力信号 SI, R1を出力し、 SI, R1を al XTから（al + a2— 1) XT(a2は整数)まで分解能 Tで測定可能な第二の測定回 路に入力するとともに、 SI, R1を二信号間の位相差が a2 XTだけ変化させる第二の 位相差変換回路に入力し、二出力信号 S2, R2を出力し、これを n段（（al + a2+ · · · + an) XTが要求される位相差測定範囲を超えるような n)接続する構造を有する。
[0063] 第二の集積回路は、第一の集積回路において、前記 0から (a—l) XTまで測定可 能な位相差測定回路は、二信号間の位相差を m X T (mは整数)変化させる位相差 変換回路で構成された微調位相差変換回路によって、入力される二信号の位相差 T jitを更に Tjit力も Tjit+ (a—l) XTまで T刻みで変化させた a組の信号を出力し、そ の位相差を位相比較器により比較する。
[0064] 第三の集積回路は、第一又は第二の集積回路において、前記第 kの位相差変換 回路 (kは 2から nまでの整数)の入力は、第 k—1番目の入力にするか、被測定入力 信号にするかを選択可能にした構造を有する。
[0065] 第四の集積回路は、第一乃至第三の集積回路のいずれかにおいて、前記微調位 相差測定回路は、二信号間の位相差を T変化させる位相差変換回路を a— 1個以上 で構成され、入力される二信号の位相差 Tjitを更に Tjitから Tjit+ (a—l) XTまで T 刻みで変化させた a組の信号を出力する。
[0066] 第五の集積回路は、第一乃至第四の集積回路のいずれかにおいて、前記位相差 変換回路は、第一の入力信号を遅延時間が Tr(Trは 0以上の正数)の遅延素子に、 第二の入力信号を遅延時間が Tr + a XT(aは 0以上の正数)の遅延素子にそれぞれ 入力することで、二つの入力信号の位相差よりも出力信号の位相差を a XT変化させ る。 [0067] 第六の集積回路は、第一乃至第四の集積回路のいずれかにおいて、前記位相比 較器は、オフセット調整可能な構成にすることで、位相差測定回路と位相比較器によ つて発生するオフセットを低減可能とする。
[0068] 第七の集積回路は、第一乃至第六の集積回路の 、ずれかにお 、て、前記オフセッ ト低減手段は、微調位相差測定回路に入力される二信号を同一信号にし、位相差変 換回路内の遅延素子の遅延時間を同一に設定した状態で、まず第一の位相比較器 を動作させ、その出力信号の値カ 、ィレベルになる確率とローレベルになる確率とが 同一になるように第一の位相比較器のオフセットを調整し、その次に第二の位相比 較器を動作させ、その出力信号の値カ 、ィレベルになる確率とローレベルになる確 率とが同一になるように第二の位相比較器のオフセットを調整することを全ての位相 比較器で行う。
[0069] 第八の集積回路は、第一乃至第七の集積回路の 、ずれかにお 、て、前記オフセッ ト調整可能な位相比較器は、プリチャージ論理で構成され、第一の入力信号及び第 二の入力信号がともに非活性状態のときにプリチャージ信号を生成し、第一の入力 信号又は第二の入力信号が活性状態になった瞬間に活性状態になるという、位相 比較状態とプリチャージ状態を二つの入力信号の状態から決定できる構造にするこ とにより、外部同期信号を用いずに動作させることが可能になる。

Claims

請求の範囲
[1] 一列に設けられた複数の第一の位相差測定回路と、
隣接する第一の位相差測定回路のそれぞれの間に接続された第一の位相差変換 回路と
を備え、
前記第一の位相差測定回路は、第一及び第二の信号を入力し、第一及び第二の 信号にそれぞれ第一及び第二の遅延量を複数回累積的に付与しつつ、遅延量が付 与された第一及び第二の信号の位相を各回ごとに比較してどちらが進んでいるかを 判定し、
前記第一の位相差変換回路は、前段の第一の位相差測定回路に入力される第一 及び第二の信号を入力し、前記前段の第一の位相差測定回路で付与される第一の 遅延量の合計である第一の遅延合計量及び前記第二の遅延量の合計である第二 の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の第一の位相差測 定回路へ第一及び第二の信号として出力することを特徴とする位相差測定装置。
[2] 前記第一の位相差測定回路は、
第一及び第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の 遅延量を付与して出力する、直列に複数接続された遅延回路と、
前記遅延回路毎にそれぞれ設けられ、前記遅延回路から出力された第一及び第 二の信号の位相を比較してどちらが進んでいるかを判定する複数の位相比較回路と を備えることを特徴とする請求項 1記載の位相差測定装置。
[3] 第一の遅延量と第二の遅延量との差が分解能に相当することを特徴とする請求項
1記載の位相差測定装置。
[4] 第一及び第二の遅延量のいずれか一方が零であることを特徴とする請求項 1記載 の位相差測定装置。
[5] 一列に設けられた複数の第二の位相差測定回路と、
隣接する第二の位相差測定回路のそれぞれの間に接続された第二の位相差変換 回路と
を更に備え、 前記第二の位相差測定回路は、第一及び第二の信号を入力し、大小関係が第一 及び第二の遅延量とは異なる第三及び第四の遅延量をそれぞれ第一及び第二の信 号に複数回累積的に付与しつつ、遅延量が付与された第一及び第二の信号の位相 を各回ごとに比較してどちらが進んでいるかを判定し、
前記第二の位相差変換回路は、前段の第二の位相差測定回路に入力される第一 及び第二の信号を入力し、前記前段の第二の位相差測定回路で付与される第三の 遅延量の合計である第三の遅延合計量及び前記第四の遅延量の合計である第四 の遅延合計量をそれぞれ第一及び第二の信号に付与して後段の第二の位相差測 定回路へ第一及び第二の信号として出力することを特徴とする請求項 1記載の位相 差測定装置。
[6] 初段の第一の位相差測定回路及び初段の第二の位相差測定回路は、第一及び 第二の信号を共通に入力することを特徴とする請求項 5記載の位相差測定装置。
[7] 第一の遅延量と第三の遅延量とが等しぐ第三の遅延量の代わりに第一の遅延量 力 S用いられることを特徴とする請求項 5記載の位相差測定装置。
[8] 第一の遅延量と第二遅延量との差の絶対値と第三の遅延量と第四の遅延量との差 の絶対値とが等しいことを特徴とする請求項 5記載の位相差測定装置。
[9] 前記第一の位相差測定回路とその前段の第一の位相差変換回路との間に接続さ れ、前記前段の第一の位相差変換回路から出力される第一及び第二の信号と前記 第一の位相差測定回路を除くいずれかの第一の位相差測定回路に入力される第一 及び第二の信号とのいずれか一方を選択的に前記第一の位相差測定回路に入力さ せる選択回路を更に備えることを特徴とする請求項 1記載の位相差測定装置。
[10] 前記遅延回路は、第一及び第二の遅延量が互いに異なる値になる第一の状態と、 同じ値になる第二の状態とを切り替える状態切替回路を備え、
前記位相比較回路は、前記遅延回路を第二の状態とし、前記遅延回路に第一及 び第二の信号として同じ信号を入力したときに、前記遅延回路から出力される第一 及び第二の信号の位相を比較した結果、第一の信号の位相の方が進んで 、ると判 定される確率と第二の信号の位相の方が進んでいると判定する確率とが等しくなるよ うに感度のオフセットを調整するオフセット調整手段を備えることを特徴とする請求項 2記載の位相差測定装置。
[11] 前記位相比較回路は、入力した第一及び第二の信号の一方が活性状態になって 力 第一及び第二の信号の位相を比較してどちらが進んでいるかを判定する動作を 開始することを特徴とする請求項 2記載の位相差測定装置。
[12] 半導体基板上に形成された集積回路からなることを特徴とする請求項 1記載の位 相差測定装置。
[13] 一列に設けられた複数の位相差測定回路と、隣接する位相差測定回路のそれぞ れの間に接続された位相差変換回路とを備え、前記位相差測定回路は、第一及び 第二の信号を入力し、第一及び第二の信号にそれぞれ第一及び第二の遅延量を付 与して出力する、直列に複数接続された遅延回路と、前記遅延回路毎にそれぞれ設 けられ、前記遅延回路力 出力された第一及び第二の信号の位相を比較してどちら が進んで!/ヽるかを判定する複数の位相比較回路とを備え、前記位相差変換回路は、 前段の位相差測定回路に入力される第一及び第二の信号を入力し、前記前段の位 相差測定回路で付与される第一の遅延量の合計である第一の遅延合計量及び前記 第二の遅延量の合計である第二の遅延合計量をそれぞれ第一及び第二の信号に 付与して後段の位相差測定回路へ第一及び第二の信号として出力する位相差測定 装置における前記位相比較回路の調整方法であって、
前記遅延回路が第一及び第二の信号に付与する第一及び第二の遅延量を同じ値 に設定するステップと、
前記遅延回路に第一及び第二の信号として同じ信号を入力した状態で、前記遅延 回路から出力される第一及び第二の信号の位相を前記位相比較回路で比較した結 果、第一の信号の位相の方が進んでいると判定する確率と当該第二の信号の位相 の方が進んでいると判定する確率とが等しくなるように前記位相比較回路の感度の オフセットを調整するステップと
を備えることを特徴とする位相比較回路の調整方法。
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