JPH0698354A - スキュウ測定装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
ビデオ信号処理装置における同期信号に対するクロック
信号のスキュウの測定装置の構成を簡単化し、かつ測定
時間を短縮する。 【構成】 複数個のアナログ遅延素子（１１、１２・・
・２３）がカスケード接続され、その入力にクロック信
号が供給される。各遅延素子の出力はそれぞれ個別の記
憶素子（１３、１４・・・２４）に結合されており、水
平同期信号が各素子に供給されて、信号を同時にラッチ
し、素子中にサンプリング・クロック信号を表わすサイ
クルを捕捉する。各記憶素子に結合された復号回路（３
０、４０、５０）が水平パルスの後縁遷移部の直前のサ
ンプリング・クロック・パルスの前縁遷移部の位置を検
出する。各々遅延単位で表わした上記前縁遷移部の位置
とクロック同期の比を、クロック信号のスキュウ誤差と
して計算（２２）し、出力する。
信号のスキュウの測定装置の構成を簡単化し、かつ測定
時間を短縮する。 【構成】 複数個のアナログ遅延素子（１１、１２・・
・２３）がカスケード接続され、その入力にクロック信
号が供給される。各遅延素子の出力はそれぞれ個別の記
憶素子（１３、１４・・・２４）に結合されており、水
平同期信号が各素子に供給されて、信号を同時にラッチ
し、素子中にサンプリング・クロック信号を表わすサイ
クルを捕捉する。各記憶素子に結合された復号回路（３
０、４０、５０）が水平パルスの後縁遷移部の直前のサ
ンプリング・クロック・パルスの前縁遷移部の位置を検
出する。各々遅延単位で表わした上記前縁遷移部の位置
とクロック同期の比を、クロック信号のスキュウ誤差と
して計算（２２）し、出力する。
Description
【０００１】
【産業上の利用分野】この発明は、ビデオ信号処理シス
テムにおけるタイミング誤差の測定装置に、更に詳しく
は、水平同期パルスの遷移部と信号処理用クロックパル
スの特定遷移部との間の時間間隔すなわちずれ（スキュ
ウ）を測定するための装置に、関するものである。
テムにおけるタイミング誤差の測定装置に、更に詳しく
は、水平同期パルスの遷移部と信号処理用クロックパル
スの特定遷移部との間の時間間隔すなわちずれ（スキュ
ウ）を測定するための装置に、関するものである。
【０００２】
【発明の背景】信号をサンプルされたデータ形式（以
下、サンプルデータ形式という）に処理するビデオ信号
処理装置は、代表的には、ビデオ信号を、水平同期信号
と固定関係を保持していることが望ましいサンプリング
・クロック信号によって決まる時点でサンプリングする
ように働く。更に、この信号の処理を容易化するため
に、クロック信号はクロミナンス副搬送波周波数の倍数
である周波数を持つものであることが望ましい。もし、
この倍数が、標準信号の場合に偶数たとえば４であると
すると、１水平線期間中に整数個のサイクルが含まれる
ことになる。もし、サンプリング・クロックと水平同期
信号の間に（時間的に）或る固定された関係が保たれて
いるとすると、相連続する水平線中の対応するサンプリ
ング点は垂直（縦）方向に整列することになる。
下、サンプルデータ形式という）に処理するビデオ信号
処理装置は、代表的には、ビデオ信号を、水平同期信号
と固定関係を保持していることが望ましいサンプリング
・クロック信号によって決まる時点でサンプリングする
ように働く。更に、この信号の処理を容易化するため
に、クロック信号はクロミナンス副搬送波周波数の倍数
である周波数を持つものであることが望ましい。もし、
この倍数が、標準信号の場合に偶数たとえば４であると
すると、１水平線期間中に整数個のサイクルが含まれる
ことになる。もし、サンプリング・クロックと水平同期
信号の間に（時間的に）或る固定された関係が保たれて
いるとすると、相連続する水平線中の対応するサンプリ
ング点は垂直（縦）方向に整列することになる。
【０００３】逆に、上記の固定関係が変わると、相連続
する水平線中の対応するサンプリング期間は垂直（縦）
方向に整列した形にはならない。もし、このサンプルさ
れた信号（サンプル信号という）を記憶しておいて表示
前に処理すると、サンプリング期間（従ってピクセル）
の非垂直方向整列性は、再生画像上で縦方向に端縁部の
凹凸（ぎざぎざ）として現われることになる。
する水平線中の対応するサンプリング期間は垂直（縦）
方向に整列した形にはならない。もし、このサンプルさ
れた信号（サンプル信号という）を記憶しておいて表示
前に処理すると、サンプリング期間（従ってピクセル）
の非垂直方向整列性は、再生画像上で縦方向に端縁部の
凹凸（ぎざぎざ）として現われることになる。
【０００４】上記の状態は、たとえば、ビデオ・カセッ
ト・レコーダやビデオ・デイスク・プレーヤからビデオ
信号を取出し、この信号をたとえは静止像や画中画のよ
うな特殊効果を呈するようにサンプルデータ様式に処理
する場合に、発生する。
ト・レコーダやビデオ・デイスク・プレーヤからビデオ
信号を取出し、この信号をたとえは静止像や画中画のよ
うな特殊効果を呈するようにサンプルデータ様式に処理
する場合に、発生する。
【０００５】この問題とその解決法とは、米国特許第
４，６３０，０９８号「非標準信号に対する補正機能を
有する順次走査表示システム（Ｐｒｏｇｒｅｓｓｉｖｅ
Ｓｃａｎ Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ Ｗｉｔｈ
Ｃｏｒｒｅｃｔｉｏｎ Ｆｏｒ Ｎｏｎ−Ｓｔａｎｄ
ａｒｄ Ｓｉｇｎａｌｓ）」中に詳述されている。しか
しながら、そこに開示されている、サンプリング誤差す
なわちスキュウを計算する装置は、可成り複雑で、また
各スキュウ誤差の算出に相当長時間を必要とする形のも
のである。
４，６３０，０９８号「非標準信号に対する補正機能を
有する順次走査表示システム（Ｐｒｏｇｒｅｓｓｉｖｅ
Ｓｃａｎ Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ Ｗｉｔｈ
Ｃｏｒｒｅｃｔｉｏｎ Ｆｏｒ Ｎｏｎ−Ｓｔａｎｄ
ａｒｄ Ｓｉｇｎａｌｓ）」中に詳述されている。しか
しながら、そこに開示されている、サンプリング誤差す
なわちスキュウを計算する装置は、可成り複雑で、また
各スキュウ誤差の算出に相当長時間を必要とする形のも
のである。
【０００６】
【発明の概要】この発明は、クロック周期の分数として
スキュウを測定し、しかも素子のパラメータに比較的不
感の装置より成るものである。サンプリング・クロック
信号は、１クロック・サイクルを完全に含むことのでき
る数である複数個のアナログ遅延素子のカスケード接続
体に供給される。各アナログ遅延素子の出力接続は、各
記憶素子のデータ入力端子に接続されている。この記憶
素子には、水平同期信号を表わす信号が印加されて、各
記憶素子中に信号が同時にラッチされるようにされ、そ
れによってサンプリング・クロック信号の或る代表的な
サイクルを記憶素子中に捕捉する。
スキュウを測定し、しかも素子のパラメータに比較的不
感の装置より成るものである。サンプリング・クロック
信号は、１クロック・サイクルを完全に含むことのでき
る数である複数個のアナログ遅延素子のカスケード接続
体に供給される。各アナログ遅延素子の出力接続は、各
記憶素子のデータ入力端子に接続されている。この記憶
素子には、水平同期信号を表わす信号が印加されて、各
記憶素子中に信号が同時にラッチされるようにされ、そ
れによってサンプリング・クロック信号の或る代表的な
サイクルを記憶素子中に捕捉する。
【０００７】復号回路が記憶素子に結合されていて、た
とえば、水平パルスの後縁遷移部の直前に在るサンプリ
ング・クロック・パルスの前縁遷移部の相対的位置を検
出する。スキュウ誤差を示す或る比が計算される。この
比は、上記後者の遷移部の遅延単位で表わした位置を、
遅延単位で表わしたサンプリング・クロックの時間幅で
除した値に相当する。
とえば、水平パルスの後縁遷移部の直前に在るサンプリ
ング・クロック・パルスの前縁遷移部の相対的位置を検
出する。スキュウ誤差を示す或る比が計算される。この
比は、上記後者の遷移部の遅延単位で表わした位置を、
遅延単位で表わしたサンプリング・クロックの時間幅で
除した値に相当する。
【０００８】
【詳細な説明】この明細書中で言う「スキュウ」は、ク
ロック信号の所定パルスの所定遷移部とタイミング基準
（タイミング・データム）の所定遷移部との間の時間間
隔の長さである。ここで採上げる例におけるタイミング
基準は、水平同期を表わす信号に相当し、またその所定
遷移部とはたとえば水平同期パルスの後縁の遷移部であ
る。クロック信号の所定遷移部は、水平同期パルスの後
縁遷移部の後に現われる最初のクロック・パルスの前縁
遷移部であることが望ましい。しかし、上記の様な最初
のクロック・パルスは、水平同期パルスの後縁遷移部の
発生時の時間測定には利用できない。従って、この測定
は、たとえば水平同期の後縁遷移部より前の最後のクロ
ック・パルスの様な時間的に近接したクロック・パルス
に関して行なう。
ロック信号の所定パルスの所定遷移部とタイミング基準
（タイミング・データム）の所定遷移部との間の時間間
隔の長さである。ここで採上げる例におけるタイミング
基準は、水平同期を表わす信号に相当し、またその所定
遷移部とはたとえば水平同期パルスの後縁の遷移部であ
る。クロック信号の所定遷移部は、水平同期パルスの後
縁遷移部の後に現われる最初のクロック・パルスの前縁
遷移部であることが望ましい。しかし、上記の様な最初
のクロック・パルスは、水平同期パルスの後縁遷移部の
発生時の時間測定には利用できない。従って、この測定
は、たとえば水平同期の後縁遷移部より前の最後のクロ
ック・パルスの様な時間的に近接したクロック・パルス
に関して行なう。
【０００９】最初に図４について説明する。ここで、時
間はタイミング波形に対して右から左へ経過するものと
する。「サンプル・クロック」と付記した波形は、アナ
ログ・タップ付き遅延線２００に印加される。素子２０
０中の各枠は各アナログ遅延素子を表わしており、それ
ぞれ隣接素子に直列接続されている。このアナログ遅延
線は、名目上は、サンプリング・クロック信号の前縁遷
移部を２個含み得る数の素子を持っているべきである。
間はタイミング波形に対して右から左へ経過するものと
する。「サンプル・クロック」と付記した波形は、アナ
ログ・タップ付き遅延線２００に印加される。素子２０
０中の各枠は各アナログ遅延素子を表わしており、それ
ぞれ隣接素子に直列接続されている。このアナログ遅延
線は、名目上は、サンプリング・クロック信号の前縁遷
移部を２個含み得る数の素子を持っているべきである。
【００１０】各アナログ遅延素子からの出力接続は、複
数の記憶素子２０２の各データ入力接続に結合されてい
る。各記憶素子の制御入力接続には水平同期信号または
水平同期信号から導出した信号（以下、これらをＨｓｙ
ｎｃと記す）が結合される。Ｈｓｙｎｃパルスの後縁遷
移部が発生すると、遅延線２００の各アナログ遅延素子
中に在る信号は捕捉され各記憶素子中にラッチされる。
数の記憶素子２０２の各データ入力接続に結合されてい
る。各記憶素子の制御入力接続には水平同期信号または
水平同期信号から導出した信号（以下、これらをＨｓｙ
ｎｃと記す）が結合される。Ｈｓｙｎｃパルスの後縁遷
移部が発生すると、遅延線２００の各アナログ遅延素子
中に在る信号は捕捉され各記憶素子中にラッチされる。
【００１１】スキュウは、カスケード接続された遅延素
子の入力とＨｓｙｎｃの後縁遷移部より前に生じた最後
のクロック・パルスの負方向遷移部との間の遅延素子を
カウントすることによって決定することができる（左か
ら右へ記憶素子中を移行するときサンプリング・クロッ
ク・パルスの前縁遷移部は反転されることに注意のこ
と）。このカウント値は、１サンプル周期から遅延期間
の単位で表わしたスキュウを差引いたものに等しい値に
相当する。
子の入力とＨｓｙｎｃの後縁遷移部より前に生じた最後
のクロック・パルスの負方向遷移部との間の遅延素子を
カウントすることによって決定することができる（左か
ら右へ記憶素子中を移行するときサンプリング・クロッ
ク・パルスの前縁遷移部は反転されることに注意のこ
と）。このカウント値は、１サンプル周期から遅延期間
の単位で表わしたスキュウを差引いたものに等しい値に
相当する。
【００１２】スキュウを算定するには、遅延素子中のサ
ンプル周期を測定し、次いで上記のカウント値を減算す
るだけで良い。最後に、スキュウ値をクロック周期の百
分率に規準化するために、上記の差をサンプル周期で除
算する。たとえば、Ｈｓｙｎｃの復縁遷移部より前の最
後のクロック・パルスの正方向遷移部が、遅延線の起点
からＡ遅延周期の位置であるとする。また、最後から２
番目のパルスの正方向遷移部は遅延線の起点からＢ遅延
周期の位置にあるものとする。クロック・パルス周期は
遅延同期で表わしてＢ−Ａに等しい。一方、スキュウ
は、遅延単位で表わして Ｓｋｅｗ ＝ （Ｂ−Ａ）−Ａ （１） となり、またこれを規準化すると、クロック周期の一部
の小数表示として、 Ｓｋｅｗ ＝ 〔（Ｂ−Ａ）−Ａ〕／（Ｂ−Ａ） （２） となる。
ンプル周期を測定し、次いで上記のカウント値を減算す
るだけで良い。最後に、スキュウ値をクロック周期の百
分率に規準化するために、上記の差をサンプル周期で除
算する。たとえば、Ｈｓｙｎｃの復縁遷移部より前の最
後のクロック・パルスの正方向遷移部が、遅延線の起点
からＡ遅延周期の位置であるとする。また、最後から２
番目のパルスの正方向遷移部は遅延線の起点からＢ遅延
周期の位置にあるものとする。クロック・パルス周期は
遅延同期で表わしてＢ−Ａに等しい。一方、スキュウ
は、遅延単位で表わして Ｓｋｅｗ ＝ （Ｂ−Ａ）−Ａ （１） となり、またこれを規準化すると、クロック周期の一部
の小数表示として、 Ｓｋｅｗ ＝ 〔（Ｂ−Ａ）−Ａ〕／（Ｂ−Ａ） （２） となる。
【００１３】もし、クロック信号が方形波であれば、遅
延線の長さが２個の前のクロック・パルスの正方向遷移
を収容するに足るものである必要はない。そのクロック
周期は、ＡとＣという様な任意の連続した遷移部間の期
間を２倍することによって求めることができる。ビデオ
信号の処理にスキュウを使用する大抵の応用では、スキ
ュウ値とその補数の双方を必要としている。従って、一
般にスキュウ値またはその補数を測定し、他方はその測
定値から直接算出する。
延線の長さが２個の前のクロック・パルスの正方向遷移
を収容するに足るものである必要はない。そのクロック
周期は、ＡとＣという様な任意の連続した遷移部間の期
間を２倍することによって求めることができる。ビデオ
信号の処理にスキュウを使用する大抵の応用では、スキ
ュウ値とその補数の双方を必要としている。従って、一
般にスキュウ値またはその補数を測定し、他方はその測
定値から直接算出する。
【００１４】この発明によるスキュウ測定回路の第１の
実施例を図１に示す。スキュウ誤差を伴ない易いクロッ
ク入力信号は遅延素子（１１、１２・・・・２３）のカ
スケード接続体１０に結合される。これらの遅延素子
は、たとえば４ナノ秒またはそれ以下の固有処理遅延時
間を持ったバッファ増幅器のような装置である。このカ
スケード接続体の総遅延時間は少なくとも１クロック周
期に等しい。
実施例を図１に示す。スキュウ誤差を伴ない易いクロッ
ク入力信号は遅延素子（１１、１２・・・・２３）のカ
スケード接続体１０に結合される。これらの遅延素子
は、たとえば４ナノ秒またはそれ以下の固有処理遅延時
間を持ったバッファ増幅器のような装置である。このカ
スケード接続体の総遅延時間は少なくとも１クロック周
期に等しい。
【００１５】各遅延素子の出力接続はそれぞれ複数個の
Ｄ型ラッチ（１３、１４、・・・２４）２０の各１つに
接続されている。信号Ｈｓｙｎｃが全ラッチ２０のクロ
ック入力または制御入力に結合され、Ｈｓｙｎｃ信号の
適切な遷移部において（時点ｔｏ）、各遅延素子１０の
出力接続に生じた信号値を記憶するように、各ラッチを
条件付ける。
Ｄ型ラッチ（１３、１４、・・・２４）２０の各１つに
接続されている。信号Ｈｓｙｎｃが全ラッチ２０のクロ
ック入力または制御入力に結合され、Ｈｓｙｎｃ信号の
適切な遷移部において（時点ｔｏ）、各遅延素子１０の
出力接続に生じた信号値を記憶するように、各ラッチを
条件付ける。
【００１６】複数個のＡＮＤゲート３０（１５、１６、
・・・２５）がラッチの各連続したものの対に結合され
ている。各ＡＮＤゲートは、第１ラッチのＱ出力に結合
された第１入力接続と、次位のラッチの反転Ｑ出力に結
合された第２入力接続とを持っている。従ってこれらの
ＡＮＤゲートは、遷移部検出器として構成されていて、
負方向遷移部（すなわち、ラッチ中に記憶されているク
ロック・パルスの前縁遷移部または正方向遷移部）の検
出を行なう。
・・・２５）がラッチの各連続したものの対に結合され
ている。各ＡＮＤゲートは、第１ラッチのＱ出力に結合
された第１入力接続と、次位のラッチの反転Ｑ出力に結
合された第２入力接続とを持っている。従ってこれらの
ＡＮＤゲートは、遷移部検出器として構成されていて、
負方向遷移部（すなわち、ラッチ中に記憶されているク
ロック・パルスの前縁遷移部または正方向遷移部）の検
出を行なう。
【００１７】ＡＮＤゲート３０の出力端子はＳＫＥＷ
（スキュウ）発生器２２の各入力接続に結合されてい
る。ＡＮＤゲート３０の各出力接続は、またＯＲゲート
（１７、１８・・・２６）のイネーブル・デイジー・チ
ェーンの入力と、第２の複数個の２入力ＡＮＤゲート
（１９、２１、・・・２７）５０の各入力端子にも結合
されている。このデイジー・チェーンからの出力接続は
ＡＮＤゲート５０のそれぞれの第２入力端子に結合され
ている。
（スキュウ）発生器２２の各入力接続に結合されてい
る。ＡＮＤゲート３０の各出力接続は、またＯＲゲート
（１７、１８・・・２６）のイネーブル・デイジー・チ
ェーンの入力と、第２の複数個の２入力ＡＮＤゲート
（１９、２１、・・・２７）５０の各入力端子にも結合
されている。このデイジー・チェーンからの出力接続は
ＡＮＤゲート５０のそれぞれの第２入力端子に結合され
ている。
【００１８】最初は、ＡＮＤゲート５０は、すべてデイ
ジー・チェーンすなわちＯＲゲート群によって非可動状
態（デイスエーブル）とされている。遅延線の入力に最
も近接した（図の頂部に最も近い）遷移部を検出した１
つのＡＮＤゲート３０は、それに接続されているＯＲゲ
ートに論理値１を供給し、そのＯＲゲートは続いて後続
する全ＯＲゲートに対して論理１が印加されるようにす
る。論理１を呈するＯＲゲートは、それぞれそれに結合
されている（複数個の）ＡＮＤゲート５０を可動化（イ
ネーブル）して複数個のＡＮＤゲート３０から供給され
た論理値をパスさせる。ＡＮＤゲート５０の出力接続は
ＳＫＥＷ発生器２２に結合されている。
ジー・チェーンすなわちＯＲゲート群によって非可動状
態（デイスエーブル）とされている。遅延線の入力に最
も近接した（図の頂部に最も近い）遷移部を検出した１
つのＡＮＤゲート３０は、それに接続されているＯＲゲ
ートに論理値１を供給し、そのＯＲゲートは続いて後続
する全ＯＲゲートに対して論理１が印加されるようにす
る。論理１を呈するＯＲゲートは、それぞれそれに結合
されている（複数個の）ＡＮＤゲート５０を可動化（イ
ネーブル）して複数個のＡＮＤゲート３０から供給され
た論理値をパスさせる。ＡＮＤゲート５０の出力接続は
ＳＫＥＷ発生器２２に結合されている。
【００１９】ＡＮＤゲート群３０のうちのどの１個でも
遷移部を検出することが出来、そして少なくとも２個の
ＡＮＤゲート３０が同時にその様な遷移部を検出する。
その様な検出出力は発生器２２に直接結合される。発生
器２２はその様な検出出力に応答して、Ｈｓｙｎｃの発
生前に生じた最後のクロック・パルスの前縁遷移部の位
置（たとえば式（１）の値Ａ）を決定する。
遷移部を検出することが出来、そして少なくとも２個の
ＡＮＤゲート３０が同時にその様な遷移部を検出する。
その様な検出出力は発生器２２に直接結合される。発生
器２２はその様な検出出力に応答して、Ｈｓｙｎｃの発
生前に生じた最後のクロック・パルスの前縁遷移部の位
置（たとえば式（１）の値Ａ）を決定する。
【００２０】ＯＲゲートのデイジー・チェーンによって
可動化／非可動化されるＡＮＤゲート５０は、この遅延
線の入力に最も近接した遷移部を検出したＡＮＤゲート
を除く全ＡＮＤゲート３０から供給される検出信号をパ
スさせる。第２の複数のＡＮＤゲート５０から供給され
る論理レベルを応答して、発生器２２は最後から２番目
のクロック・パルスの前縁遷移部の位置（たとえば、式
（１）中の値Ｂ）を決定する。
可動化／非可動化されるＡＮＤゲート５０は、この遅延
線の入力に最も近接した遷移部を検出したＡＮＤゲート
を除く全ＡＮＤゲート３０から供給される検出信号をパ
スさせる。第２の複数のＡＮＤゲート５０から供給され
る論理レベルを応答して、発生器２２は最後から２番目
のクロック・パルスの前縁遷移部の位置（たとえば、式
（１）中の値Ｂ）を決定する。
【００２１】２個のクロック・パルスの前縁遷移部の相
対位置が一旦決定されると、ＳＫＥＷ発生器２２は、た
とえば式（１）または（２）に従ってスキュウ値を計算
する。この発生器２２は、たとえば、アドレスバスＡｉ
とＢｉに入力された値の適正な組合わせに相当するスキ
ュウ値でアドレス位置がプログラムされるメモリのよう
な装置である。しかし、遅延段が２０段あれば、図１の
実施例にあっては、４０本のアドレス線があり、従って
２40個の記憶位置をもつメモリとなることに、注目され
たい。
対位置が一旦決定されると、ＳＫＥＷ発生器２２は、た
とえば式（１）または（２）に従ってスキュウ値を計算
する。この発生器２２は、たとえば、アドレスバスＡｉ
とＢｉに入力された値の適正な組合わせに相当するスキ
ュウ値でアドレス位置がプログラムされるメモリのよう
な装置である。しかし、遅延段が２０段あれば、図１の
実施例にあっては、４０本のアドレス線があり、従って
２40個の記憶位置をもつメモリとなることに、注目され
たい。
【００２２】しかし、この４０本のアドレス線ＡｉとＢ
ｉに供給される論理値に２40個の相異る組合わせが有る
筈はない。従って、スキュウ値の復号にメモリを使用す
ることは可能ではあるが実用的ではない。Ａｉアドレス
線は、時点ｔｏより前に第１と第２の両クロック・パル
スの遷移部の検出信号を有するものであることを想起さ
れたい。これは式（１）または（２）の計算に必要な全
情報であり、従って、発生器２２はアドレス入力線が２
０本でアドレス位置が僅か２20個のメモリで構成でき
る。しかし、これでも非常に実用的な解決案にはならな
い。その理由は、アドレス入力線には限られた数の有効
な入力組合わせのみが発生できるからである。
ｉに供給される論理値に２40個の相異る組合わせが有る
筈はない。従って、スキュウ値の復号にメモリを使用す
ることは可能ではあるが実用的ではない。Ａｉアドレス
線は、時点ｔｏより前に第１と第２の両クロック・パル
スの遷移部の検出信号を有するものであることを想起さ
れたい。これは式（１）または（２）の計算に必要な全
情報であり、従って、発生器２２はアドレス入力線が２
０本でアドレス位置が僅か２20個のメモリで構成でき
る。しかし、これでも非常に実用的な解決案にはならな
い。その理由は、アドレス入力線には限られた数の有効
な入力組合わせのみが発生できるからである。
【００２３】図２に、部品をより効率的に使用したスキ
ュウ発生器２２の案を示す。図２において、ＡＮＤゲー
ト３０からの出力値Ａｉは第１の復号器６１に結合さ
れ、またＡＮＤゲート５０からの出力値Ｂｉは第２の復
号器６０に供給される。この第１と第２の復号器におけ
る論理は、階層的に配列された複数個の論理出力の中で
他のものと異った状態を呈している１つに互に排他的な
値を割当てる形式のフラッシ型アナログ─デジタル復号
器に使用されている論理と同様なものである。この場
合、互に排他的な値は、遅延ユニット内の検出遷移部の
位置（カウント）に対応している。復号器６１と６０は
式（１）と（２）に関連する値ＡとＢを生成する。
ュウ発生器２２の案を示す。図２において、ＡＮＤゲー
ト３０からの出力値Ａｉは第１の復号器６１に結合さ
れ、またＡＮＤゲート５０からの出力値Ｂｉは第２の復
号器６０に供給される。この第１と第２の復号器におけ
る論理は、階層的に配列された複数個の論理出力の中で
他のものと異った状態を呈している１つに互に排他的な
値を割当てる形式のフラッシ型アナログ─デジタル復号
器に使用されている論理と同様なものである。この場
合、互に排他的な値は、遅延ユニット内の検出遷移部の
位置（カウント）に対応している。復号器６１と６０は
式（１）と（２）に関連する値ＡとＢを生成する。
【００２４】復号器６１と６０からの値ＡとＢは、両者
の差の大きさ｜Ｂ─Ａ｜を発生する減算器の各入力接続
に結合される。この差と値Ａは除算器６５に供給され、
除算器６５は商Ａ／｜Ａ−Ｂ｜を生成する。この商は減
算回路６６に供給される。減算回路６６は、出力として
（１−Ａ／｜Ａ−Ｂ｜）を発生する。この値は式（２）
のスキュウ値と等しい。これらのスキュウ値は、１クロ
ック・サイクルの全遅延を与えるために使用される遅延
素子の数で決まる分解能を持った、サンプル・クロック
周期の分数として与えられることに注意すべきである。
この形式のスキュウ値は、或種の用途に対しては有効な
ものではないが、一般には減算回路６６の出力をスケー
リングすることによって、簡単に他の形式に変換するこ
とができる。
の差の大きさ｜Ｂ─Ａ｜を発生する減算器の各入力接続
に結合される。この差と値Ａは除算器６５に供給され、
除算器６５は商Ａ／｜Ａ−Ｂ｜を生成する。この商は減
算回路６６に供給される。減算回路６６は、出力として
（１−Ａ／｜Ａ−Ｂ｜）を発生する。この値は式（２）
のスキュウ値と等しい。これらのスキュウ値は、１クロ
ック・サイクルの全遅延を与えるために使用される遅延
素子の数で決まる分解能を持った、サンプル・クロック
周期の分数として与えられることに注意すべきである。
この形式のスキュウ値は、或種の用途に対しては有効な
ものではないが、一般には減算回路６６の出力をスケー
リングすることによって、簡単に他の形式に変換するこ
とができる。
【００２５】図２中に示されたすべての素子は、ステー
ト・マシンの様な幾つかの単一の処理素子に、複合（サ
ブサム）化できることは、理解できよう。
ト・マシンの様な幾つかの単一の処理素子に、複合（サ
ブサム）化できることは、理解できよう。
【００２６】図３に示されたものは、この発明の更に別
の実施例であって、この装置は、スキュウ誤差を伴なう
ことのあるサンプリング・クロックが印加されるタップ
付きアナログ遅延線１００を具えている。遅延線１００
の各タップは、並列入力─直列出力シフトレジスタ１０
２の並列入力接続に結合されている。このシフトレジス
タ１０２はＨｓｙｎｃ信号に結合されたＪＡＮ入力を有
し、Ｈｓｙｎｃ信号の適当な遷移部に応答して遅延線１
００の電流情報をシフトレジスタ１０２にロードする。
シフトレジスタへのロードが済んだ後、シフトレジスタ
のクロック入力に対してＡＮＤゲート１０４を介してク
ロッキング信号が印加され、このレジスタ中に記憶され
ていたデータの直列読出しが行なわれる。
の実施例であって、この装置は、スキュウ誤差を伴なう
ことのあるサンプリング・クロックが印加されるタップ
付きアナログ遅延線１００を具えている。遅延線１００
の各タップは、並列入力─直列出力シフトレジスタ１０
２の並列入力接続に結合されている。このシフトレジス
タ１０２はＨｓｙｎｃ信号に結合されたＪＡＮ入力を有
し、Ｈｓｙｎｃ信号の適当な遷移部に応答して遅延線１
００の電流情報をシフトレジスタ１０２にロードする。
シフトレジスタへのロードが済んだ後、シフトレジスタ
のクロック入力に対してＡＮＤゲート１０４を介してク
ロッキング信号が印加され、このレジスタ中に記憶され
ていたデータの直列読出しが行なわれる。
【００２７】シフトレジスタに印加されるクロック信号
は、また、クロック・パルスをカウントする２進カウン
ト１０５にも供給される。カウント１０５から供給され
るカウント値は第１のＤ形ラッチ１０７のデータ入力端
子に供給される。ラッチ１０７の出力は第２のＤ形ラッ
チ１０８のデータ入力に結合されている。両Ｄ形ラッチ
１０７、１０８のクロック入力端子すなわち制御入力端
子は共に遷移部検出器１０３に結合されている。遷移部
検出器１０３にレジスタ１０２から読出されたデータに
応動する。レジスタから読出されたサンプリング・クロ
ック信号の前縁遷移部に相当する第１番目の遷移部が発
生すると、ラッチ１０７はカウント１０５が示すその時
のカウント値を記憶するように制御される。このカウン
ト値は式（１）および（２）に対して定義された値Ａに
相当する。
は、また、クロック・パルスをカウントする２進カウン
ト１０５にも供給される。カウント１０５から供給され
るカウント値は第１のＤ形ラッチ１０７のデータ入力端
子に供給される。ラッチ１０７の出力は第２のＤ形ラッ
チ１０８のデータ入力に結合されている。両Ｄ形ラッチ
１０７、１０８のクロック入力端子すなわち制御入力端
子は共に遷移部検出器１０３に結合されている。遷移部
検出器１０３にレジスタ１０２から読出されたデータに
応動する。レジスタから読出されたサンプリング・クロ
ック信号の前縁遷移部に相当する第１番目の遷移部が発
生すると、ラッチ１０７はカウント１０５が示すその時
のカウント値を記憶するように制御される。このカウン
ト値は式（１）および（２）に対して定義された値Ａに
相当する。
【００２８】レジスタ１０２から読出したサンプリング
・クロック信号の前縁遷移部に相当する遷移部の第２番
目の発生に応じて、ラッチ１０８はラッチ１０７に記憶
されているカウント値Ａを記憶するようにされ、またラ
ッチ１０７はその時カウント１０５の出力に現われてい
るカウント値を記憶するようにされる。この後者のカウ
ント値は式（１）また（２）に対して定義された値Ｂに
相当する。ラッチ１０７と１０８にそれぞれ記憶された
値ＡおよびＢは計算回路１０６に供給される。この計算
回路１０６はたとえば式（２）に従ってスキュウ値を発
生する。
・クロック信号の前縁遷移部に相当する遷移部の第２番
目の発生に応じて、ラッチ１０８はラッチ１０７に記憶
されているカウント値Ａを記憶するようにされ、またラ
ッチ１０７はその時カウント１０５の出力に現われてい
るカウント値を記憶するようにされる。この後者のカウ
ント値は式（１）また（２）に対して定義された値Ｂに
相当する。ラッチ１０７と１０８にそれぞれ記憶された
値ＡおよびＢは計算回路１０６に供給される。この計算
回路１０６はたとえば式（２）に従ってスキュウ値を発
生する。
【００２９】図１乃至図３に示された実施例はスキュウ
値の計算に同様なアルゴリズムを適用するように意図さ
れている。しかし、記憶素子（レジスタ）に捕捉された
サンプリング・クロック遷移部の上記とは異なったもの
を使用しても、同様な結果を得ることができる。
値の計算に同様なアルゴリズムを適用するように意図さ
れている。しかし、記憶素子（レジスタ）に捕捉された
サンプリング・クロック遷移部の上記とは異なったもの
を使用しても、同様な結果を得ることができる。
【００３０】ウルフガング・ゴリンジャ（Ｗｏｌｆｇａ
ｎｇ Ｇｏｌｌｉｎｇｅｒ）氏等は米国特許第４，４８
９，３４２号に、アナログ遅延装置のカスケード接続体
（たとえば、１００）を、それが印加クロック信号の１
周期に正確に等しい全遅延を呈するように、バイアスす
る方法を開示している。このカスケード接続体中に使用
されているアナログ遅延段の数を知っておれば、記憶素
子（２０または１０２）に捕捉されたサンプリング・ク
ロック信号の１つの遷移部の位置（Ａ）を知ることを必
要とするだけである。遅延段の全数はＢ−Ａに相当す
る。この数が１６に等しいとすると、それは４ビットの
２進数で表わすことができる。従って、サンプリング・
クロック信号の前縁遷移部の位置Ａは４ビットの２進数
で表わすことができる。
ｎｇ Ｇｏｌｌｉｎｇｅｒ）氏等は米国特許第４，４８
９，３４２号に、アナログ遅延装置のカスケード接続体
（たとえば、１００）を、それが印加クロック信号の１
周期に正確に等しい全遅延を呈するように、バイアスす
る方法を開示している。このカスケード接続体中に使用
されているアナログ遅延段の数を知っておれば、記憶素
子（２０または１０２）に捕捉されたサンプリング・ク
ロック信号の１つの遷移部の位置（Ａ）を知ることを必
要とするだけである。遅延段の全数はＢ−Ａに相当す
る。この数が１６に等しいとすると、それは４ビットの
２進数で表わすことができる。従って、サンプリング・
クロック信号の前縁遷移部の位置Ａは４ビットの２進数
で表わすことができる。
【００３１】上述した条件を考慮すれば、図３の回路に
おいて、ラッチ１０８を省略し、計算器１０６の代りに
記憶位置数が僅か１６個の単純な事前プログラムされた
読取り専用メモリ（ＲＯＭ）１２０を使用することによ
って、この図３の回路を図５に示された形に変形するこ
とができる。上記の各位置は、カスケード接続された遅
延線中の遅延段の数をＮとし、この数は本例では１６と
仮定し、また値Ａが各アドレスに対応するとしたとき、
スキュウ値１─Ａ／Ｎでプログラムされている。
おいて、ラッチ１０８を省略し、計算器１０６の代りに
記憶位置数が僅か１６個の単純な事前プログラムされた
読取り専用メモリ（ＲＯＭ）１２０を使用することによ
って、この図３の回路を図５に示された形に変形するこ
とができる。上記の各位置は、カスケード接続された遅
延線中の遅延段の数をＮとし、この数は本例では１６と
仮定し、また値Ａが各アドレスに対応するとしたとき、
スキュウ値１─Ａ／Ｎでプログラムされている。
【００３２】ラッチ１０７は捕捉クロック信号の前縁遷
移部においてカウント値を捕捉し、このカウント値をア
ドレスとしてＲＯＭ１２０に供給する。このアドレス値
に応じて上記のＲＯＭはスキュウ値を出力する。（な
お、全遅延量が１サンプリング・クロック周期に等しく
構成された形式の図５における遅延線１００を除いて、
図３中の素子と同一数字で示された図５中の素子は、前
者と同様な素子で同様な機能を有するものである）。
移部においてカウント値を捕捉し、このカウント値をア
ドレスとしてＲＯＭ１２０に供給する。このアドレス値
に応じて上記のＲＯＭはスキュウ値を出力する。（な
お、全遅延量が１サンプリング・クロック周期に等しく
構成された形式の図５における遅延線１００を除いて、
図３中の素子と同一数字で示された図５中の素子は、前
者と同様な素子で同様な機能を有するものである）。
【００３３】更に簡略化する方法として、レジスタ１０
２の読出し方向を逆にするやり方がある。遷移部検出器
１０３を、破線１２２で示すように、レジスタ１０２の
反対側の端部に結合すると、捕捉したサンプリング・ク
ロック・パルスの前縁遷移部の位置（カウント値）は、
遅延の単位で表わしたスキュウの大きさと等しくなる。
この値は、そのカウントをＮで除算することによって規
準化することができる。この場合、ＲＯＭ１２０は、各
アドレス位置がＡ／Ｎに等しいスキュウ値でプログラム
される。
２の読出し方向を逆にするやり方がある。遷移部検出器
１０３を、破線１２２で示すように、レジスタ１０２の
反対側の端部に結合すると、捕捉したサンプリング・ク
ロック・パルスの前縁遷移部の位置（カウント値）は、
遅延の単位で表わしたスキュウの大きさと等しくなる。
この値は、そのカウントをＮで除算することによって規
準化することができる。この場合、ＲＯＭ１２０は、各
アドレス位置がＡ／Ｎに等しいスキュウ値でプログラム
される。
【００３４】図１に示した実施例は、スキュウ値を最小
数のクロック・サンプル周期以内に計算せねばならぬよ
うな用途に好適する。図３と図５の実施例は、全体とし
てあまり複雑でないハードウエアを利用しているので、
スキュウ計算時間にそれほど厳しさが要求されない場合
に好適する。
数のクロック・サンプル周期以内に計算せねばならぬよ
うな用途に好適する。図３と図５の実施例は、全体とし
てあまり複雑でないハードウエアを利用しているので、
スキュウ計算時間にそれほど厳しさが要求されない場合
に好適する。
【図１】この発明によるスキュウ測定回路の一実施例の
ブロック図である。
ブロック図である。
【図２】図１に示した装置の素子２２として構成される
一例回路のブロック図である。
一例回路のブロック図である。
【図３】この発明によるスキュウ測定回路のまた別の実
施例のブロック図である。
施例のブロック図である。
【図４】この発明の回路の動作説明に有用なタイミング
図である。
図である。
【図５】この発明によるスキュウ測定回路の更に別の実
施例のブロック図である。
施例のブロック図である。
１０、１００ アナログ遅延線（遅延素子１１、１２・
・・２３のカスケード接続体） ２０、１０２ 記憶手段（Ｄ型ラッチ１３、１４・・・
２４、シフトレジスタ１０２） ３０、１０３ 遷移部検出器（ＡＮＤゲート１５、１６
・・・２５） ２２、１０６、１２０ スキュウ値発生手段（スキュウ
発生器２２、計算器１０６、ＲＯＭ１２０）
・・２３のカスケード接続体） ２０、１０２ 記憶手段（Ｄ型ラッチ１３、１４・・・
２４、シフトレジスタ１０２） ３０、１０３ 遷移部検出器（ＡＮＤゲート１５、１６
・・・２５） ２２、１０６、１２０ スキュウ値発生手段（スキュウ
発生器２２、計算器１０６、ＲＯＭ１２０）
フロントページの続き (72)発明者 デイビツド ロウエル マクニーリイ アメリカ合衆国 インデイアナ州 インデ イアナポリス ウオーブラー・コート 7832 (72)発明者 グレツグ アラン クラナウエター アメリカ合衆国 インデイアナ州 インデ イアナポリス ベイウツド・ドライブ 11205
Claims (4)
- 【請求項１】 クロック信号の供給源と；別の信号の供
給源と；上記クロック信号の供給源に結合されており、
相互に実質的に等しい増分量だけ遅延した上記クロック
信号の複数の遅延成分を供給するための複数のタップを
有するアナログ遅延線と；上記別の信号の所定遷移部に
応答して、上記タップのそれぞれに生じた信号を同時に
記憶する手段と；上記記憶する手段に結合されており、
上記記憶する手段中における上記クロック信号の所定遷
移部の位置を遅延単位で求める手段と；上記位置に応じ
てスキュウ値を発生する手段と；を具備して成る、クロ
ック信号の所定遷移部と別の信号の所定遷移部との間の
スキュウの測定装置。 - 【請求項２】 上記の各タップに生じた信号を同時に記
憶する上記の手段は、番号付けされた複数個のラッチ
と、計算手段とを具え；上記各ラッチは、番号付けされ
た上記タップの対応する番号のものにそれぞれ結合され
たデータ入力と、復号手段に結合された出力端子とを有
し、上記復号手段は上記クロック信号のうちの少なくと
も１つの上記所定の遷移部の相対的位置を示す値を生成
するものであり；上記計算手段は上記位置を示す上記の
値に応答してスキュウ値を発生するものである、請求項
１に記載のスキュウの測定装置。 - 【請求項３】 上記の各タップに生じた信号を同時に記
憶する上記の手段は、並列入力─直列出力シフトレジス
タを具え；このシフトレジスタは、上記タップの各１つ
にそれぞれ結合された並列入力端子と、遷移部検出器に
結合された出力端子と、上記別の信号の供給源に結合さ
れていて上記別の信号の上記所定の遷移部に応答して上
記シフトレジスタを並列ローデイングするための制御入
力端子とを有する、請求項１に記載のスキュウの測定装
置。 - 【請求項４】 上記クロック信号の上記所定の遷移部の
位置を遅延単位で求める手段は；上記シフトレジスタに
クロッキング信号を印加して上記シフトレジスタから上
記遷移部検出器へ直列的にデータを読出す手段と；上記
シフトレジスタに印加された上記クロッキング信号のパ
ルスをカウントして、各カウント値を生成する手段と；
上記遷移部検出器に応答して上記カウント値を記憶する
ラッチ手段と；を有する請求項３に記載のスキュウの測
定装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/904,632 US5309111A (en) | 1992-06-26 | 1992-06-26 | Apparatus for measuring skew timing errors |
| US904632 | 2010-10-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0698354A true JPH0698354A (ja) | 1994-04-08 |
Family
ID=25419475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179803A Pending JPH0698354A (ja) | 1992-06-26 | 1993-06-25 | スキュウ測定装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5309111A (ja) |
| EP (1) | EP0575933B1 (ja) |
| JP (1) | JPH0698354A (ja) |
| KR (1) | KR100272626B1 (ja) |
| CN (1) | CN1045146C (ja) |
| DE (1) | DE69310030T2 (ja) |
| ES (1) | ES2100395T3 (ja) |
| FI (1) | FI107975B (ja) |
| SG (1) | SG92592A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007037340A1 (ja) * | 2005-09-28 | 2007-04-05 | Nec Corporation | 位相差測定装置及び位相比較回路の調整方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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