JPH0793616B2 - 位相補正回路 - Google Patents
位相補正回路Info
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- JPH0793616B2 JPH0793616B2 JP63177025A JP17702588A JPH0793616B2 JP H0793616 B2 JPH0793616 B2 JP H0793616B2 JP 63177025 A JP63177025 A JP 63177025A JP 17702588 A JP17702588 A JP 17702588A JP H0793616 B2 JPH0793616 B2 JP H0793616B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
- H04L1/06—Arrangements for detecting or preventing errors in the information received by diversity reception using space diversity
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は伝送路から入力するデータ列の位相を補正する
位相補正回路に関するものである。
位相補正回路に関するものである。
従来，複数のデータ列の位相を補正するには，入力する
データ列それぞれに記憶回路を配置し，記憶回路の入力
部には書き込み制御回路を記憶回路の出力部には読み出
し制御回路を設け，記憶回路への書き込みはデータ列ご
とに書き込み制御回路によって行ない，記憶回路の読み
だし制御を順序だって行なってデータを読み出すことに
より位相差データを補正する方法がある。
データ列それぞれに記憶回路を配置し，記憶回路の入力
部には書き込み制御回路を記憶回路の出力部には読み出
し制御回路を設け，記憶回路への書き込みはデータ列ご
とに書き込み制御回路によって行ない，記憶回路の読み
だし制御を順序だって行なってデータを読み出すことに
より位相差データを補正する方法がある。
上述した従来の位相補正回路は，入力するデータ列ごと
に記憶回路や制御回路が必要となり，回路規模が大きく
なる欠点があった。又，記憶回路の入力と出力をそれぞ
れ制御しなければならず回路動作が複雑になると言う欠
点もある。
に記憶回路や制御回路が必要となり，回路規模が大きく
なる欠点があった。又，記憶回路の入力と出力をそれぞ
れ制御しなければならず回路動作が複雑になると言う欠
点もある。
本発明は従来のもののこのような欠点を解決しようとす
るもので，回路規模が小さく動作を簡略化した位相補正
回路を提供するものである。
るもので，回路規模が小さく動作を簡略化した位相補正
回路を提供するものである。
本発明によれば、第１の同期信号（F1）が所定時間間隔
で出現する第１の入力データ列（ａ）と、第２の同期信
号（F2）が前記所定時間間隔で出現する第２の入力デー
タ列（ｂ）とを、互いに位相の合った第１及び第２の出
力データ列（ｊ及びｋ）にそれぞれ処理し、前記第１及
び前記第２の出力データ列を、前記第１及び前記第２の
入力データ列に対応する第１及び第２の出力端子（９及
び10）にそれぞれ出力する位相補正回路において、前記
第１の入力データ列から前記第１のフレーム同期信号を
検出し、前記第１の同期信号の先頭から前記所定時間間
隔の1/2の時点までの部分で論理“1"レベルとなり、残
りの部分では論理“0"レベルとなる第１のフレーム位置
情報（ｃ）を出力する第１の同期検出回路（３）と；前
記第２の入力データ列から前記第２のフレーム同期信号
を検出し、前記第２の同期信号の先頭から前記所定時間
間隔の1/2の時点までの部分で論理“1"レベルとなり、
残りの部分では論理“0"レベルとなる第２のフレーム位
置情報（ｄ）を出力する第２の同期検出回路（４）と；
前記第１及び前記第２のフレーム位置情報を受け、前記
第１及び前記第２の入力データ列のうちどちらのデータ
列が位相において進んでいるかを判定し、判定結果を表
す判定結果信号を出力すると共に、前記第１及び前記第
２の入力データ列間の位相差を表す位相差データ（ｅ）
を出力する判定回路（５）と；第１及び第２の出力端を
有し、前記第１及び前記第２の入力データ列及び前記判
定信号を受け、前記判定結果信号の前記判定結果に従っ
て、位相の進んでいる、前記第１及び前記第２の入力デ
ータ列の一方を、前記第１及び前記第２の出力端の一方
に出力し、前記第１及び前記第２の入力データ列の他方
を、前記第１及び前記第２の出力端の他方に出力する第
１の切替器（７）と；前記第１及び前記第２の出力端の
前記一方からのデータ列を、前記位相差データにより示
された位相差だけ、遅延させて出力する遅延回路（６）
と；該遅延回路から出力されたデータ列及び前記第１及
び前記第２の出力端の前記他方からのデータ列を、前記
判定結果信号の前記判定結果に従って、前記第１及び前
記第２の出力端子に前記第１及び前記第２の出力データ
列として振分ける第２の切替回路（８）と；を含み、前
記判定回路は、前記第１のフレーム位置情報を受け、前
記第１のフレーム位置情報の先頭位置にて第１の微分パ
ルス（１）を発生する第１の微分器（51）と；前記第２
のフレーム位置情報を受け、前記第２のフレーム位置情
報の先頭位置に第２の微分パルス（ｍ）を発生する第２
の微分器（52）と；前記第１のフレーム位置情報を、前
記第２の微分器からの前記第２の微分パルスで第１のサ
ンプル値としてサンプリングし、この第１のサンプル値
を第１の保持値として保持し、この第１の保持値を、該
第１の保持値が論理“1"レベルの時は、前記第１の入力
データ列が前記第２の入力データ列よりも進んでいるこ
とを表し、前記第１の保持値が論理“0"レベルの時は、
前記第２の入力データ列が前記第１の入力データ列より
も進んでいることを表す第１の判定信号（ｆ）として出
力する第１の記憶手段（53）と；前記第２のフレーム位
置情報を、前記第１の微分器からの前記第１の微分パル
スで第２のサンプル値としてサンプリングし、この第２
のサンプル値を第２の保持値として保持し、この第２の
保持値を、第２の保持値が論理“0"レベルの時は、前記
第１の入力データ列が前記第２の入力データ列よりも進
んでいることを表し、前記第２の保持値が論理“1"レベ
ルの時は、前記第２の入力データ列が前記第１の入力デ
ータ列よりも進んでいることを表す第２の判定信号
（ｐ）として出力する第２の記憶手段（54）と；前記第
１及び前記第２の記憶手段から出力される前記第１及び
前記第２の判定信号のレベルを比較し、前記第１及び前
記第２の判定信号のレベルが同レベルの時、同レベル信
号を出力し、異レベルの時、異レベル信号を出力する比
較手段（55）と；計数器（58）と；前記第１及び前記第
２の微分パルスを受け、前記比較回路が前記異レベル信
号を出力している時は、前記計数器に前記第１及び前記
第２の微分パルス間の時間間隔を計数させて、計数値を
出力させ、前記比較回路が前記同レベル信号を出力して
いる時は、前記計数器に計数動作をさせずに計数値とし
て零を出力させる計数制御手段（56）と；前記第１及び
前記第２の微分パルスと、前記第１及び前記第２の判定
信号のうちの一方とを受け、前記第１及び前記第２の判
定信号のうちの前記一方に従って、位相の遅れている、
前記第１及び前記第２の微分パルスの一方を、計数結果
プリセットパルス（ｒ）として出力する第３の切替器
（57）と；前記計数器の出力する前記計数値を前記計数
結果プリセットパルスで記憶し、記憶値を前記位相差デ
ータとして出力する第３の記憶手段（59）と；を有し、
前記第１及び前記第２の判定信号のうちの一方が前記判
定結果信号として使用されることを特徴とする位相補正
回路が得られる。
で出現する第１の入力データ列（ａ）と、第２の同期信
号（F2）が前記所定時間間隔で出現する第２の入力デー
タ列（ｂ）とを、互いに位相の合った第１及び第２の出
力データ列（ｊ及びｋ）にそれぞれ処理し、前記第１及
び前記第２の出力データ列を、前記第１及び前記第２の
入力データ列に対応する第１及び第２の出力端子（９及
び10）にそれぞれ出力する位相補正回路において、前記
第１の入力データ列から前記第１のフレーム同期信号を
検出し、前記第１の同期信号の先頭から前記所定時間間
隔の1/2の時点までの部分で論理“1"レベルとなり、残
りの部分では論理“0"レベルとなる第１のフレーム位置
情報（ｃ）を出力する第１の同期検出回路（３）と；前
記第２の入力データ列から前記第２のフレーム同期信号
を検出し、前記第２の同期信号の先頭から前記所定時間
間隔の1/2の時点までの部分で論理“1"レベルとなり、
残りの部分では論理“0"レベルとなる第２のフレーム位
置情報（ｄ）を出力する第２の同期検出回路（４）と；
前記第１及び前記第２のフレーム位置情報を受け、前記
第１及び前記第２の入力データ列のうちどちらのデータ
列が位相において進んでいるかを判定し、判定結果を表
す判定結果信号を出力すると共に、前記第１及び前記第
２の入力データ列間の位相差を表す位相差データ（ｅ）
を出力する判定回路（５）と；第１及び第２の出力端を
有し、前記第１及び前記第２の入力データ列及び前記判
定信号を受け、前記判定結果信号の前記判定結果に従っ
て、位相の進んでいる、前記第１及び前記第２の入力デ
ータ列の一方を、前記第１及び前記第２の出力端の一方
に出力し、前記第１及び前記第２の入力データ列の他方
を、前記第１及び前記第２の出力端の他方に出力する第
１の切替器（７）と；前記第１及び前記第２の出力端の
前記一方からのデータ列を、前記位相差データにより示
された位相差だけ、遅延させて出力する遅延回路（６）
と；該遅延回路から出力されたデータ列及び前記第１及
び前記第２の出力端の前記他方からのデータ列を、前記
判定結果信号の前記判定結果に従って、前記第１及び前
記第２の出力端子に前記第１及び前記第２の出力データ
列として振分ける第２の切替回路（８）と；を含み、前
記判定回路は、前記第１のフレーム位置情報を受け、前
記第１のフレーム位置情報の先頭位置にて第１の微分パ
ルス（１）を発生する第１の微分器（51）と；前記第２
のフレーム位置情報を受け、前記第２のフレーム位置情
報の先頭位置に第２の微分パルス（ｍ）を発生する第２
の微分器（52）と；前記第１のフレーム位置情報を、前
記第２の微分器からの前記第２の微分パルスで第１のサ
ンプル値としてサンプリングし、この第１のサンプル値
を第１の保持値として保持し、この第１の保持値を、該
第１の保持値が論理“1"レベルの時は、前記第１の入力
データ列が前記第２の入力データ列よりも進んでいるこ
とを表し、前記第１の保持値が論理“0"レベルの時は、
前記第２の入力データ列が前記第１の入力データ列より
も進んでいることを表す第１の判定信号（ｆ）として出
力する第１の記憶手段（53）と；前記第２のフレーム位
置情報を、前記第１の微分器からの前記第１の微分パル
スで第２のサンプル値としてサンプリングし、この第２
のサンプル値を第２の保持値として保持し、この第２の
保持値を、第２の保持値が論理“0"レベルの時は、前記
第１の入力データ列が前記第２の入力データ列よりも進
んでいることを表し、前記第２の保持値が論理“1"レベ
ルの時は、前記第２の入力データ列が前記第１の入力デ
ータ列よりも進んでいることを表す第２の判定信号
（ｐ）として出力する第２の記憶手段（54）と；前記第
１及び前記第２の記憶手段から出力される前記第１及び
前記第２の判定信号のレベルを比較し、前記第１及び前
記第２の判定信号のレベルが同レベルの時、同レベル信
号を出力し、異レベルの時、異レベル信号を出力する比
較手段（55）と；計数器（58）と；前記第１及び前記第
２の微分パルスを受け、前記比較回路が前記異レベル信
号を出力している時は、前記計数器に前記第１及び前記
第２の微分パルス間の時間間隔を計数させて、計数値を
出力させ、前記比較回路が前記同レベル信号を出力して
いる時は、前記計数器に計数動作をさせずに計数値とし
て零を出力させる計数制御手段（56）と；前記第１及び
前記第２の微分パルスと、前記第１及び前記第２の判定
信号のうちの一方とを受け、前記第１及び前記第２の判
定信号のうちの前記一方に従って、位相の遅れている、
前記第１及び前記第２の微分パルスの一方を、計数結果
プリセットパルス（ｒ）として出力する第３の切替器
（57）と；前記計数器の出力する前記計数値を前記計数
結果プリセットパルスで記憶し、記憶値を前記位相差デ
ータとして出力する第３の記憶手段（59）と；を有し、
前記第１及び前記第２の判定信号のうちの一方が前記判
定結果信号として使用されることを特徴とする位相補正
回路が得られる。
以下本発明について図面を参照して説明する。
第１図及び第２図は本発明の一実施例を示すブロック図
である。
である。
第１図において，入力端子１からのデータ列ａは同期検
出回路３と切替器７に入力され，入力端子２からのデー
タ列ｂは同期検出回路４と切替器７に入力される。同期
検出回路３はデータ列ａの同期信号を検出してフレーム
位置情報ｃを判定回路５に出力する。同期検出回路４は
データ列ｂの同期信号を検出してフレーム位置情報ｄを
判定回路５に出力する。判定回路５はフレーム位置情報
c,dを入力し，位相差データ信号ｅを遅延回路６に出力
すると共に，データ列a,bのどちらが進んでいるかを判
定した判定信号ｆを切替器7,8に出力する。切替器７は
データ列a,bのうち判定信号ｆが示す位相が進んでいる
データ列をデータ列ｇとして遅延回路６へ出力すると共
に位相の遅れているデータ列はそのままデータ列ｉとし
て切替器８に出力する。遅延回路６は入力データ列ｇを
位相差データ信号ｅに応じた位相差分遅延させデータ列
ｈとして切替器８に出力する。切替器８はデータ列h,i
を入力し，入力端子１に入力されたデータ列は出力端子
９に，入力端子２に入力されたデータ列は出力端子10に
出力するように判定信号ｆにより切替える。
出回路３と切替器７に入力され，入力端子２からのデー
タ列ｂは同期検出回路４と切替器７に入力される。同期
検出回路３はデータ列ａの同期信号を検出してフレーム
位置情報ｃを判定回路５に出力する。同期検出回路４は
データ列ｂの同期信号を検出してフレーム位置情報ｄを
判定回路５に出力する。判定回路５はフレーム位置情報
c,dを入力し，位相差データ信号ｅを遅延回路６に出力
すると共に，データ列a,bのどちらが進んでいるかを判
定した判定信号ｆを切替器7,8に出力する。切替器７は
データ列a,bのうち判定信号ｆが示す位相が進んでいる
データ列をデータ列ｇとして遅延回路６へ出力すると共
に位相の遅れているデータ列はそのままデータ列ｉとし
て切替器８に出力する。遅延回路６は入力データ列ｇを
位相差データ信号ｅに応じた位相差分遅延させデータ列
ｈとして切替器８に出力する。切替器８はデータ列h,i
を入力し，入力端子１に入力されたデータ列は出力端子
９に，入力端子２に入力されたデータ列は出力端子10に
出力するように判定信号ｆにより切替える。
第２図に判定回路５の詳細な構成を示し説明する。
微分器51はフレーム位置信号ｃを入力し，微分パルスｌ
をレジスタ54,ANDゲート56,切替器57に出力する。微分
器52はフレーム位置情報ｄを入力し，微分パルスｍをレ
ジスタ53,ANDゲート56,切替器57に出力する。レジスタ5
3はフレーム位置情報ｃを微分パルスｍでサンプリング
し判定信号ｆを出力する。レジスタ54はフレーム位置情
報ｄを微分パルスｌでサンプリングし判定信号ｐを出力
する。NANDゲート55は判定信号f,pを入力し、両信号共
に同レベルならば同相と判定し，同相判定信号ｑを“L"
レベルに，逆に判定信号f,pが互いに異レベルならば同
相判定信号ｑを“H"レベルにしてANDゲート56に出力す
る。ANDゲート56は微分パルスl,m及び同相判定信号ｑを
入力し，同相判定信号ｑが“H"レベルの時は微分パルス
l,mを合成した計数制御信号ｎを出力し，反対に同相判
定信号ｑが“L"レベル時は計数制御信号ｎを“L"レベル
に固定する。計数器58は，計数制御信号ｎがパルス状態
の時は，パルスに応じて計数動作を行ない計数結果信号
ｏを出力し，計数制御信号ｎが“L"レベルの時は計数動
作はせず計数結果信号ｏを零にして出力する。切替器57
は微分パルスl,mのうち判定信号ｆにより遅れているパ
ルスを計数結果プリセットパルスｒとしてレジスタ59に
出力する。レジスタ59は計数結果信号ｏを計数結果プリ
セットパルスｒで記憶し，位相差データ信号ｅとして出
力する。
をレジスタ54,ANDゲート56,切替器57に出力する。微分
器52はフレーム位置情報ｄを入力し，微分パルスｍをレ
ジスタ53,ANDゲート56,切替器57に出力する。レジスタ5
3はフレーム位置情報ｃを微分パルスｍでサンプリング
し判定信号ｆを出力する。レジスタ54はフレーム位置情
報ｄを微分パルスｌでサンプリングし判定信号ｐを出力
する。NANDゲート55は判定信号f,pを入力し、両信号共
に同レベルならば同相と判定し，同相判定信号ｑを“L"
レベルに，逆に判定信号f,pが互いに異レベルならば同
相判定信号ｑを“H"レベルにしてANDゲート56に出力す
る。ANDゲート56は微分パルスl,m及び同相判定信号ｑを
入力し，同相判定信号ｑが“H"レベルの時は微分パルス
l,mを合成した計数制御信号ｎを出力し，反対に同相判
定信号ｑが“L"レベル時は計数制御信号ｎを“L"レベル
に固定する。計数器58は，計数制御信号ｎがパルス状態
の時は，パルスに応じて計数動作を行ない計数結果信号
ｏを出力し，計数制御信号ｎが“L"レベルの時は計数動
作はせず計数結果信号ｏを零にして出力する。切替器57
は微分パルスl,mのうち判定信号ｆにより遅れているパ
ルスを計数結果プリセットパルスｒとしてレジスタ59に
出力する。レジスタ59は計数結果信号ｏを計数結果プリ
セットパルスｒで記憶し，位相差データ信号ｅとして出
力する。
次に，第３図，第４図の波形図を用いて動作の説明をす
る。
る。
第３図は第１図の動作波形図で，データ列a,bの位相関
係はデータ列ａがデータ列ｂよりも位相が進んでいる。
ｃは同期検出回路３の出力のフレーム位置情報で，デー
タ列ａの先頭で立ち上がり，データ列ａの中間で立ち下
がりとなる方形波である。ｄは同期検出回路４の出力の
フレーム位置情報で，データ列ｂの先頭で立ち上がり，
データ列ｂの中間で立ち下がりとなる方形波である。ｅ
は位相差データ信号で判定回路５によりフレーム位置情
報c,dの位相差を計数した結果を示す信号である。ｆは
判定信号でデータ列ａがデータ列ｂよりも進んでいる場
合が，“H"レベルに，データ列ｂがデータ列ａより進ん
でいる場合“L"レベルとなる信号である。ｇは遅延回路
６に入力するデータ列で，判定信号ｆが“H"レベル時は
データ列ａがデータ列ｇに切替えられ，判定信号ｆが
“L"レベル時はデータ列ｂがデータ列ｇに切替えられ
る。ｉは切替器８に出力する遅延を必要としないデータ
列で，判定信号ｆが“H"レベル時はデータ列ｂがデータ
列ｉに切替えられ，判定信号ｆが“L"レベル時はデータ
列ａがデータ列ｉに切替えられる。ｈは遅延回路６の出
力で，位相差データ信号ｅ分遅延しデータ列ｉと同位相
である。ｊは切替器８の一方の出力のデータ列で，判定
信号ｆが“Ｈ“レベル時はデータ列ｈがデータ列ｊに切
替えられ，判定信号ｆが“L"レベル時はデータ列ｉがデ
ータ列ｊに切替えられ出力端子９に出力される。ｋは切
替器８のもう一方の出力データ列で，判定信号ｆが“H"
レベル時はデータ列ｉがデータ列ｋに切替えられ，判定
信号ｆが“L"レベル時はデータ列ｈがデータ列ｋに切替
えられ出力端子10に出力する。
係はデータ列ａがデータ列ｂよりも位相が進んでいる。
ｃは同期検出回路３の出力のフレーム位置情報で，デー
タ列ａの先頭で立ち上がり，データ列ａの中間で立ち下
がりとなる方形波である。ｄは同期検出回路４の出力の
フレーム位置情報で，データ列ｂの先頭で立ち上がり，
データ列ｂの中間で立ち下がりとなる方形波である。ｅ
は位相差データ信号で判定回路５によりフレーム位置情
報c,dの位相差を計数した結果を示す信号である。ｆは
判定信号でデータ列ａがデータ列ｂよりも進んでいる場
合が，“H"レベルに，データ列ｂがデータ列ａより進ん
でいる場合“L"レベルとなる信号である。ｇは遅延回路
６に入力するデータ列で，判定信号ｆが“H"レベル時は
データ列ａがデータ列ｇに切替えられ，判定信号ｆが
“L"レベル時はデータ列ｂがデータ列ｇに切替えられ
る。ｉは切替器８に出力する遅延を必要としないデータ
列で，判定信号ｆが“H"レベル時はデータ列ｂがデータ
列ｉに切替えられ，判定信号ｆが“L"レベル時はデータ
列ａがデータ列ｉに切替えられる。ｈは遅延回路６の出
力で，位相差データ信号ｅ分遅延しデータ列ｉと同位相
である。ｊは切替器８の一方の出力のデータ列で，判定
信号ｆが“Ｈ“レベル時はデータ列ｈがデータ列ｊに切
替えられ，判定信号ｆが“L"レベル時はデータ列ｉがデ
ータ列ｊに切替えられ出力端子９に出力される。ｋは切
替器８のもう一方の出力データ列で，判定信号ｆが“H"
レベル時はデータ列ｉがデータ列ｋに切替えられ，判定
信号ｆが“L"レベル時はデータ列ｈがデータ列ｋに切替
えられ出力端子10に出力する。
第４図は判定回路５の動作波形図である。
ｃは第１図における同期検出回路３出力のデータ列ａの
フレーム位置情報で,dは第１図における同期検出回路４
の出力データ列ｂのフレーム位置情報である。ｌは微分
器51でフレーム位置情報ｃの立ち上がりエッジを微分し
た微分パルスである。ｍは微分器52でフレーム位置情報
ｄの立ち上がりエッジを微分した微分パルスである。ｆ
はレジスタ53でフレーム位置情報ｃを微分パルスｍでサ
ンプリングした判定信号で，データ列ａの位相がデータ
列ｂの位相より進んでいる場合は“H"レベル，反対にデ
ータ列ｂの位相がデータ列ａの位相より進んでいる場合
は“L"レベルとなる。ｐはフレーム位置情報ｄを微分パ
ルスｌでサンプリングした判定信号で，判定信号ｆとは
逆にデータ列ａの位相がデータ列ｂの位相より進んでい
る場合は“L"レベル，データ列ｂの位相がデータ列ａの
位相より進んでいる場合は“H"レベルとなる。ｑは同相
判定信号で,NANDゲート55に入力される判定信号f,pが共
に“H"レベルならば同相として“L"レベルに，判定信号
f,pのうちどちらかが“L"レベルならば位相差有りとし
て“H"レベルとなる。ｎは計数器の計数範囲を示す計数
制御信号で，同相判定信号ｑが位相差有りを示す“H"レ
ベルならば微分パルスｌと微分パルスｍを合成した信号
となり，パルスとパルスの間が計数範囲となる。逆に同
相判定信号ｑが“L"レベルならば計数制御信号ｎは計数
器58の動作を停止させるため“L"レベルとなる。ｏは計
数器58の計数結果信号で，計数制御信号ｎがパルス状の
ときはそのパルスの間カウントして行き，計数制御信号
ｎが“L"レベルのときは零となる。ｒは計数結果信号ｏ
をレジスタ59に記憶させるための計数結果プリセットパ
ルスで，判定信号ｆが“H"レベルならば切替器57により
微分パルスｍが計数結果プリセットパルスｒとなり，判
定信号ｆが“L"レベルならば切替器57により微分パルス
ｌが計数結果プリセットパルスｒとなる。ｅは位相差デ
ータ信号で，計数結果信号ｏを計数結果プリセットパル
スｒでレジスタ59に記憶させることにより位相差データ
信号ｅとなる。
フレーム位置情報で,dは第１図における同期検出回路４
の出力データ列ｂのフレーム位置情報である。ｌは微分
器51でフレーム位置情報ｃの立ち上がりエッジを微分し
た微分パルスである。ｍは微分器52でフレーム位置情報
ｄの立ち上がりエッジを微分した微分パルスである。ｆ
はレジスタ53でフレーム位置情報ｃを微分パルスｍでサ
ンプリングした判定信号で，データ列ａの位相がデータ
列ｂの位相より進んでいる場合は“H"レベル，反対にデ
ータ列ｂの位相がデータ列ａの位相より進んでいる場合
は“L"レベルとなる。ｐはフレーム位置情報ｄを微分パ
ルスｌでサンプリングした判定信号で，判定信号ｆとは
逆にデータ列ａの位相がデータ列ｂの位相より進んでい
る場合は“L"レベル，データ列ｂの位相がデータ列ａの
位相より進んでいる場合は“H"レベルとなる。ｑは同相
判定信号で,NANDゲート55に入力される判定信号f,pが共
に“H"レベルならば同相として“L"レベルに，判定信号
f,pのうちどちらかが“L"レベルならば位相差有りとし
て“H"レベルとなる。ｎは計数器の計数範囲を示す計数
制御信号で，同相判定信号ｑが位相差有りを示す“H"レ
ベルならば微分パルスｌと微分パルスｍを合成した信号
となり，パルスとパルスの間が計数範囲となる。逆に同
相判定信号ｑが“L"レベルならば計数制御信号ｎは計数
器58の動作を停止させるため“L"レベルとなる。ｏは計
数器58の計数結果信号で，計数制御信号ｎがパルス状の
ときはそのパルスの間カウントして行き，計数制御信号
ｎが“L"レベルのときは零となる。ｒは計数結果信号ｏ
をレジスタ59に記憶させるための計数結果プリセットパ
ルスで，判定信号ｆが“H"レベルならば切替器57により
微分パルスｍが計数結果プリセットパルスｒとなり，判
定信号ｆが“L"レベルならば切替器57により微分パルス
ｌが計数結果プリセットパルスｒとなる。ｅは位相差デ
ータ信号で，計数結果信号ｏを計数結果プリセットパル
スｒでレジスタ59に記憶させることにより位相差データ
信号ｅとなる。
なお、第２図において、第１のレジスタ53は、上述から
明らかなように、第１のフレーム位置情報ｃを、第２の
微分器52からの第２の微分パルスｍで第１のサンプル値
としてサンプリングし、この第１のサンプル値を第１の
保持値として保持し、この第１の保持値を、該第１の保
持値が論理“1"レベル（第４図の場合では“H"レベルに
対応する）の時は、第１の入力データ列ａ（第１図）が
第２の入力データ列ｂ（第１図）よりも進んでいること
を表し、前記第１の保持値が論理“0"レベル（第４図の
場合では“L"レベルに対応する）の時は、第２の入力デ
ータ列ｂが第１の入力データ列ａよりも進んでいること
を表す第１の判定信号ｆとして出力する。同様に、第１
のレジスタ54は、第２のフレーム位置情報ｄを、第１の
微分器51からの第１の微分パルス１で第２のサンプル値
としてサンプリングし、この第２のサンプル値を第２の
保持値として保持し、この第２の保持値を、該第２の保
持値が論理“0"レベル（第４図の場合では“L"レベルに
対応する）の時は、第１の入力データ列ａが第２の入力
データ列ｂよりも進んでいることを表し、前記第２の保
持値が論理“1"レベル（第４図の場合では“H"レベルに
対応する）の時は、第２の入力データ列ｂが第１の入力
データ列ａよりも進んでいることを表す第２の判定信号
ｐとして出力する。
明らかなように、第１のフレーム位置情報ｃを、第２の
微分器52からの第２の微分パルスｍで第１のサンプル値
としてサンプリングし、この第１のサンプル値を第１の
保持値として保持し、この第１の保持値を、該第１の保
持値が論理“1"レベル（第４図の場合では“H"レベルに
対応する）の時は、第１の入力データ列ａ（第１図）が
第２の入力データ列ｂ（第１図）よりも進んでいること
を表し、前記第１の保持値が論理“0"レベル（第４図の
場合では“L"レベルに対応する）の時は、第２の入力デ
ータ列ｂが第１の入力データ列ａよりも進んでいること
を表す第１の判定信号ｆとして出力する。同様に、第１
のレジスタ54は、第２のフレーム位置情報ｄを、第１の
微分器51からの第１の微分パルス１で第２のサンプル値
としてサンプリングし、この第２のサンプル値を第２の
保持値として保持し、この第２の保持値を、該第２の保
持値が論理“0"レベル（第４図の場合では“L"レベルに
対応する）の時は、第１の入力データ列ａが第２の入力
データ列ｂよりも進んでいることを表し、前記第２の保
持値が論理“1"レベル（第４図の場合では“H"レベルに
対応する）の時は、第２の入力データ列ｂが第１の入力
データ列ａよりも進んでいることを表す第２の判定信号
ｐとして出力する。
従って、第２図のように、第１のレジスタ53の出力であ
る第１の判定信号ｆを切替器57に入力する代りに、第２
のレジスタ54の出力である判定信号ｐを切替器57に入力
するようにしても良い。
る第１の判定信号ｆを切替器57に入力する代りに、第２
のレジスタ54の出力である判定信号ｐを切替器57に入力
するようにしても良い。
以上説明したように本発明は，データ列間の位相差を検
出しその位相差で位相の進んでいるデータ列のみ遅延さ
せることにより，最小の回路規模で位相補正回路が実現
でき，回路動作を簡略化できる効果がある。
出しその位相差で位相の進んでいるデータ列のみ遅延さ
せることにより，最小の回路規模で位相補正回路が実現
でき，回路動作を簡略化できる効果がある。
第１図は本発明の一実施例を示すブロック図，第２図は
第１図の判定回路５の一例の構成ブロック図，第３図は
第１図における一例の波形図，第４図は第２図における
一例の波形図である。 1,2……入力端子,3,4……同期検出回路,5……判定回路,
6……遅延回路,7,8……切替器,9,10……出力端子,51,52
……微分器,53,54……レジスタ,55……NANDゲート,56…
…ANDゲート,57……切替器,58……計数器,59……レジス
タ,a,b……データ列,c,d……フレーム位置情報,e……位
相差データ信号,f……判定信号,g,h,i,j,k……データ
列,l,m……微分パルス,n……計数制御信号,o……計数結
果信号,p……判定信号,q……同相判定信号,r……判定結
果プリセットパルス。
第１図の判定回路５の一例の構成ブロック図，第３図は
第１図における一例の波形図，第４図は第２図における
一例の波形図である。 1,2……入力端子,3,4……同期検出回路,5……判定回路,
6……遅延回路,7,8……切替器,9,10……出力端子,51,52
……微分器,53,54……レジスタ,55……NANDゲート,56…
…ANDゲート,57……切替器,58……計数器,59……レジス
タ,a,b……データ列,c,d……フレーム位置情報,e……位
相差データ信号,f……判定信号,g,h,i,j,k……データ
列,l,m……微分パルス,n……計数制御信号,o……計数結
果信号,p……判定信号,q……同相判定信号,r……判定結
果プリセットパルス。
Claims (1)
- 【請求項１】第１の同期信号が所定時間間隔で出現する
第１の入力データ列と、第２の同期信号が前記所定時間
間隔で出現する第２の入力データ列とを、互いに位相の
合った第１及び第２の出力データ列にそれぞれ処理し、
前記第１及び前記第２の出力データ列を、前記第１及び
前記第２の入力データ列に対応する第１及び第２の出力
端子にそれぞれ出力する位相補正回路において、 前記第１の入力データ列から前記第１のフレーム同期信
号を検出し、前記第１の同期信号の先頭から前記所定時
間間隔の1/2の時点までの部分で論理“1"レベルとな
り、残りの部分では論理“0"レベルとなる第１のフレー
ム位置情報を出力する第１の同期検出回路と； 前記第２の入力データ列から前記第２のフレーム同期信
号を検出し、前記第２の同期信号の先頭から前記所定時
間間隔の1/2の時点までの部分で論理“1"レベルとな
り、残りの部分では論理“0"レベルとなる第２のフレー
ム位置情報を出力する第２の同期検出回路と； 前記第１及び前記第２のフレーム位置情報を受け、前記
第１及び前記第２の入力データ列のうちどちらのデータ
列が位相において進んでいるかを判定し、判定結果を表
す判定結果信号を出力すると共に、前記第１及び前記第
２の入力データ列間の位相差を表す位相差データを出力
する判定回路と； 第１及び第２の出力端を有し、前記第１及び前記第２の
入力データ列及び前記判定信号を受け、前記判定結果信
号の前記判定結果に従って、位相の進んでいる、前記第
１及び前記第２の入力データ列の一方を、前記第１及び
前記第２の出力端の一方に出力し、前記第１及び前記第
２の入力データ列の他方を、前記第１及び前記第２の出
力端の他方に出力する第１の切替器と； 前記第１及び前記第２の出力端の前記一方からのデータ
列を、前記位相差データにより示された位相差だけ、遅
延させて出力する遅延回路と； 該遅延回路から出力されたデータ列及び前記第１及び前
記第２の出力端の前記他方からのデータ列を、前記判定
結果信号の前記判定結果に従って、前記第１及び前記第
２の出力端子に前記第１及び前記第２の出力データ列と
して振分ける第２の切替回路と；を含み、 前記判定回路は、 前記第１のフレーム位置情報を受け、前記第１のフレー
ム位置情報の先頭位置にて第１の微分パルスを発生する
第１の微分器と； 前記第２のフレーム位置情報を受け、前記第２のフレー
ム位置情報の先頭位置にて第２の微分パルスを発生する
第２の微分器と； 前記第１のフレーム位置情報を、前記第２の微分器から
の前記第２の微分パルスで第１のサンプル値としてサン
プリングし、この第１のサンプル値を第１の保持値とし
て保持し、この第１の保持値を、該第１の保持値が論理
“1"レベルの時は、前記第１の入力データ列が前記第２
の入力データ列よりも進んでいることを表し、前記第１
の保持値が論理“0"レベルの時は、前記第２の入力デー
タ列が前記第１の入力データ列よりも進んでいることを
表す第１の判定信号として出力する第１の記憶手段と； 前記第２のフレーム位置情報を、前記第１の微分器から
の前記第１の微分パルスで第２のサンプル値としてサン
プリングし、この第２のサンプル値を第２の保持値とし
て保持し、この第２の保持値を、該第２の保持値が論理
“0"レベルの時は、前記第１の入力データ列が前記第２
の入力データ列よりも進んでいることを表し、前記第２
の保持値が論理“1"レベルの時は、前記第２の入力デー
タ列が前記第１の入力データ列よりも進んでいることを
表す第２の判定信号として出力する第２の記憶手段と； 前記第１及び前記第２の記憶手段から出力される前記第
１及び前記第２の判定信号のレベルを比較し、前記第１
及び前記第２の判定信号のレベルが同レベルの時、同レ
ベル信号を出力し、異レベルの時、異レベル信号を出力
する比較手段と； 計数器と； 前記第１及び前記第２の微分パルスを受け、前記比較回
路が前記異レベル信号を出力している時は、前記計数器
に前記第１及び前記第２の微分パルス間の時間間隔を計
数させて、計数値を出力させ、前記比較回路が前記同レ
ベル信号を出力している時は、前記計数器に計数動作を
させずに計数値として零を出力させる計数制御手段と； 前記第１及び前記第２の微分パルスと、前記第１及び前
記第２の判定信号のうちの一方とを受け、前記第１及び
前記第２の判定信号のうちの前記一方に従って、位相の
遅れている、前記第１及び前記第２の微分パルスの一方
を、計数結果プリセットパルスとして出力する第３の切
替器と； 前記計数器の出力する前記計数値を前記計数結果プリセ
ットパルスで記憶し、記憶値を前記位相差データとして
出力する第３の記憶手段と；を有し、 前記第１及び前記第２の判定信号のうちの一方が前記判
定結果信号として使用されることを特徴とする位相補正
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177025A JPH0793616B2 (ja) | 1988-07-18 | 1988-07-18 | 位相補正回路 |
| CA000605897A CA1305758C (en) | 1988-07-18 | 1989-07-17 | Phase difference adjusting circuit |
| US07/381,598 US5012493A (en) | 1988-07-18 | 1989-07-18 | Phase difference-adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177025A JPH0793616B2 (ja) | 1988-07-18 | 1988-07-18 | 位相補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227832A JPH0227832A (ja) | 1990-01-30 |
| JPH0793616B2 true JPH0793616B2 (ja) | 1995-10-09 |
Family
ID=16023840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177025A Expired - Lifetime JPH0793616B2 (ja) | 1988-07-18 | 1988-07-18 | 位相補正回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5012493A (ja) |
| JP (1) | JPH0793616B2 (ja) |
| CA (1) | CA1305758C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267072A (en) * | 1991-05-20 | 1993-11-30 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Dual frequency optical carrier technique for transmission of reference frequencies in dispersive media |
| US5666660A (en) * | 1991-05-31 | 1997-09-09 | Telefunken | System for receiving a radio signal including multiple receiving units |
| US5504786A (en) * | 1993-10-05 | 1996-04-02 | Pacific Communication Sciences, Inc. | Open loop phase estimation methods and apparatus for coherent combining of signals using spatially diverse antennas in mobile channels |
| US5442636A (en) * | 1993-12-14 | 1995-08-15 | At&T Corp. | Circuit and method for alignment of digital information packets |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1059215A (en) * | 1974-12-24 | 1979-07-24 | Hideki Saito | Space diversity system in pcm-tdma telecommunication system using stationary communication satellite |
| US3992580A (en) * | 1975-04-24 | 1976-11-16 | The United States Of America As Represented By The Secretary Of The Army | Discrete control correction for synchronizing digital networks |
| JPH01106649A (ja) * | 1987-10-20 | 1989-04-24 | Fujitsu Ltd | 遅延補正回路 |
-
1988
- 1988-07-18 JP JP63177025A patent/JPH0793616B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-17 CA CA000605897A patent/CA1305758C/en not_active Expired - Fee Related
- 1989-07-18 US US07/381,598 patent/US5012493A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA1305758C (en) | 1992-07-28 |
| JPH0227832A (ja) | 1990-01-30 |
| US5012493A (en) | 1991-04-30 |
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