SU882029A1

SU882029A1 - Выделитель комбинации цифровых сигналов

Info

Publication number: SU882029A1
Application number: SU792845298A
Authority: SU
Inventors: Анатолий Федорович Кулаковский; Виталий Семенович Котов; Александр Иванович Волков
Original assignee: Предприятие П/Я Р-6886
Priority date: 1979-11-30
Filing date: 1979-11-30
Publication date: 1981-11-15

Description

(54) ВЫДЕЛИТЕЛЬ КОМБИНАЦИИ ЦИФРОВЫХ СИГНАЛОВ

1

Изобретение относитс к св зи и может использоватьс в приемных устройствах дл обнаружени комбинации двоичных сигналов известного вида при неизвестном моменте ее прихода .

Известен выделитель комбинации цифровых сигналов, содержащий последовательно соединенные первый .элемент НЕ, блок циклического сдвига и блок сравнени , а также первый элемент И, первый вход которого соединен с входом первого элемента НЕ и вторым входом блока циклического сдвига сигналов, третий вход которого соединен с вторым входом первого элемента И, выход которого соединен с блоком циклического сдвига эталонных сигналов, выход которого соединен , с ВТОРЫ1И входом блока сравнени 1 .

Однако известный выделитель комбинации имеет сравнительно невысокую точность выделени .

Целью изобретени вл етс повышение точности выделени .

Дл этого в выделитель введены последовательно соединенные формирователь команды сдвига, второй элемент НЕ, блок циклического сдвига

сигналов маски, второй элемент И, суммирующий счетчик и дешифратор,второй вход которого соединен с выходом порогового регистра, причем третий вход дешифратора соединен с третьим входом блока циклического сдвига сигналов , первый вход которого соединен с вторым входом суммирующего счетчика , причем второй вход элемента И

10 соединен с выходом первого элемента И и вторым входом блока циклического сдвига сигналов маски, третий вход которого соединен с вторым входом блока циклического сдвига ёталонных

15 сигналов и выходом формировател команды сдвига, вход которого соединен с первым входом первого элемента И, при этом выход второго элемента НЕ соединен с третьим вхбдом блока цик20 лического сдвига эталонных сигнгшов, а выход блока сравнени соединен с третьим входом второго элемента И.

На чертеже приведена структурна электрическа схема предложенного вы25 делител .

Выделитель комбинации цифровых сигналов содержит блок 1 циклического сдвига сигналов, блок 2 циклического сдвига эталонных сигналов,

Claims

to блок 3 циклического сдвига сигналов маски, блок 4 сравнени , первый элемент И 5, суммирующий счетчик 6, дешифратор 7, пороговый регистр 8, пер вый элемент НЕ 9, второй элемента И 10, формирователь 11 команды сдвига и второй элемент НЕ 12. На чертеже показан также вход 13 принимаемого сигнала, вход 14 тактовых импульсов , вход 15 команд рециркул ции, вход 16 эталонного сигнала, вход 17 сигнала маски) вход 18 команды ввода эталона и маски и выход 19 выде . лител . Устройство работает следующим образом . Принимаемый двоичный сигнал в виде последовательности элементарных посылок длительностью (-о поступает по входу 13 на блок 1. Команда рециркул ции и тактовые импульсы от устройства синхронизации (на чертеже не показано) поступают соответственно по входам 15 и 14 на соответст вующие входы блока 1. При наличии ко мандь.ввода эталона и маски, поступающей по входу 18, формирователь 11 выдел ет одиночную команду рециркул ции , поступающую непосредственно и через второй элемент НЕ 12 на соответствующие входы блоков 2 и 3. Первый элемент И 5 выдает на вход блока 2 и второй вход блока 3 тактовые, импульсы , число которых за врем 1 на единицу меньше числа импульсов, поступающих с входа 14 на блок 1. В течение времени рециркул ции на входе 13 действует сигнал запрета, при отсутствии команды ввода эталона и маски сигнал запрета действует на входах 16 и 17, и под действием N тактовых импульсов, следующих с частотой , в N+1 раз большей частоты при нимаемого сигнала, осуществл етс синхронный циклический сдвиг (рецир кул ци ) данных, хран щихс в блоках 1 - 3. Блок 4 сравнивает биты принимаемого сигнала и эташонной ком бинации, формирует сигнал логической Ч при совпадении и логического О при несовпадении значений сра ниваемых битов. Второй элемент И 10 блокирует поступление сигналов сравнени на вход суммирующего счет чика 6 при по влении на выходе блока 3 бита, соответствующего неинформационной позиции. В результате конце времени анализа суммирующий счетчик б содержит число, равное чи лу совпадений бит эталонной комбина цйи и принимаемого сигнала на инфор мационных позици х базы анализа. Ес ли в процессе накоплени число в су мирующем счетчике 6 становитс рав-ным числу в пороговом регистре 8, т дешифратор 7 формирует сигнал об об наружении комбинации, В течение в емени записи рецирку л ци запрещена, и в блок 1 записываетс бит принимаемого сигнала с о новременным продвижением содержимого блока 1 на один бит тактовым импульсом , проступающим в момент записи по входу 14. В это же врем сигнал с выхода первого элемента НЕ 9 устанавливает в ноль суммирующий счетчик 6. Далее процессы повтор ютс . Дл ввода эталонной и маскирующей комбинаций на вход обнаружител по входу 18 подаетс команда ввода эталона и маски, задающа выделение одиночной команды рециркул ции формирователем 11. При этом блоки 2 и 3 перевод тс в режим записи данный и запрещени рециркул ции благодар наличию одиночной команды рециркул ции на втором и третьем входах блоков 2 и 3 соответственно и инвертированной одиночной команды рециркул ции, поступающей с выхода второго элемента НЕ 12 на соответствующие входы блоков 2 и 3. Данные с входов 16 и 17 записываютс в блоки 2 и 3 соответственно с помощью N тактовых импульсов , действующих во врем одиночной команды рециркул ции. При записи этих данных могут считыватьс под действием управл ющих импульсов с вы хода первого элемента И 5. Одновременно с записью происходит также сравнение принимаемой и эталонной комбинаций, так как блок 1 рециркулирует , а эталонна и маскирующа комбинации последовательно вытесн ютс записываемыми данными на соответствующие входы блока 4 и второго элемента И 10. Предложенный выделитель комбинаций цифровых сигналов позвол ет обнаружить комбинации любой длительности и сокращает врем перестройки с одного вида комбинаций на новый вид, Формула изобретени Выделитель комбинации цифровых сигналов, содержащий последовательно соединенные первый элемент НЕ, блок циклического сдвига сигналов и блок сравнени , а также первый элемент И, первый вход которого соединен с входом первого элемента НЕ и вторым входом блока циклического сдвига сигналов , третий вход которого соединен с вторым входом первого элемента И, выход которого соединен с блоком циклического сдвига эталонных сигналов, выход которого соединен с вторъал входом блока сравнени , отличающийс тем, что, с целью повь нени точности выделени , введены последовательно соединенные формирователь команды сдвига, второй элемент НЕ, блок циклического сдвига сигналов маски, второй элемент И, суммирующий счетчик и дешифратор, второй вход которого соединен с выходом порогового регистра, причем третий вход дешифратора соединен с третьим входом бдока циклического сдвига сиг|налов , первый вход которого соединеи

с вторым входом суммирующего счетчика , причем второй вход второго элемента И соединен с выходом первого элемента И и вторым входом блока циклического сдвига сигналов маски, третий вход которого соединен с вторым входом блока циклического сдвига эталонных сигналов и выходом формировател команды сдвига, вход которого соединен с первым входом первого элемента И, при этом выход второго элемента НЕ соединен с третьим входом блока циклического сдв га эталонных сигналов, а выход блока сравнений соединен с третьим входом второго элемента И.

Источники информации, прин тые во внимание при экспертизе 1. Патент США I 3604911,кл. 235181 , опублик. 1972 (прототип).