SU1578761A1 - Устройство дл восстановлени воспроизводимой информации - Google Patents
Устройство дл восстановлени воспроизводимой информации Download PDFInfo
- Publication number
- SU1578761A1 SU1578761A1 SU884373328A SU4373328A SU1578761A1 SU 1578761 A1 SU1578761 A1 SU 1578761A1 SU 884373328 A SU884373328 A SU 884373328A SU 4373328 A SU4373328 A SU 4373328A SU 1578761 A1 SU1578761 A1 SU 1578761A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- multiplexer
- delay
- Prior art date
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Изобретение относитс к технике накоплени информации. Устройство дл восстановлени воспроизводимой информации отслеживает положение входных данных и устанавливает их автоматически в центр временного "окна", устран при этом погрешность подстройки входных данных, вызванную вли нием встречных фазовых искажений на воспроизводимый сигнал. 2 ил.
Description
Изобретение относитс к накоплению информации, а именно к устройствам дл восстановлени воспроизводимой информации .
Цель изобретени - снижение погрешности восстановлени информации за счет уменьшени вли ни фазовых колебаний.
На фиг. 1 и 2 приведена функциональна схема устройства дл восстановлени воспроизводимой информации; на фиг. 2 - временные диаграммы его работы.
Устройство дл восстановлени воспроизводимой информации содержит блок 1 фазовой автоподстройки частоты, подключенный входом к входной шине 2 и через блок 3 последовательно соединенных элементов задержки к входам мультиплексора 4 и выходом подключенный через последовательно соединенные первый элемент 5 задержки и первый делитель 6 частоты к первому входу декодера 7, подсоединенного выходом к выходной шине б и вторым входом к соединенным между собой синхронизирующему входу первого триггера 9 и выходу мультиплексора 4. Первый триггер 9 соединен информационным входом с выходом первого элемента 5 задержки Реверсивный счетчик 10 подключен выходами к адресным входам мультиплексора 4.
Кроме того, устройство дл восстановлени воспроизводимой информации содержит первый, второй, третий и четвертый элементы И 11-14, второй элемент 15 задержки , второй делитель 16 частоты, второй и третий триггеры 17 и 18 и элемент ИЛИ-НЕ 19, подключенный выходом к входу разрешени счета реверсивною счетчика 10, первым входом через третий элемент И 13 - к выходам второго и третьего триггеров 17 и 18, подсоединенных инвертирующими выходами через четвертый элемент И 14 к соединенным между собой второму входу элемента ИЛИ-НЕ 19 и управл ющему входу реверсивного счетчика 10, и подсоединенных информационными входами к выходу первого триггера 9 и синхронизирующими входами к выходам соответственно первого и второго элементов И 11 и 12. Первый и второй элементы И 11 и 12 подключены первыми входами к выходу мультиплексора 4 и вторыми входами - к выходам второго делител 16 частоты. При этом второй элемент 15 задержки включен между выходом мультиплексора 4 и синхронизирующим входом реверсивного счетчика 10 и подключен выходом к входу второго делител 16 частоты.
Устройство работает следующим образом (на временных диаграммах фиг. 2 буквенные обозначени сигналов соответствуют одноименным точкам схемы фиг. 1).
Блок 1 фазовой автоподстройки частоты вырабатываетсинхросерию дл входной информации с одновременной прив зкой по частоте и фазе. С его выхода синхросери через элемент 5 задержки, делитель 6 частоты поступает на один вход декодера 7, на другой вход которого поступает входна ин0 формаци с выхода мультиплексора 4. Деко- дер 7, предназначенный дл метода записи МФМ, осуществл ет декодирование информации . Блок 3 последовательно соединенных элементов задержки предназначен дл
5 задержки импульсов входной информации, и представл ет собой согласованную линию задержки. Мультиплексор 4 производит выборку задержанных сигналов в соответствии с адресом, указанным реверсивным
0 счетчиком 10 импульсов. Три1геры 17, 18 и 9, элементы И 13 и 14, ИЛИ-НЕ 19 задают режим направлени счета, хранение состо ни , реверсивному счетчику 10 импульсов. Схема, выполненна на делителе частоты
5 16, элементах И 11 и 12 раздел ет входные данные с выхода мультиплексора 4 на четные и нечетные импульсы, по анализу которых задаетс режим работы реверсивному счетчику 10 импульсов. Элемент 1-5 задерж0 ки осуществл ет задержку удвоенной синх- росерии с выхода блока 1 фазовой автоподстройки частоты и равен половине максимальной величины задержки блока 3 последовательно соединенных элементов
5 задержки, чтобы иметь возможность получени как поздней, так и ранней задержки в пределах временного окна. Элемент 15 задержки служит дл исключени сост заний импульсов в реверсивном счетчике 10
0 импульсов во врем задани ему режима работы и прихода счетного импульса.
Принцип работы устройства основан на автоматической установке данных в центр временного окна, при этом устран по5 грешность синхронизации входных данных к центру временного окна, вызванных вли нием фазовых колебаний.
Первый импульс информации через блок 3 последовательно соединенных эле0 ментов задержки и мультиплексор 4 поступает на синхронизирующий вход триггера 9, на информационный вход которого через элемент 5 задержки поступает удвоенна частота с блока 1 фазовой автоподстройки
5 частоты. Если триггер 9 установитс в нулевое состо ние, то это означает, что импульс данных находитс не в центре временного окна, а сдвинут влево, т.е. присутствует ранн задержка. Состо ние триггера 9 перепишетс в один из триггеров 17 или 18
(например, в 18). Если триггер 17 находитс в нуле, то на выходе элемента ИЛИ-НЕ 19 будет присутствовать низкий уровень, а на выходе элемента И 14 - высокий. В результате на входах разрешение счета и направление счета реверсивного счетчика 10 будут соответственно логический О и 1. Это соответствует счету в режиме суммировани , и импульс с выхода элемента 15 задержки увеличит значение реверсивного счетчика 10 на единицу. В соответствии с новым адресом мультиплексор А произведет выборку позднее задержки данных с блока 3. Следующий скомпенсированный импульс данных вновь поступит на синхронизирующий вход триггера 9 и зновь про- .изойдет анализ положени импульса относительно центра временного окна. Если триггер 9 подтвердит предыдущее состо ние , то это значение перепишетс , например , в другой триггер 17. В результате этого на входах разрешение счета и направлени счета реверсивного счетчика 10 будет присутствовать соответственно низкий и высокий уровни, что cooTjercTdyer счету в режиме суммировани . Импульс с выхода элемента 15 задержки вновь увеличит значение реверсивного счетчик-j 10 и выберетс следующа поздн задержка и т.д Задержка будет увеличиватьс до тех пор, пока импульс данных не пройдет центр временного окна и триггер 9 установитс в единицу. Данное состо ние триггера 9 означает , что импульс данных находитс не в центре временного окна и присутствует поздн задержка. Состо ние триггера 9 перепишетс в один из триггеров 17 или 18 (например 18). Если триггер 17 находитс в единице, то на выходе элементов ИЛИ-НЕ 19, 14 будет низкий уровень. В результате на входах разрешение счета и направление счета реверсивного счетчика 10 будет соответственно логический О. Это соответствует счету в режиме вычитани , и импульс с выхода элемента 15 задержки уменьшит значение реверсивного счетчика 10 на единицу . В соответствии с новым адресом мультиплексор 4 произведет выборку ранней задержки данных с блока 3 элементов задержки . Следующий скомпенсированный импульс данных вновь поступит на синхронизирующий вход триггера 9 и вновь произойдет анализ положени импульса относительно центра временного окна. Если триггер 9 подтвердит предыдущее состо ние , то это значение перепишетс , например , в другой триггер 17. В результате этого на входах разрешение счета и направление счета реверсивного счетчика 10 будет присутствовать низкий уровень, что соответствует чегу в режиме вычитани . Импульс с выхода элемента 15 задержки вновь уменьшит значение реверсивного счетчика 10 и выберетс следующа ранн задержка 5 данных. Задержка будет уменьшатьс до тех пор. пока импульс информации не пройдет центр временного окна и триггер 9 установитс в нулевое состо ние и т.д.
При переходе импульсов данных центра 0 временного окна из области ранней задержки в позднюю и из поздней задержки в раннюю, а также при встречных фазовых колебаний воспроизведенного сигнала схема работает следующим образом. 5 Триггер 9 находитс в нулевом состо нии . Это означает, чго импульс данных находитс не в центре временного окна, т.е. присутствует ранн задержка. Триггеры 17, 18, например, также наход тс в нуле.
0 При выборе более поздних задержек импульс данных перейдет центр временного окна и триггер 9 установитс в единицу. Ею значение перепишетс только в один из триггеров 17 или 18. Другой же из этих триг5 геров 17 или 18 будет находитьс в нуле. В результате, на выходе элемента ИЛИ-НЕ 19 будет высокий уровень. Высокий уровень на входе разрешение счета реверсивного счетчика 10 соответствует режиму хранение,
0 при этом люба комбинаци на входе направление счета не вли ет на режим работы реверсивного счетчика 10. Это означает, что один из импульсов входной информации находитс в ранней области, а второй в позд5 ней области относительно центра временного окна. Т.к. после анализа импульса во временном окне выдаетс корректировка следующему импульсу, то в этом случае корректировке он не подлежит (ре-0 версивный счетчик 10 приращени не получает ). При фазовых колебани х схема работает так же, как и при переходе центра- временного окна, котора описана ранее. На фиг. 2 (А) приведена кодова комбина5 ци 11 101 10000, где фазовые колебани вызывают сдвиг импульсов. В течение 3...7 тактов, подстройки входных данных не происходит , т.к. на входе разрешение счета реверсивного счетчика 10 присутствует
0 лог 1, фиг. 2(Г). Первый, второй, восьмой, дев тый такты происходит подстройка в сторону поздней задержки (Р-лог.0, Ь- лог.1, счет в режиме суммировани ).
Таким образом, схема производит под5 стройку входных данных, анализиру положение предыдущего импульса во временном окне, когда триггеры 17, 18 наход тс в одинаковом состо нии. В случае фазовых колебаний, про вл ющихс в виде противоположно ориентированных
сдвигов соседних импульсов, реверсивный счетчик 10 приращени не получает, что не вызывает изменени положени информации во временном окне, устран при этом погрешность подстройки входных дан- ных при наличии фазовых колебаний.
Claims (1)
- Формула изобретени Устройство дл восстановлени воспроизводимой информации, содержащее блок фазовой автоподстройки частоты, подключенный к входной шине и через блок после- довательно соединенных элементов задержки к входам мультиплексора и выходом подключенный через последовательно соединенные первый элемент задержки и первый делитель частоты к первому входу декодера, подсоединенного вторым входом к соединенным между собой выходу мультиплексора и синхронизирующему входу первого триггера, соединенного информационным входом с выходом первого элемента задержки, адресные входы мультиплексора подключены к выходам реверсивного счетчика, выход декодера соединен с выходной шиной, отличающеес тем,что, с целью снижени погрешности восстановлени информации за счет уменьшени вли ни фазовых колебаний, в него введены первый, второй, третий и четвертый элементы И, второй элемент задержки, второй делитель частоты, второй и третий триггеры и элемент ИЛИ-НЕ, подключенный выходом к входу разрешени счета реверсивного счетчика, первым входом через третий элемент И к выходам второго и третьего триггеров , подсоединенных инвертирующими выходами через четвертый элемент И к сбе- диненным между собой второму входу элемента ИЛИ-НЕ и управл ющему входу реверсивного счетчика и подсоединенных информационными входами к выходу первого триггера и синхронизирующими входами к выходам соответственно первого и второго элементов И, подключенных первыми входами к выходу мультиплексора и вторыми входами к выходам второго делител частоты, причем второй элемент задержки включен между выходом мультиплексора и синхронизирующим входом реверсивного счетчика и подключен выходом к входу второго делител частоты.5IFJbTJTJTJTJTJfи1ГТГгг/ъгитги
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884373328A SU1578761A1 (ru) | 1988-02-05 | 1988-02-05 | Устройство дл восстановлени воспроизводимой информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884373328A SU1578761A1 (ru) | 1988-02-05 | 1988-02-05 | Устройство дл восстановлени воспроизводимой информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1578761A1 true SU1578761A1 (ru) | 1990-07-15 |
Family
ID=21353585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884373328A SU1578761A1 (ru) | 1988-02-05 | 1988-02-05 | Устройство дл восстановлени воспроизводимой информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1578761A1 (ru) |
-
1988
- 1988-02-05 SU SU884373328A patent/SU1578761A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент US № 4191976, кл. G 11 В 5/09, опублик. 1980. Авторское свидетельство СССР № 1394238, кл.С 11 В 20/10, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4841551A (en) | High speed data-clock synchronization processor | |
JP2909740B2 (ja) | 位相整合回路 | |
KR910009002A (ko) | 디지탈 방식의 위상을 동기시키는 방법 및 구조 | |
US4841167A (en) | Clock recovering device | |
US5577078A (en) | Edge detector | |
US6349122B1 (en) | Apparatus and method for data synchronizing and tracking | |
US4730347A (en) | Method and apparatus for reducing jitter in a synchronous digital train for the purpose of recovering its bit rate | |
US4520408A (en) | Clock signal synchronization apparatus and method for decoding self-clocking encoded data | |
US3958083A (en) | Acquisition system for the SDMA/TDMA satellite communication system | |
SU1578761A1 (ru) | Устройство дл восстановлени воспроизводимой информации | |
JPS6229236A (ja) | 局部クロック信号と受信データ信号とを再同期させる機構 | |
KR860000093B1 (ko) | 샘플링 펄스 발생기 | |
SU1394238A1 (ru) | Устройство дл восстановлени информации | |
JP3159585B2 (ja) | クロック抽出回路 | |
EP0249987B1 (en) | Vertical driving pulse generating circuit | |
JPH0157539B2 (ru) | ||
JP2795479B2 (ja) | 記録データ再生装置およびウィンド形成回路 | |
SU1561098A1 (ru) | Устройство дл восстановлени информации | |
JPH0793616B2 (ja) | 位相補正回路 | |
SU1674245A1 (ru) | Устройство дл синхронизации канала воспроизведени данных | |
SU1383405A1 (ru) | Интерпол тор | |
SU1675943A1 (ru) | Устройство дл синхронизации и выделени данных | |
SU1381589A1 (ru) | Устройство выделени данных при воспроизведении информации на подвижном магнитном носителе | |
JP2652972B2 (ja) | D2規格同期信号検出器 | |
SU1149405A1 (ru) | Цифрова система фазовой автоподстройки частоты |