JP2580680Y2 - 半導体試験装置用論理比較回路 - Google Patents
半導体試験装置用論理比較回路Info
- Publication number
- JP2580680Y2 JP2580680Y2 JP3826993U JP3826993U JP2580680Y2 JP 2580680 Y2 JP2580680 Y2 JP 2580680Y2 JP 3826993 U JP3826993 U JP 3826993U JP 3826993 U JP3826993 U JP 3826993U JP 2580680 Y2 JP2580680 Y2 JP 2580680Y2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- comparison circuit
- selector
- semiconductor test
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- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、半導体試験装置に於け
る論理比較回路に於いて、ウィンドウ・ストローブ機能
部の回路規模を縮小し、チャンネル増大に対応した半導
体試験装置用論理比較回路に関する。
る論理比較回路に於いて、ウィンドウ・ストローブ機能
部の回路規模を縮小し、チャンネル増大に対応した半導
体試験装置用論理比較回路に関する。
【０００２】
【従来の技術】図２は従来の構成例を示すブロック図で
ある。一般に、半導体試験装置に於ける論理比較回路
は、１チャンネル毎に各々異なるタイミング（ＳＴＲＢ
１，ＳＴＲＢ２）が使用される。エッジ・ストローブ機
能はこのうち、片方（例えばＳＴＲＢ２）のタイミング
による比較であり、ウィンドウ・ストローブ機能は、両
タイミングの区間継続して、パス／フェイルの検出を行
い、デバイス出力が発生するグリッチ等を容易に検出可
能とする機能である。
ある。一般に、半導体試験装置に於ける論理比較回路
は、１チャンネル毎に各々異なるタイミング（ＳＴＲＢ
１，ＳＴＲＢ２）が使用される。エッジ・ストローブ機
能はこのうち、片方（例えばＳＴＲＢ２）のタイミング
による比較であり、ウィンドウ・ストローブ機能は、両
タイミングの区間継続して、パス／フェイルの検出を行
い、デバイス出力が発生するグリッチ等を容易に検出可
能とする機能である。
【０００３】図２に示すように、デバイス１からの出力
はレベルコンパレータ２で比較レベルＲＥＦとレベル判
定され、タイミングコンパレータ３に与えられる。通
常、ＳＥＬ信号はウィンドウ・ストローブ機能時にはハ
イレベルが設定され、エッジ・ストローブ機能時にはロ
ーレベルが設定される。従って、ウィンドウ・ストロー
ブ機能時には、セレクタ１２では、セレクト端子にハイ
レベルが与えられ、このため、Ｂ端子側が選択され、こ
のため、ハイレベルが、当該タイミングコンパレータ３
に与えられる。このため、タイミングコンパレータ３で
は、入力信号はスルーで通過し、ゲート５を通り、アン
ドゲート６に達する。ここで、当該タイミングコンパレ
ータ３に入る信号は高周波数動作をするため、高速性が
要求される。
はレベルコンパレータ２で比較レベルＲＥＦとレベル判
定され、タイミングコンパレータ３に与えられる。通
常、ＳＥＬ信号はウィンドウ・ストローブ機能時にはハ
イレベルが設定され、エッジ・ストローブ機能時にはロ
ーレベルが設定される。従って、ウィンドウ・ストロー
ブ機能時には、セレクタ１２では、セレクト端子にハイ
レベルが与えられ、このため、Ｂ端子側が選択され、こ
のため、ハイレベルが、当該タイミングコンパレータ３
に与えられる。このため、タイミングコンパレータ３で
は、入力信号はスルーで通過し、ゲート５を通り、アン
ドゲート６に達する。ここで、当該タイミングコンパレ
ータ３に入る信号は高周波数動作をするため、高速性が
要求される。
【０００４】次に、ウィンドウ・ストローブはＳＴＲＢ
１とＳＴＲＢ２が各微分パルサ９、１０を通り、その各
立ち上がり信号によりＳＲ型フリップフロップ１１で生
成される。このウィンドウ・ストローブはセレクタ１３
を通過し、遅延素子１４を経由してアンドゲート６に達
する。ここで遅延素子１４の遅延時間は、アンドゲート
６での両入力信号の基準が一致するように設定されるも
ので、微少時間である。
１とＳＴＲＢ２が各微分パルサ９、１０を通り、その各
立ち上がり信号によりＳＲ型フリップフロップ１１で生
成される。このウィンドウ・ストローブはセレクタ１３
を通過し、遅延素子１４を経由してアンドゲート６に達
する。ここで遅延素子１４の遅延時間は、アンドゲート
６での両入力信号の基準が一致するように設定されるも
ので、微少時間である。
【０００５】次に、ウィンドウ・ストローブは、セレク
タ１５を経由して、Ｄ型フリップフロップ７のトリガ端
子に印加される。ゲート４の出力はハイレベルであり、
Ｄ型フリップフロップ７のＤ入力はハイレベルとなる。
従って、トリガ信号の立ち上がりにより、フリップフロ
ップ７の反転出力はローレベルになる。その後、ウィン
ドウが開いている間タイミングコンパレータ３出力から
のフェイル・データを受け付け、Ｄ型フリップフロップ
７の出力が反転する。
タ１５を経由して、Ｄ型フリップフロップ７のトリガ端
子に印加される。ゲート４の出力はハイレベルであり、
Ｄ型フリップフロップ７のＤ入力はハイレベルとなる。
従って、トリガ信号の立ち上がりにより、フリップフロ
ップ７の反転出力はローレベルになる。その後、ウィン
ドウが開いている間タイミングコンパレータ３出力から
のフェイル・データを受け付け、Ｄ型フリップフロップ
７の出力が反転する。
【０００６】次に、このフェイル・データは、Ｄ型フリ
ップフロップ８により、ウィンドウ・ストローブの後ろ
エッジがトリガ端子に加えられることにより記憶され
る。なお、この後ろエッジのタイミングは、遅延時間τ
0 を有する遅延素子１６及びインバータ１７により設定
される。
ップフロップ８により、ウィンドウ・ストローブの後ろ
エッジがトリガ端子に加えられることにより記憶され
る。なお、この後ろエッジのタイミングは、遅延時間τ
0 を有する遅延素子１６及びインバータ１７により設定
される。
【０００７】以上のように、ウィンドウ・ストローブ機
能かエッジ・ストローブ機能かの選択は、各信号につい
てセレクタ（１２，１３，１５）及びゲート４，５をを
設けることにより行っている。また、Ｄ型フリップフロ
ップ（８）でのフェイル信号を記憶するトリガタイミン
グの生成は、おもに遅延時間τ0 を有する遅延素子１６
により行っている。
能かエッジ・ストローブ機能かの選択は、各信号につい
てセレクタ（１２，１３，１５）及びゲート４，５をを
設けることにより行っている。また、Ｄ型フリップフロ
ップ（８）でのフェイル信号を記憶するトリガタイミン
グの生成は、おもに遅延時間τ0 を有する遅延素子１６
により行っている。
【０００８】図４に従来の動作をタイミングチャートで
示す。ＳＴＲＢ１とＳＴＲＢ２の前縁により、ウィンド
ウ・ストローブがＳＲ型フリップフロップ１１で生成さ
れる。Ｄ型フリップフロップ７では、この前縁でクリア
された後、レベルコンパレータ２からのフェイル信号に
よるリセット信号で反転される。一方、遅延素子１６に
於いては、ウィンドウ・ストローブが時間τO の遅延量
だけ遅らされ、Ｄ型フリップフロップ８のトリガ端子に
印加される。この後縁により、フェイル信号が記憶され
る。
示す。ＳＴＲＢ１とＳＴＲＢ２の前縁により、ウィンド
ウ・ストローブがＳＲ型フリップフロップ１１で生成さ
れる。Ｄ型フリップフロップ７では、この前縁でクリア
された後、レベルコンパレータ２からのフェイル信号に
よるリセット信号で反転される。一方、遅延素子１６に
於いては、ウィンドウ・ストローブが時間τO の遅延量
だけ遅らされ、Ｄ型フリップフロップ８のトリガ端子に
印加される。この後縁により、フェイル信号が記憶され
る。
【０００９】
【考案が解決しようとする課題】従来の、半導体試験装
置用論理比較回路は、次のような欠点をもっていた。
置用論理比較回路は、次のような欠点をもっていた。
【００１０】近年、メモリデバイスの多ビット化及び多
数個同時測定に対応する為、半導体試験装置の測定チャ
ンネル数が増加してきており、それに伴ってハードウェ
ア規模もチャンネル数にあわせて増大してきている。
数個同時測定に対応する為、半導体試験装置の測定チャ
ンネル数が増加してきており、それに伴ってハードウェ
ア規模もチャンネル数にあわせて増大してきている。
【００１１】そして、上記のように、チャンネル増大に
伴いチャンネル単位にあるウィンドウ・ストローブ機能
に関する、セレクター（１２、１３、１５）及びゲート
４、５部が増大し、又、遅延素子１６部が増大する。こ
のため、ハードウェア量が膨大となり、実装が困難とな
ってきている。
伴いチャンネル単位にあるウィンドウ・ストローブ機能
に関する、セレクター（１２、１３、１５）及びゲート
４、５部が増大し、又、遅延素子１６部が増大する。こ
のため、ハードウェア量が膨大となり、実装が困難とな
ってきている。
【００１２】本考案は、上述したような従来の技術が有
する問題点に鑑みてなされるものであって、半導体試験
装置用論理比較回路のウィンドウ・ストローブ機能部に
於いて、測定精度を劣化させる事無しにハードウェア規
模の縮小をはかることを目的とするものである。
する問題点に鑑みてなされるものであって、半導体試験
装置用論理比較回路のウィンドウ・ストローブ機能部に
於いて、測定精度を劣化させる事無しにハードウェア規
模の縮小をはかることを目的とするものである。
【００１３】
【課題を解決するための手段】この考案によれば、半導
体試験装置用論理比較回路を下記のように構成する。
体試験装置用論理比較回路を下記のように構成する。
【００１４】ウィンドウ・ストローブによるフェイル検
出フリップフロップ７の後段に、ウィンドウ・ストロー
ブ機能かエッジ・ストローブ機能かを選択するセレクタ
２２を設ける。そして、当該セレクタ２２の出力端をフ
ェイル記憶のためのフリップフロップ８の入力端に接続
する。そして、当該フリップフロップ８のトリガ入力端
を、ウィンドウ・ストローブを生成する２信号のうち一
方の信号に接続する。以上により半導体試験装置用論理
比較回路を構成する。
出フリップフロップ７の後段に、ウィンドウ・ストロー
ブ機能かエッジ・ストローブ機能かを選択するセレクタ
２２を設ける。そして、当該セレクタ２２の出力端をフ
ェイル記憶のためのフリップフロップ８の入力端に接続
する。そして、当該フリップフロップ８のトリガ入力端
を、ウィンドウ・ストローブを生成する２信号のうち一
方の信号に接続する。以上により半導体試験装置用論理
比較回路を構成する。
【００１５】
【作用】本考案では、ウィンドウ・ストローブによるフ
ェイル検出フリップフロップ７の後段に、ウィンドウ・
ストローブ機能かエッジ・ストローブ機能かを選択する
セレクタ２２を設ける。従って、従来のように、前段の
各信号に対してセレクタを配置する必要が無くなり、こ
のため、このセレクタ部の回路規模を縮小できる。又、
当該セレクタ２２の出力端をフェイル記憶のためのフリ
ップフロップ８の入力端に接続し、そして、当該フリッ
プフロップ８のトリガ入力端を、ウィンドウ・ストロー
ブを生成する２信号のうち一方の信号（微分パルサ信号
１０）に接続している。又、この微分パルサ信号の後縁
からトリガ信号を生成しているので、このパルス幅分、
遅延素子１６の遅延量を減少して回路を構成できる。本
考案による場合も従来のウィンドウ・ストローブ機能の
場合に比べて測定精度を劣化させること無しに動作を行
うことができる。
ェイル検出フリップフロップ７の後段に、ウィンドウ・
ストローブ機能かエッジ・ストローブ機能かを選択する
セレクタ２２を設ける。従って、従来のように、前段の
各信号に対してセレクタを配置する必要が無くなり、こ
のため、このセレクタ部の回路規模を縮小できる。又、
当該セレクタ２２の出力端をフェイル記憶のためのフリ
ップフロップ８の入力端に接続し、そして、当該フリッ
プフロップ８のトリガ入力端を、ウィンドウ・ストロー
ブを生成する２信号のうち一方の信号（微分パルサ信号
１０）に接続している。又、この微分パルサ信号の後縁
からトリガ信号を生成しているので、このパルス幅分、
遅延素子１６の遅延量を減少して回路を構成できる。本
考案による場合も従来のウィンドウ・ストローブ機能の
場合に比べて測定精度を劣化させること無しに動作を行
うことができる。
【００１６】
【実施例】本考案の実施例について図面を参照して説明
する。
する。
【００１７】図１は本考案の構成を示すブロック図であ
る。図１に於いて示すように、タイミング・コンパレー
タ３の前にバッファ２１を設ける。当該バッファ２１の
出力はアンドゲート６の１入力端に接続する。
る。図１に於いて示すように、タイミング・コンパレー
タ３の前にバッファ２１を設ける。当該バッファ２１の
出力はアンドゲート６の１入力端に接続する。
【００１８】また、微分パルサ９を通過したＳＴＲＢ１
信号は、遅延素子２３を設けて接続し、当該遅延素子２
３の出力は、ＳＲ型フリップフロップ１１のセット端子
に接続する。又、微分パルサ１０を通過したＳＴＲＢ２
信号は、遅延素子２４を設けて接続し、当該遅延素子２
４の出力は、当該ＳＲ型フリップフロップ１１のリセッ
ト端子に接続する。当該ＳＲ型フリップフロップ１１の
出力は当該アンドゲート６の他の入力端に接続する。こ
こで、遅延素子２３、２４の各遅延量は、アンドゲート
６の入力で両入力信号の検出基準とエッジストローブを
使用したときのタイミングコンパレータ３での検出基準
が一致するように設定する。
信号は、遅延素子２３を設けて接続し、当該遅延素子２
３の出力は、ＳＲ型フリップフロップ１１のセット端子
に接続する。又、微分パルサ１０を通過したＳＴＲＢ２
信号は、遅延素子２４を設けて接続し、当該遅延素子２
４の出力は、当該ＳＲ型フリップフロップ１１のリセッ
ト端子に接続する。当該ＳＲ型フリップフロップ１１の
出力は当該アンドゲート６の他の入力端に接続する。こ
こで、遅延素子２３、２４の各遅延量は、アンドゲート
６の入力で両入力信号の検出基準とエッジストローブを
使用したときのタイミングコンパレータ３での検出基準
が一致するように設定する。
【００１９】なお、遅延素子２３，２４の必要性は次の
理由による。ウインドウストローブはエッジストローブ
の前エッジで生成され検出するが、タイミングコンパレ
ータ３に入るエッジストローブは後ろエッジで検出され
る。このタイミング差を一致させることにより、エッジ
とウインドウストローブを切り換えてもＳＴＲＢ１及び
ＳＴＲＢ２の発生タイミングは同じにすることができ
る。
理由による。ウインドウストローブはエッジストローブ
の前エッジで生成され検出するが、タイミングコンパレ
ータ３に入るエッジストローブは後ろエッジで検出され
る。このタイミング差を一致させることにより、エッジ
とウインドウストローブを切り換えてもＳＴＲＢ１及び
ＳＴＲＢ２の発生タイミングは同じにすることができ
る。
【００２０】次に、アンドゲート６の出力はＤ型フリッ
プフロップ７のリセット端子に接続する。当該Ｄ型フリ
ップフロップ７のトリガ端子には、ＳＲ型フリップフロ
ップ１１の出力信号を供給する。又、Ｄ端子にはハイレ
ベル信号を供給する。Ｄ型フリップフロップ７の反転出
力端は、セレクタ２２を設けて、その１入力端子に接続
する。当該セレクタ２２のセレクト端子には、ウィンド
ウ・ストローブ機能を選ぶかエッジ・ストローブ機能を
選ぶかのセレクト信号を供給する。又、当該セレクタ２
２の他の入力端子には、タイミング・コンパレータ３の
出力を接続する。また、タイミング・コンパレータのタ
イミング端子には、微分パルサ１０の出力を供給する。
プフロップ７のリセット端子に接続する。当該Ｄ型フリ
ップフロップ７のトリガ端子には、ＳＲ型フリップフロ
ップ１１の出力信号を供給する。又、Ｄ端子にはハイレ
ベル信号を供給する。Ｄ型フリップフロップ７の反転出
力端は、セレクタ２２を設けて、その１入力端子に接続
する。当該セレクタ２２のセレクト端子には、ウィンド
ウ・ストローブ機能を選ぶかエッジ・ストローブ機能を
選ぶかのセレクト信号を供給する。又、当該セレクタ２
２の他の入力端子には、タイミング・コンパレータ３の
出力を接続する。また、タイミング・コンパレータのタ
イミング端子には、微分パルサ１０の出力を供給する。
【００２１】次に、セレクタ２２の出力は、Ｄ型フリッ
プフロップ８のデータ入力端子に供給する。また、当該
Ｄ型フリップフロップ８のトリガ端子には、インバータ
１７の出力端を接続する。当該インバータ１７の入力端
子には遅延素子１６の出力端を接続する。又、当該遅延
素子１６の入力端には、遅延素子２４の出力信号を供給
する。
プフロップ８のデータ入力端子に供給する。また、当該
Ｄ型フリップフロップ８のトリガ端子には、インバータ
１７の出力端を接続する。当該インバータ１７の入力端
子には遅延素子１６の出力端を接続する。又、当該遅延
素子１６の入力端には、遅延素子２４の出力信号を供給
する。
【００２２】以上のように、セレクタ部は、一個だけ設
け、生成したフェイル信号を選択するように構成してい
る。なお、バッファ２１は、必ずしも必要でなく、省略
して構成してもよい。又、Ｄ型フリップフロップ８のト
リガ端子には、ＳＴＲＢ２が微分パルサ１０を通過した
ものが、反転して与えられている。すなわち、微分パル
サの後縁によりトリガするように構成している。
け、生成したフェイル信号を選択するように構成してい
る。なお、バッファ２１は、必ずしも必要でなく、省略
して構成してもよい。又、Ｄ型フリップフロップ８のト
リガ端子には、ＳＴＲＢ２が微分パルサ１０を通過した
ものが、反転して与えられている。すなわち、微分パル
サの後縁によりトリガするように構成している。
【００２３】図３に、本考案によるタイミングチャート
を示す。Ｄ型フリップフロップ８のトリガ端子に与える
タイミングについては、従来では、ＳＴＲＢ２の前縁か
ら時間τO を遅延させて供給していた。本考案では、微
分パルサ１０のパルス幅を差し引いた、τN だけ遅延さ
せて供給すればよい。このため、遅延素子１６の遅延量
は、微分パルサ１０のパルス幅分減少し、回路規模を縮
小できる。
を示す。Ｄ型フリップフロップ８のトリガ端子に与える
タイミングについては、従来では、ＳＴＲＢ２の前縁か
ら時間τO を遅延させて供給していた。本考案では、微
分パルサ１０のパルス幅を差し引いた、τN だけ遅延さ
せて供給すればよい。このため、遅延素子１６の遅延量
は、微分パルサ１０のパルス幅分減少し、回路規模を縮
小できる。
【００２４】又、セレクタ部が４分の１の規模に減少し
たのに伴い、この部分の回路規模を縮小できる。
たのに伴い、この部分の回路規模を縮小できる。
【００２５】
【考案の効果】以上説明したように本考案は構成されて
いるので、次に記載する効果を奏する。
いるので、次に記載する効果を奏する。
【００２６】本考案によれば、半導体試験装置用論理比
較回路のウィンドウ・ストローブ機能部に於いて、セレ
クタ部は、一個だけ設け、生成したフェイル信号を選択
するように構成している。従って、このセレクタ部の回
路規模を４分の１に減少できた。また、Ｄ型フリップフ
ロップ８のトリガ端子には、ＳＴＲＢ２が微分パルサ１
０を通過したものが、反転して与えられている。すなわ
ち、微分パルサの後縁によりトリガするように構成して
いる。このため、微分パルサ１０のパルス幅を差し引い
た時間だけ遅延させて供給すればよく、このため、遅延
素子１６の回路規模を縮小できる。この場合でも、測定
精度を劣化させる事無しに動作させることができる。以
上により、ハードウェア規模の縮小が実現できた。
較回路のウィンドウ・ストローブ機能部に於いて、セレ
クタ部は、一個だけ設け、生成したフェイル信号を選択
するように構成している。従って、このセレクタ部の回
路規模を４分の１に減少できた。また、Ｄ型フリップフ
ロップ８のトリガ端子には、ＳＴＲＢ２が微分パルサ１
０を通過したものが、反転して与えられている。すなわ
ち、微分パルサの後縁によりトリガするように構成して
いる。このため、微分パルサ１０のパルス幅を差し引い
た時間だけ遅延させて供給すればよく、このため、遅延
素子１６の回路規模を縮小できる。この場合でも、測定
精度を劣化させる事無しに動作させることができる。以
上により、ハードウェア規模の縮小が実現できた。
【図１】本考案の実施例による構成を示すブロック図で
ある。
ある。
【図２】従来の構成例を示すブロック図である。
【図３】本考案の実施例によるタイミングチャートであ
る。
る。
【図４】従来の実施例によるタイミングチャートであ
る。
る。
１ デバイス ２ レベルコンパレータ ３ タイミングコンパレータ ４、５ ゲート ６ アンドゲート ７、８ Ｄ型フリップフロップ ９、１０ 微分パルサ １１ ＳＲ型フリップフロップ １２、１３、１５、２２ セレクタ １４、１６、２３、２４ 遅延素子 １７ インバータ ２１ バッファ
Claims (1)
- 【請求項１】 半導体試験装置に於ける論理比較回路に
於いて、 ウィンドウ・ストローブによるフェイル検出フリップフ
ロップ（７）の後段に、ウィンドウ・ストローブ機能か
エッジ・ストローブ機能かを選択するセレクタ（２２）
を設け、 当該セレクタ（２２）の出力端をフェイル記憶のための
フリップフロップ（８）の入力端に接続し、 当該フリップフロップ（８）のトリガ入力端を、ウィン
ドウ・ストローブを生成する２信号のうち一方の信号に
接続し、 以上により構成したことを特徴とする半導体試験装置用
論理比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3826993U JP2580680Y2 (ja) | 1993-06-18 | 1993-06-18 | 半導体試験装置用論理比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3826993U JP2580680Y2 (ja) | 1993-06-18 | 1993-06-18 | 半導体試験装置用論理比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH075080U JPH075080U (ja) | 1995-01-24 |
| JP2580680Y2 true JP2580680Y2 (ja) | 1998-09-10 |
Family
ID=12520604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3826993U Expired - Lifetime JP2580680Y2 (ja) | 1993-06-18 | 1993-06-18 | 半導体試験装置用論理比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580680Y2 (ja) |
-
1993
- 1993-06-18 JP JP3826993U patent/JP2580680Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH075080U (ja) | 1995-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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