KR100629538B1 - 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로 - Google Patents

제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로 Download PDF

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Abstract

본 발명의 회로는 다수의 기본 소자의 직렬 회로에 제 1 신호를 제공하기 위한 제 1 의 입력을 가지며, 각각의 기본 소자는 상기 기본 소자의 입력에 제공되는 신호 레벨의 저장을 위한 저장 유니트(M)를 가지며, 상기 저장 유니트(M)의 출력은 그 다음 기본 소자의 입력에 연결되어 있다. 그 외에도, 상기 회로는 각각의 기본 소자의 제어 입력에 연결되어 있으며 제 2 신호(S2)의 제공을 위한 제 2 의 입력, 상기 저장 유니트(M)는 제 2 신호가 제 1 레벨인 경우 선행하는 메모리 소자에 저장된 신호 레벨을 제어하며, 제 2 신호가 제 2 레벨인 경우 그에 저장된 신호 레벨을 그 외에도 상기 회로는 비교 유니트(XOR)를 가지며, 상기의 2개의 인접한 기본 소자의 저장 유니트(M)에 의해 저장되는 신호 레벨이 상기 비교 유니트에 제공된다.

Description

제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로 {CIRCUIT FOR DETERMINING THE TIME DIFFERENCE BETWEEN TWO EDGES OF A FIRST AND OF A SECOND DIGITAL SIGNAL}
본 발명은 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로에 관한 것이다.
이러한 종류의 회로는 DE-C1 195 06 543에 공지되어 있다. 상기 회로의 경우 인버터의 직렬 회로에 제 1 신호가 제공된다. 연속하는 2개의 인버터의 출력은 AND-게이트의 입력에 연결되어 있다. 상기 AND-게이트는 제 2 신호에 의해 활성화(activated) 또는 비활성화(deactivated)될 수 있다. 상기 제 2 신호가 상승(positive) 에지인 경우 상기 AND-게이트가 활성화되고, 이어서 상기 AND-게이트는 그의 출력에서 입력 신호들을 비교하여 상기 제 1 신호의 상승 에지가 상기 AND-게이트에 연결된 직렬 회로의 인버터를 이미 통과하였는지의 여부를 표시한다. 상기 AND-게이트의 출력 신호는 플립-플롭 회로에 저장된다.
본 발명의 목적은 종래 기술에서보다 더 적은 수의 소자를 필요로 하는 전술된 형태의 회로를 제공하는데 있다.
상기 목적은 제 1 항에 따른 회로에 의해 달성된다. 본 발명의 바람직한 실 시예 및 개선예는 종속항의 대상이 된다.
제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 본 발명에 따른 회로는 다수의 기본 소자로 구성된 직렬 회로에 제 1 신호를 제공하기 위한 제 1 입력을 갖는다. 상기 기본 소자 각각은 상기 기본 소자의 입력에 인가되는 신호 레벨을 저장하기 위한 저장 유니트를 가지며, 이때 상기 저장 유니트의 출력은 다음 기본 소자의 입력에 연결되어 있다. 그 외에도, 본 발명에 따른 상기 회로는 상기 제 2 신호를 제공하기 위한 제 2 입력을 가지며, 상기 제 2 입력은 각각의 기본 소자의 제어 입력에 연결되어 있다. 상기 저장 유니트는 상기 제 2 신호가 제 1 레벨인 경우 선행하는 저장 유니트에 저장된 신호 레벨을 채택하고, 제 2 신호가 제 2 레벨인 경우 저장 유니트 각각에 저장된 신호 레벨을 유지한다. 그 외에도, 상기 회로는 서로 인접하는 기본 소자의 저장 유니트에 저장된 신호 레벨이 인가되는 비교 유니트를 가지며, 상기 비교 유니트는 그의 출력부에서 상응하는 결과 신호를 제공한다. 이때 상기 비교 유니트는 2개의 동일한 신호 레벨이 제공되는 경우와 2개의 서로 다른 신호 레벨이 제공되는 경우에 각각 서로 다른 결과(event) 신호를 제공한다.
그러므로 본 발명에 따라 기본 소자의 직렬 회로 내에, 즉 제 1 신호의 신호 경로에 저장 유니트가 배열된다. 상기 기본 소자의 직렬 회로는 직렬 회로의 입력부에서 제 1 신호의 에지가 발생하는 시간과 제 2 신호의 에지가 발생하는 시간 사이의 시간차를 검출하는데 이용되며 지연 라인(delay line)의 기능을 갖는다. 따라서 상기 직렬 회로내에 통합된 저장 유니트는 내부에 저장된 신호 레벨과 비교하여 그의 출력에서의 신호 레벨을 지연시키며, 그 결과 제 1 신호의 에지를 지연시킨다.
즉, 상기 저장 유니트는 2가지 기능에 이용된다: 한편으로 제 1 신호의 에지가 제 2 신호의 에지 발생 때까지 상기 기본 소자의 직렬 회로를 통해 얼마나 멀리 진행되는지에 대한 정보의 저장에 이용되며, 다른 한편으로 상기 기본 소자의 직렬 회로를 통해 전파되는 제 1 신호의 에지의 지연에 이용된다. 그에 반해 전술한 DE-C1 195 06 543의 경우에 직렬 회로에서 제 1 신호를 지연하고, 제 2 신호의 에지의 발생 시에 검출된 결과를 저장하기 위해 다양한 소자들이 사용된다. 상기 특허 공보에서 전자의 경우에 인버터가 사용되고 후자의 경우에 플립 플롭이 사용된다. 그러므로 종래 기술에 비해 본 발명에 따른 회로는 저장 유니트의 2가지 기능 때문에 적은 수의 소자로도 원활하게 동작할 수 있다.
본 발명은 하기에서 도면을 이용해 상술된다.
도 1 은 본 발명의 실시예를 도시한 도면이고;
도 2 는 도 1 의 제 1 신호 및 제 2 신호의 파형을 나타낸 도면이다.
도 1 의 본 발명에 따른 회로는 기본 소자들의 직렬 회로를 가지며, 상기 기본 소자 각각은 제 1 의 스위칭 유니트(SW1)와 저장 유니트(M)를 포함한다. 각각의 저장 유니트(M)는 홀드 회로를 형성하는 2개의 역병렬(antiparallel) 인버터(I)와 그 뒤에 접속된 또 다른 인버터(I)를 갖는다. 상기 기본 소자의 직렬 회로의 입력부 제 1 신호(S1)가 인가된다. 모든 제 1 스위칭 유니트(SW1)가 도통하면, 제 1 신호(S1)의 에지가 상기 기본 소자의 직렬 회로를 통과하고, 이때 상기 저장 유니트(M)의 인버터(I)에 의해 지연된다. 모든 제 1 스위칭 유니트(SW1)는 제 2 신호(S2)에 연결되어 있는 제어 입력을 갖는다. 상기 제 1 스위칭 유니트(SW1)의 스위칭 모드는 제 2 신호(S2)의 신호 레벨에 의해 정해진다. 이는 하기에서 도 2를 이용해 상술된다.
도 2에는 상기 두 신호(S1, S2)의 파형이 도시되어 있다. 제 1 시점(t1) 이전에서 두 신호(S1, S2)는 로우(low) 레벨을 갖는다. 이 경우 제 2 신호(S2)의 로우 레벨에 의해 모든 제 1 스위칭 유니트(SW1)가 도통하게 된다. 그러므로 제 1 신호(S1)의 로우 레벨은 모든 저장 유니트(M)에 저장된다. 제 1 시점(t1)에서 상기 제 1 신호(S1)는 상승 에지를 가지며, 상기 상승 에지는 상기 기본 소자들의 직렬 회로를 통해 전달된다. 이 때 제 1 스위칭 유니트(SW1)는 제 2 신호(S2)의 로우 레벨 때문에 도통된다. 제 2 시점(t2)에서 제 2 신호(S2)가 로우 레벨로부터 하이(high) 레벨로 변경되며, 상기 하이 레벨은 모든 제 1 스위칭 유니트(SW1)가 동시에 디스에이블되도록 한다. 그러므로 제 2 시점(t2)에서는 상기 저장 유니트(M)가 그 내부에 저장된 신호 레벨을 유지한다. 이 때문에 상기 저장 유니트(M)는 상기 제 1 신호(S1)의 상승 에지가 시점(t2)까지 연장될 때까지는 그 다음의 저장 유니트(M)와는 다른 레벨을 저장한다.
도 1에서 2개의 인접하는 저장 유니트(M)의 입력이 각각 XOR-게이트의 입력에 연결되어 있다. XOR-게이트의 입력들에 인가되어 상응하는 저장 유니트(M)에 저장된 두 신호 레벨이 서로 다르면, 상기 XOR-게이트의 출력부에서 하이 레벨이 발생한다. 그러므로 상기 XOR-게이트는 제 2 신호(S2)의 상승 에지가 발생하기 전에, 상기 제 1 신호(S1)의 상승 에지가 상기 기본 소자들의 직렬 회로를 통해 어디까지 연장되는지를 결정하는데 사용될 수 있다. 상기 XOR-게이트의 출력 신호는 제 2 신호(S2)의 에지가 제 1 신호(S1)의 에지와 비교하여 얼마나 지연되는지를 보여준다.
상기 XOR-게이트의 출력 신호를 계산하기 위해, 본 발명에 따른 회로의 또 다른 소자가 도 1에 도시된 것처럼 제공될 수 있다. 도 1 의 회로는 다수의 지연 소자들(V)의 직렬 회로를 갖는다. 각각의 지연 소자는 2개의 인버터(I)의 직렬 회로를 갖는다. 각각의 지연 소자(V)의 출력은 제 2 스위칭 유니트(SW2)에 의해 출력부(OUT)에 연결되어 있다. 상기 지연 소자(V)와 제 2 스위칭 유니트(SW2)는 지연 유니트를 형성하며, 이 때 상기 지연 유니트의 입력은 상기 지연 소자(V)의 직렬 회로의 입력이다. 상기 지연 유니트의 입력부에 기준 신호(REF)가 인가된다. 제 2 스위칭 유니트(SW2)는 각각 제어 입력부를 가지며, 상기 제어 입력부는 XOR-게이트 중 하나의 출력에 연결되어 있다. 제 2 시점(t2)에서 상기 제 2 신호(S2)의 상승 에지의 발생 후에 상기 XOR-게이트 중 하나의 출력 신호만이 하이 레벨을 갖는다. 제 2 스위칭 유니트(SW2)는, 상기 제 2 스위칭 유니트의 제어 입력부에 로우 레벨이 제공되면, 디스에이블되고, 하이 레벨이 제공되면, 도통된다. 그러므로 제 2 시점(t2)에서 제 2 스위칭 유니트(SW2)만이 도통하며, 그의 XOR-게이트는 출력에서 하이 레벨을 제공한다. 상기 기준 신호(REF)의 에지는 지연 소자(V)를 통해 지연되어 상기 지연 유니트의 출력부(OUT)에 출력된다. 이 때 지연의 정도는 상기 지연 소자(V) 중 몇 개가 도통하는지에 따른다. 이는 다시 제 2 의 스위칭 유니트(SW2) 중 어느 것이 도통하는지에 따라 정해진다. 그러므로 상기 기준 신호(REF)의 지연은 지연 유니트에 의해 상기 XOR-게이트의 출력 신호에 따라서 조정되고, 그 결과 상기 두 신호(S1, S2)의 에지 사이의 시간차에 따라서 조정된다.
기준 신호(REF)로서 특히 클록 신호가 적합하다. 상기 제 1 및 제 2 스위칭 유니트(SW1, SW2)는 예를 들어 트랜지스터를 이용해 실현될 수 있다. 이것은 특히 트랜스퍼 게이트이다. 저장 유니트(M)로서 도 1에 도시된 것과 다른 것이 이용될 수도 있다. 각각의 경우에 도 1의 상단에 도시된 기본 소자의 직렬 회로 배열의 장점은 내부의 저장 유니트(M)가 그의 메모리 기능 이외에 상기 기본 소자의 직렬 회로 안에서 제 1 신호(S1)의 에지의 지연에 이용된다는 것이다. 즉, 상기 저장 유니트(M)는 2가지 기능을 수행한다. 그러므로 직렬 회로에서 부가의 지연 소자가 또는 상기 기본 소자들의 직렬 회로 밖에서 부가의 저장 수단이 없어도 되므로, 도시된 회로는 상대적으로 적은 소자로 동작할 수 있다.
도 1과 달리, 상기 기본 소자는 저장 유니트(M)와 제 1 스위칭 유니트(SW1)외에도 예를 들어 또 다른 인버터의 형태인 지연 유니트를 포함하여 기본 소자마다 더 큰 지연 시간을 얻을 수 있다. 도 1에 도시된 인버터(I)를 통한 저장 유니트(M) 구현의 장점은 적은 수의 소자로 매우 간단하게 구성할 수 있다는 것이다. 동시에 상기 저장 유니트(M)내의 인버터(I)의 직렬 회로를 통해 종래의 지연 회로에서처럼 상기 직렬 회로를 통해 제 1 신호(S1)의 원하는 지연이 간단하고 정확하게 조정되는 장점이 얻어진다.

Claims (5)

  1. 제 1 신호를 수신하기 위한 제 1 입력;
    연속하여 직렬로 접속되고, 각각 입력 및 제어 입력을 구비한 제 1 스위칭 유니트 및 출력을 구비한 저장 유니트를 가지는 다수의 기본 소자들 - 상기 다수의 기본 소자들은 상기 제 1 신호를 수신하기 위한 상기 제 1 입력에 접속된 입력을 구비한 제 1 기본 소자를 가지고, 상기 다수의 기본 소자들 중 각각의 기본 소자의 입력은 상기 제 1 기본 소자의 입력을 제외하고 각각의 선행하는 기본 소자의 출력에 접속됨 - ;
    제 2 신호를 수신하기 위한 제 2 입력 - 상기 제 2 입력은 상기 다수의 기본 소자들 중 각각의 기본 소자의 상기 제어 입력에 접속되고, 상기 다수의 기본 소자들 중 각각의 기본 소자는 상기 제 1 기본 소자를 제외하고 만약 상기 제 2 신호가 제 1 레벨을 가지면 상기 저장 유니트는 상기 다수의 기본 소자들 중 바로 선행하는 기본 소자의 저장 유니트에 이미 저장된 신호 레벨을 저장하고, 상기 제 2 신호가 제 2 레벨을 가지면 상기 저장 유니트는 이전에 저장된 신호 레벨을 유지하도록 구성됨 - ; 및
    출력들을 가지는 다수의 비교 유니트들 - 상기 다수의 비교 유니트들 중 각각의 비교 유니트는 상기 다수의 기본 소자들 중 두개의 인접하는 기본 소자들의 상기 저장 유니트들에 의해 저장된 신호 레벨을 수신하고, 상기 각각의 비교 유니트는 상기 다수의 기본 소자들 중 두개의 인접하는 기본 소자들의 상기 저장 유니트들로부터 두개의 동일한 신호 레벨들이 수신될 때와 두개의 서로 다른 신호 레벨들이 수신될 때 상기 출력에 서로다른 결과 신호를 제공함 - 을 포함하는 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로.
  2. 제 1 항에 있어서, 상기 다수의 기본 소자들 중 각각의 기본 소자는 상기 저장 유니트와 직렬 접속된 제 1 스위칭 유니트를 포함하고, 상기 다수의 기본 소자들 중 각각의 기본 소자의 상기 제 1 스위칭 유니트는 상기 다수의 기본 소자들 중 각각의 기본 소자의 상기 제어 입력을 한정하는 제어 입력을 가지는 것을 특징으로 하는 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로.
  3. 제 1 항에 있어서, 상기 다수의 비교 유니트들 중 각각의 비교 유니트는 배타적 논리합(XOR) 게이트인 것을 특징으로 하는 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로.
  4. 제 1 항에 있어서,
    기준 신호를 수신하기 위한 입력과 출력을 가지는 지연 유니트를 포함하는데, 상기 지연 유니트는 각각 출력을 가지는 직렬 접속된 다수의 지연 소자들을 포함하고, 각각 상기 다수의 지연 소자들 중 각각의 지연 소자의 출력과 상기 지연 유닛의 상기 출력 사이에 구성되는 다수의 제 2 스위칭 유니트들을 가지며,
    상기 다수의 제 2 스위칭 유니트들 중 각각의 제 2 스위칭 유니트는 상기 다수의 비교 유니트들 중 각각의 비교 유니트의 상기 출력에 접속된 제어 입력을 가지는 것을 특징으로 하는 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로.
  5. 제 1 항에 있어서,
    상기 다수의 기본 소자들 중 각각의 기본 소자의 상기 저장 유니트는 2개의 역병렬(antiparallel) 접속된 인버터들을 가지는 것을 특징으로 하는 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로.
KR1020017000262A 1998-07-08 1999-07-01 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로 KR100629538B1 (ko)

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