JP2002520928A - 第１と第２のデジタル信号のエッジ間の時間差を検出する回路 - Google Patents
第１と第２のデジタル信号のエッジ間の時間差を検出する回路Info
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- JP2002520928A JP2002520928A JP2000559438A JP2000559438A JP2002520928A JP 2002520928 A JP2002520928 A JP 2002520928A JP 2000559438 A JP2000559438 A JP 2000559438A JP 2000559438 A JP2000559438 A JP 2000559438A JP 2002520928 A JP2002520928 A JP 2002520928A
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Abstract
(57)【要約】
第１の信号（Ｓ１）が供給される第１の入力側と、第２の信号（Ｓ２）が供給される第２の入力側と、比較ユニット（ＸＯＲ）とを有する、第１と第２のデジタル信号のエッジ間の時間差を検出する回路であって、前記第１の信号（Ｓ１）は複数の基本素子からなる直列回路に供給され、各基本素子は、該基本素子の入力側に印加される信号レベルを記憶するための記憶ユニット（Ｍ）を有し、該記憶ユニット（Ｍ）の出力側は次の基本素子の入力側と接続されており、前記第２の入力側は各基本素子の制御入力側と接続されており、前記記憶ユニット（Ｍ）は、第２の信号が第１のレベルにあるとき、先行の記憶ユニットに記憶された信号レベルを引き継ぎ、第２の信号が第２のレベルにあるとき、それぞれ記憶されている信号レベルを維持し、前記比較ユニットには、隣接する２つの基本素子の記憶ユニット（Ｍ）により記憶された信号レベルが供給される。
Description
【０００１】 本発明は、第１と第２のデジタル信号のエッジ間の時間差を検出するための装
置に関する。
置に関する。
【０００２】 この種の回路はＤＥ−Ｃ１ １９５０６５４３に記載されている。この回路で
は、インバータからなる直列回路に第１の信号が供給される。それぞれ順次連続
する２つのインバータの出力側はＡＮＤゲートの入力側と接続されている。ＡＮ
Ｄゲートは第２の信号によりアクティブまたは非アクティブにされる。第２の信
号の正エッジでＡＮＤゲートがアクティブにされ、これに続いてＡＮＤゲートは
その入力信号の比較によりその出力側に、第１の信号の正エッジがすでにこれら
と接続された直列回路のインバータを通過したか否かを指示する。ＡＮＤゲート
の出力信号はフリップフロップ回路に記憶される。
は、インバータからなる直列回路に第１の信号が供給される。それぞれ順次連続
する２つのインバータの出力側はＡＮＤゲートの入力側と接続されている。ＡＮ
Ｄゲートは第２の信号によりアクティブまたは非アクティブにされる。第２の信
号の正エッジでＡＮＤゲートがアクティブにされ、これに続いてＡＮＤゲートは
その入力信号の比較によりその出力側に、第１の信号の正エッジがすでにこれら
と接続された直列回路のインバータを通過したか否かを指示する。ＡＮＤゲート
の出力信号はフリップフロップ回路に記憶される。
【０００３】 本発明の課題は、冒頭に述べた形式の回路において、従来技術と比較して少数
の回路素子しか必要でないように構成することである。
の回路素子しか必要でないように構成することである。
【０００４】 この課題は請求項１の回路によって解決される。本発明の有利な実施例および
改善形態は従属請求項に記載されている。
改善形態は従属請求項に記載されている。
【０００５】 第１と第２のデジタル信号のエッジ間の時間差を検出するための本発明の回路
は、第１の信号を複数の基本素子からなる直列回路に供給するための第１の入力
側を有する。基本素子の各々は記憶ユニットを、基本素子の入力側に印加された
信号レベルを記憶するために有する。ここで記憶ユニットの出力側は次の基本素
子の入力側と接続されている。さらに回路は、第２の信号が供給される第２の入
力側を有し、この第２の入力側は各基本素子の制御入力側と接続されている。記
憶ユニットは、第２信号が第１のレベルにあるとき、先行する記憶ユニットに記
憶された信号レベルを引き継ぎ、第２の信号が第２のレベルにあるとき、それぞ
れそれらに記憶された信号レベルを維持する。さらに回路は複数の比較ユニット
を有し、これらの比較ユニットにはそれぞれ２つの隣接する基本素子の記憶ユニ
ットに記憶された信号レベルが供給される。これに基づいて比較ユニットはその
出力側に相応の結果信号を送出する。ここで比較ユニットは、同じレベルの２つ
の信号が供給される際には、レベルの異なる２つの信号が供給される場合とはそ
れぞれ異なる結果信号を送出する。
は、第１の信号を複数の基本素子からなる直列回路に供給するための第１の入力
側を有する。基本素子の各々は記憶ユニットを、基本素子の入力側に印加された
信号レベルを記憶するために有する。ここで記憶ユニットの出力側は次の基本素
子の入力側と接続されている。さらに回路は、第２の信号が供給される第２の入
力側を有し、この第２の入力側は各基本素子の制御入力側と接続されている。記
憶ユニットは、第２信号が第１のレベルにあるとき、先行する記憶ユニットに記
憶された信号レベルを引き継ぎ、第２の信号が第２のレベルにあるとき、それぞ
れそれらに記憶された信号レベルを維持する。さらに回路は複数の比較ユニット
を有し、これらの比較ユニットにはそれぞれ２つの隣接する基本素子の記憶ユニ
ットに記憶された信号レベルが供給される。これに基づいて比較ユニットはその
出力側に相応の結果信号を送出する。ここで比較ユニットは、同じレベルの２つ
の信号が供給される際には、レベルの異なる２つの信号が供給される場合とはそ
れぞれ異なる結果信号を送出する。
【０００６】 本発明によれば記憶ユニットを、基本素子からなる直列回路内部に、すなわち
第１の信号の信号経路内に配置することが提案される。基本素子からなる直列回
路は、第１の信号のエッジが直列回路の入力側に発生した時点と、第２の信号の
エッジが発生した時点との間の時間差を検出し、かつ伝搬時間チェーンの機能を
有する。したがってこの直列回路に組み込まれる記憶ユニットは第１の信号のエ
ッジの伝搬時間を遅延させる。これら記憶ユニットはそれぞれ、その出力側に発
生する信号レベルをそれらに記憶すべき信号レベルに対して遅延させるのである
。
第１の信号の信号経路内に配置することが提案される。基本素子からなる直列回
路は、第１の信号のエッジが直列回路の入力側に発生した時点と、第２の信号の
エッジが発生した時点との間の時間差を検出し、かつ伝搬時間チェーンの機能を
有する。したがってこの直列回路に組み込まれる記憶ユニットは第１の信号のエ
ッジの伝搬時間を遅延させる。これら記憶ユニットはそれぞれ、その出力側に発
生する信号レベルをそれらに記憶すべき信号レベルに対して遅延させるのである
。
【０００７】 記憶ユニットは２つの機能に用いる。第１の機能は、第１の信号のエッジが第
２の信号のエッジが発生するまでに、基本素子の直列回路を通ってどこまで伝播
したかという情報の記憶である。第２の機能は、基本素子の直列回路を通って伝
播する第１の信号のエッジの遅延である。これに対して冒頭に述べたＤＥ−Ｃ１
１９５０６５４３では、第１の直列回路での信号の遅延を行う素子と、第２の
信号のエッジが発生した時に検出された結果の記憶を行う素子とが異なる。前記
の刊行物では、第１の場合がインバータであり、第２の場合がフリップフロップ
である。これに対し本発明の回路は、その記憶素子の二重機能に基づき比較的少
数の素子で十分である。
２の信号のエッジが発生するまでに、基本素子の直列回路を通ってどこまで伝播
したかという情報の記憶である。第２の機能は、基本素子の直列回路を通って伝
播する第１の信号のエッジの遅延である。これに対して冒頭に述べたＤＥ−Ｃ１
１９５０６５４３では、第１の直列回路での信号の遅延を行う素子と、第２の
信号のエッジが発生した時に検出された結果の記憶を行う素子とが異なる。前記
の刊行物では、第１の場合がインバータであり、第２の場合がフリップフロップ
である。これに対し本発明の回路は、その記憶素子の二重機能に基づき比較的少
数の素子で十分である。
【０００８】 本発明を以下、図面に基づき詳細に説明する。
【０００９】 図１は、本発明の実施例を示す。
【００１０】 図２は、図１から第１の信号と第２の信号の信号経過を示す。
【００１１】 図１の本発明の回路は、基本素子からなる直列回路を有する。これら基本素子
の各々は第１の切換ユニットＳＷ１と記憶ユニットＭを有する。各記憶ユニット
Ｍは逆並列に接続された２つのインバータＩと、これらに後置接続された別のイ
ンバータＩを有している。逆並列に接続された２つのインバータＩは保持回路を
形成する。基本素子の直列回路の入力側には第１の信号Ｓ１が供給される。第１
の切換ユニットＳＷ１がすべて導通接続されていれば、第１の信号Ｓ１のエッジ
は基本素子の直列回路を通過し、そのとき記憶ユニットＭのインバータＩにより
遅延される。各第１の切換ユニットＳＷ１は制御入力側を有し、この制御入力側
は第２の信号Ｓ２と接続されている。第１の切換ユニットＳＷ１の切換状態は第
２の信号Ｓ２の信号レベルによって決められる。このことを以下、図２に基づい
て説明する。
の各々は第１の切換ユニットＳＷ１と記憶ユニットＭを有する。各記憶ユニット
Ｍは逆並列に接続された２つのインバータＩと、これらに後置接続された別のイ
ンバータＩを有している。逆並列に接続された２つのインバータＩは保持回路を
形成する。基本素子の直列回路の入力側には第１の信号Ｓ１が供給される。第１
の切換ユニットＳＷ１がすべて導通接続されていれば、第１の信号Ｓ１のエッジ
は基本素子の直列回路を通過し、そのとき記憶ユニットＭのインバータＩにより
遅延される。各第１の切換ユニットＳＷ１は制御入力側を有し、この制御入力側
は第２の信号Ｓ２と接続されている。第１の切換ユニットＳＷ１の切換状態は第
２の信号Ｓ２の信号レベルによって決められる。このことを以下、図２に基づい
て説明する。
【００１２】 図２には、２つの信号Ｓ１，Ｓ２の信号経過が示されている。第１の時点Ｔ１
の前で２つの信号Ｓ１，Ｓ２は低レベルを有する。この実施例では、第２の信号
Ｓ２低レベルは、第１の切換ユニットＳＷ１すべてが導通に切り替わるように作
用する。第１の時点ｔ１で第１の信号Ｓ１は正のエッジを有し、この正のエッジ
は基本素子の直列回路によって伝送される。ここで第１の切換ユニットＳＷ１は
、第２の信号Ｓ２が低レベルであるので導通に切り替わる。第２の時点ｔ２で第
２の信号Ｓ２は低レベルから高レベルに変化する。この高レベルは、第１の切換
素子がすべて同時に遮断されるように作用する。これにより、時点ｔ２で記憶ユ
ニットＭがこれらに記憶された信号レベルをそれぞれ維持するようになる。これ
により、第１の信号Ｓ１の正のエッジが時点ｔ２までに伝播した各記憶ユニット
Ｍが、後続の記憶ユニットＭとは異なるレベルを記憶するようになる。
の前で２つの信号Ｓ１，Ｓ２は低レベルを有する。この実施例では、第２の信号
Ｓ２低レベルは、第１の切換ユニットＳＷ１すべてが導通に切り替わるように作
用する。第１の時点ｔ１で第１の信号Ｓ１は正のエッジを有し、この正のエッジ
は基本素子の直列回路によって伝送される。ここで第１の切換ユニットＳＷ１は
、第２の信号Ｓ２が低レベルであるので導通に切り替わる。第２の時点ｔ２で第
２の信号Ｓ２は低レベルから高レベルに変化する。この高レベルは、第１の切換
素子がすべて同時に遮断されるように作用する。これにより、時点ｔ２で記憶ユ
ニットＭがこれらに記憶された信号レベルをそれぞれ維持するようになる。これ
により、第１の信号Ｓ１の正のエッジが時点ｔ２までに伝播した各記憶ユニット
Ｍが、後続の記憶ユニットＭとは異なるレベルを記憶するようになる。
【００１３】 図１には、２つの隣接する記憶ユニットＭの入力側がＸＯＲゲートの入力側と
接続されている様子が示されている。ＸＯＲゲートの出力側には、これに供給さ
れる２つの信号レベルが相互に異なるときにだけ高レベルが形成される。供給さ
れる信号レベルは相応の記憶ユニットＭに記憶されている。したがってＸＯＲゲ
ートによって、第２の信号Ｓ２の正のエッジが発生する前に、第１の信号Ｓ１の
正のエッジがどこまで基本素子の直列回路を通って伝播したかを検出することが
できる。したがってＸＯＲゲートの出力信号は、第２の信号Ｓ２のエッジが第１
の信号Ｓ１のエッジに対してどれだけ遅延されたかを指示する。
接続されている様子が示されている。ＸＯＲゲートの出力側には、これに供給さ
れる２つの信号レベルが相互に異なるときにだけ高レベルが形成される。供給さ
れる信号レベルは相応の記憶ユニットＭに記憶されている。したがってＸＯＲゲ
ートによって、第２の信号Ｓ２の正のエッジが発生する前に、第１の信号Ｓ１の
正のエッジがどこまで基本素子の直列回路を通って伝播したかを検出することが
できる。したがってＸＯＲゲートの出力信号は、第２の信号Ｓ２のエッジが第１
の信号Ｓ１のエッジに対してどれだけ遅延されたかを指示する。
【００１４】 ＸＯＲゲートの出力信号をさらに評価するために、本発明の回路には他の素子
が設けられており、これが図１に示されている。図１の回路は、複数の遅延素子
Ｖの直列回路を有する。各遅延素子は２つのインバータＩの直列回路を有する。
各遅延素子Ｖの出力側は第２の切換ユニットＳＷ２を介して出力側ＯＵＴと接続
されている。遅延素子Ｖと第２の切換ユニットＳＷ２とは遅延ユニットを形成し
、その入力側は遅延素子Ｖの直列回路の入力側である。遅延ユニットの入力側に
は基準信号ＲＥＦが供給される。第２の切換ユニットＳＷ２はそれぞれ１つの制
御入力側を有する。この制御入力側は各ＸＯＲゲートの出力側と接続されている
。第２の信号Ｓ２の正のエッジが時点ｔ２で発生した後、ＸＯＲゲートの出力信
号だけが高レベルを有する。第２の切換ユニットＳＷ２は、その制御入力側に低
レベルが供給されるとき阻止され、高レベルが供給されるとき導通する。したが
って第２の時点ｔ２では、そのＸＯＲゲートが出力側に高レベルを送出する第２
の切換ユニットＳＷ２だけが導通する。基準信号ＲＥＦのエッジは遅延素子Ｖに
よって遅延されて遅延ユニットの出力側ＯＵＴに出力される。ここで遅延の程度
は、遅延素子Ｖのいくつが通過されたかに依存する。これはさらに第２の切換ユ
ニットＳＷ２のどれがそれぞれ導通しているかにより検出される。このようにし
て基準信号ＲＥＦの遅延を遅延ユニットにより、ＸＯＲゲートの出力信号に依存
して調整することができ、ひいては２つの信号Ｓ１、Ｓ２のエッジ間の時間差に
依存して調整することができる。
が設けられており、これが図１に示されている。図１の回路は、複数の遅延素子
Ｖの直列回路を有する。各遅延素子は２つのインバータＩの直列回路を有する。
各遅延素子Ｖの出力側は第２の切換ユニットＳＷ２を介して出力側ＯＵＴと接続
されている。遅延素子Ｖと第２の切換ユニットＳＷ２とは遅延ユニットを形成し
、その入力側は遅延素子Ｖの直列回路の入力側である。遅延ユニットの入力側に
は基準信号ＲＥＦが供給される。第２の切換ユニットＳＷ２はそれぞれ１つの制
御入力側を有する。この制御入力側は各ＸＯＲゲートの出力側と接続されている
。第２の信号Ｓ２の正のエッジが時点ｔ２で発生した後、ＸＯＲゲートの出力信
号だけが高レベルを有する。第２の切換ユニットＳＷ２は、その制御入力側に低
レベルが供給されるとき阻止され、高レベルが供給されるとき導通する。したが
って第２の時点ｔ２では、そのＸＯＲゲートが出力側に高レベルを送出する第２
の切換ユニットＳＷ２だけが導通する。基準信号ＲＥＦのエッジは遅延素子Ｖに
よって遅延されて遅延ユニットの出力側ＯＵＴに出力される。ここで遅延の程度
は、遅延素子Ｖのいくつが通過されたかに依存する。これはさらに第２の切換ユ
ニットＳＷ２のどれがそれぞれ導通しているかにより検出される。このようにし
て基準信号ＲＥＦの遅延を遅延ユニットにより、ＸＯＲゲートの出力信号に依存
して調整することができ、ひいては２つの信号Ｓ１、Ｓ２のエッジ間の時間差に
依存して調整することができる。
【００１５】 基準信号ＲＥＦとして、とりわけクロック信号が適する。第１と第２の切換ユ
ニットＳＷ１，ＳＷ２は、例えばトランジスタにより実現することができる。こ
こでは伝送ゲートとすることができる。記憶ユニットＭとして図１に示したもの
とは別の素子を使用することもできる。しかしいずれにしろ図１の上部に示した
基本素子の直列回路構成は、この中に含まれる記憶ユニットＭがその記憶機能を
果たす以外に、第１の信号Ｓ１のエッジが基本素子の直列回路内で遅延されると
いう利点を有する。したがって記憶ユニットＭは二重機能を果たす。このように
して付加的な遅延素子を直列回路内に、または付加的な記憶手段を基本素子の直
列回路外に設ける必要がなくなり、そのため図示の回路は比較的少数の素子で十
分である。
ニットＳＷ１，ＳＷ２は、例えばトランジスタにより実現することができる。こ
こでは伝送ゲートとすることができる。記憶ユニットＭとして図１に示したもの
とは別の素子を使用することもできる。しかしいずれにしろ図１の上部に示した
基本素子の直列回路構成は、この中に含まれる記憶ユニットＭがその記憶機能を
果たす以外に、第１の信号Ｓ１のエッジが基本素子の直列回路内で遅延されると
いう利点を有する。したがって記憶ユニットＭは二重機能を果たす。このように
して付加的な遅延素子を直列回路内に、または付加的な記憶手段を基本素子の直
列回路外に設ける必要がなくなり、そのため図示の回路は比較的少数の素子で十
分である。
【００１６】 図１との変形で、基本素子は記憶ユニットＭと第１の切換ユニットＳＷ１の他
に別の遅延ユニットを例えば別のインバータの形態で含むことができる。このよ
うにしてさらに大きな遅延時間を各遅延素子ごとに達成することができる。図１
に示された記憶ユニットＭは３つのインバータＩによって実現されている。この
実現例は構造が簡単で少数の素子しか有していないという利点を有する。同時に
インバータＩの直列回路によって、記憶ユニットＭ内で通常の遅延回路と同じよ
うに、第１の信号Ｓ１の所望の伝搬時間を簡単かつ精確に直列回路によって調整
できるという利点が得られる。
に別の遅延ユニットを例えば別のインバータの形態で含むことができる。このよ
うにしてさらに大きな遅延時間を各遅延素子ごとに達成することができる。図１
に示された記憶ユニットＭは３つのインバータＩによって実現されている。この
実現例は構造が簡単で少数の素子しか有していないという利点を有する。同時に
インバータＩの直列回路によって、記憶ユニットＭ内で通常の遅延回路と同じよ
うに、第１の信号Ｓ１の所望の伝搬時間を簡単かつ精確に直列回路によって調整
できるという利点が得られる。
【図１】 図１は、本発明の実施例を示す。
【図２】 図２は、図１から第１の信号と第２の信号の信号経過を示す。
Claims (5)
- 【請求項１】 第１の信号（Ｓ１）が供給される第１の入力側と、第２の信
号（Ｓ２）が供給される第２の入力側と、比較ユニット（ＸＯＲ）とを有する、
第１と第２のデジタル信号のエッジ間の時間差を検出する回路であって、 前記第１の信号（Ｓ１）は複数の基本素子からなる直列回路に供給され、 各基本素子は、該基本素子の入力側に印加される信号レベルを記憶するための
記憶ユニット（Ｍ）を有し、 該記憶ユニット（Ｍ）の出力側は次の基本素子の入力側と接続されており、 前記第２の入力側は各基本素子の制御入力側と接続されており、 前記記憶ユニット（Ｍ）は、第２の信号が第１のレベルにあるとき、先行の記
憶ユニットに記憶された信号レベルを引き継ぎ、第２の信号が第２のレベルにあ
るとき、それぞれ記憶されている信号レベルを維持し、 前記比較ユニットには、隣接する２つの基本素子の記憶ユニット（Ｍ）により
記憶された信号レベルが供給され、これに基づき比較ユニットはその出力側に相
応の結果信号を送出し、 各比較ユニットは、同じレベルの信号が２つ供給されるとき、レベルの異なる
信号が２つ供給されるときとは異なる結果信号を送出する、 ことを特徴とする回路。 - 【請求項２】 基本素子は、第１の切換ユニット（ＳＷ１）と記憶ユニット
（Ｍ）との直列回路をそれぞれ有し、 基本素子の制御入力側は前記切換ユニットの制御入力側である、請求項１記載
の回路。 - 【請求項３】 比較ユニット（ＸＯＲ）はＸＯＲゲートである、請求項１ま
たは２記載の回路。 - 【請求項４】 基準信号（ＲＥＦ）の供給される入力側と出力側とを備えた
遅延ユニットを有し、 該遅延ユニットの入力側は複数の遅延素子（Ｖ）からなる直列回路と接続され
ており、 該遅延ユニットは第２の切換ユニット（ＳＷ２）を有し、 該第２の切換ユニットは、遅延素子の各１つの出力側と遅延ユニットの出力側
（ＯＵＴ）との間に配置されており、 第２の切換ユニット（ＳＷ２）は制御入力側を有し、 該制御入力側は比較ユニット（ＸＯＲ）の出力側と接続されている、請求項１
から３までのいずれか１項記載の回路。 - 【請求項５】 記憶ユニットはそれぞれ逆並列に接続された２つのインバー
タを有する、請求項１から４までのいずれか１項記載の回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19830570A DE19830570A1 (de) | 1998-07-08 | 1998-07-08 | Schaltung zur Ermittlung der Zeitdifferenz zwischen Flanken eines ersten und eines zweiten digitalen Signals |
| DE19830570.2 | 1998-07-08 | ||
| PCT/DE1999/002008 WO2000003254A2 (de) | 1998-07-08 | 1999-07-01 | Schaltung zur ermittlung der zeitdifferenz zwischen flanken eines ersten und eines zweiten digitalen signals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002520928A true JP2002520928A (ja) | 2002-07-09 |
Family
ID=7873382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000559438A Pending JP2002520928A (ja) | 1998-07-08 | 1999-07-01 | 第１と第２のデジタル信号のエッジ間の時間差を検出する回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7039143B2 (ja) |
| EP (1) | EP1095284B1 (ja) |
| JP (1) | JP2002520928A (ja) |
| KR (1) | KR100629538B1 (ja) |
| DE (2) | DE19830570A1 (ja) |
| TW (1) | TW436629B (ja) |
| WO (1) | WO2000003254A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008215906A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | タイマ装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009015689A1 (en) * | 2007-07-31 | 2009-02-05 | Telefonaktiebolaget Lm Ericsson (Publ) | All optical batcher banyan switch, batcher switch, banyan switch and contention manager |
| DE102015200619A1 (de) * | 2015-01-16 | 2016-07-21 | Zf Friedrichshafen Ag | Induktive Positionsbestimmung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0225396B1 (de) | 1985-12-12 | 1990-09-26 | Deutsche ITT Industries GmbH | Digitale Phasenmesschaltung |
| US5245231A (en) * | 1991-12-30 | 1993-09-14 | Dell Usa, L.P. | Integrated delay line |
| US5349612A (en) * | 1992-06-19 | 1994-09-20 | Advanced Micro Devices, Inc. | Digital serializer and time delay regulator |
| US5457719A (en) * | 1993-08-11 | 1995-10-10 | Advanced Micro Devices Inc. | All digital on-the-fly time delay calibrator |
| DE19506543C1 (de) * | 1995-02-24 | 1996-05-09 | Siemens Ag | Takterzeugungsschaltung |
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| US6040725A (en) * | 1998-06-02 | 2000-03-21 | International Business Machines Corporation | Dynamically configurable variable frequency and duty cycle clock and signal generation |
-
1998
- 1998-07-08 DE DE19830570A patent/DE19830570A1/de not_active Ceased
-
1999
- 1999-06-25 TW TW088110803A patent/TW436629B/zh not_active IP Right Cessation
- 1999-07-01 EP EP99945864A patent/EP1095284B1/de not_active Expired - Lifetime
- 1999-07-01 DE DE59904281T patent/DE59904281D1/de not_active Expired - Lifetime
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