JPH11154936A - フレームアライナ - Google Patents
フレームアライナInfo
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- JPH11154936A JPH11154936A JP9319877A JP31987797A JPH11154936A JP H11154936 A JPH11154936 A JP H11154936A JP 9319877 A JP9319877 A JP 9319877A JP 31987797 A JP31987797 A JP 31987797A JP H11154936 A JPH11154936 A JP H11154936A
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- JP
- Japan
- Prior art keywords
- frame
- timing
- write
- circuit
- read
- Prior art date
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で書き込みや読み出しのタイミン
グを常時最適状態にできるフレームアライナを提供する
こと。 【解決手段】 このフレームアライナは、エラスティッ
クストア１２にセレクタ１５，１６を介してそれぞれ入
力される書き込みデータとフレーム書き込みタイミング
とを可変量で遅延させる可変遅延回路１３，１４が設け
られ、可変遅延回路１３は書き込みデータを可変量で遅
延させると共に、ＦＩＦＯをディレイラインとして使用
しており、可変遅延回路１４はフレーム書き込みタイミ
ングをカウンタを使用して可変量で遅延させる。このと
き、可変遅延回路１３はＦＩＦＯの読み出し／書き込み
リセットタイミングが変られることでディレイラインと
しての遅延量が変化される。
グを常時最適状態にできるフレームアライナを提供する
こと。 【解決手段】 このフレームアライナは、エラスティッ
クストア１２にセレクタ１５，１６を介してそれぞれ入
力される書き込みデータとフレーム書き込みタイミング
とを可変量で遅延させる可変遅延回路１３，１４が設け
られ、可変遅延回路１３は書き込みデータを可変量で遅
延させると共に、ＦＩＦＯをディレイラインとして使用
しており、可変遅延回路１４はフレーム書き込みタイミ
ングをカウンタを使用して可変量で遅延させる。このと
き、可変遅延回路１３はＦＩＦＯの読み出し／書き込み
リセットタイミングが変られることでディレイラインと
しての遅延量が変化される。
Description
【０００１】
【発明の属する技術分野】本発明は、主としてＡＴＭ回
線モジュールにおいてディジタルデータ伝送によって接
続されるＡＴＭ加入者を収容する低速インターフェース
部を構成するインターフェースパッケージに適用される
フレームアライナであって、詳しくはディジタルデータ
伝送時に伝送路上のフレーム位相を受信装置内のフレー
ム位相に乗り換える機能を有するフレームアライナに関
する。
線モジュールにおいてディジタルデータ伝送によって接
続されるＡＴＭ加入者を収容する低速インターフェース
部を構成するインターフェースパッケージに適用される
フレームアライナであって、詳しくはディジタルデータ
伝送時に伝送路上のフレーム位相を受信装置内のフレー
ム位相に乗り換える機能を有するフレームアライナに関
する。
【０００２】
【従来の技術】従来、この種のフレームアライナとして
は、例えば図３に示す構成のものが挙げられる。このフ
レームアライナは、入力される所定のフレーム読み出し
タイミングに基づいて別のフレームタイミングへの乗り
換えを行って読み出しデータを出力するエラスティック
ストア１と、入力されるエラスティックストア１への書
き込みデータを遅延させる遅延回路２，３と、入力され
るエラエスティックストア１へのフレーム書き込みタイ
ミングを遅延させる遅延回路４，５と、入力される遅延
の無い書き込みデータと遅延回路２，３で遅延された書
き込み遅延データ信号とを切り替えるセレクタ６と、入
力される遅延の無いフレーム書き込みタイミングと遅延
回路４，５で遅延されたフレーム書き込み遅延タイミン
グ信号とを切り替えるセレクタ７と、エラスティックス
トア１のフレーム読み出しタイミングの前に接近禁止範
囲を生成する接近禁止範囲生成回路８と、フレーム読み
出しタイミングの後ろに接近禁止範囲を生成する接近禁
止範囲生成回路９と、フレーム読み出しタイミングの前
にフレーム書き込みタイミングが接近したことを検出す
る位相比較器１０と、フレーム読み出しタイミングの後
にフレーム書き込みタイミングが接近したことを検出す
る位相比較器１１とを備えて成っている。
は、例えば図３に示す構成のものが挙げられる。このフ
レームアライナは、入力される所定のフレーム読み出し
タイミングに基づいて別のフレームタイミングへの乗り
換えを行って読み出しデータを出力するエラスティック
ストア１と、入力されるエラスティックストア１への書
き込みデータを遅延させる遅延回路２，３と、入力され
るエラエスティックストア１へのフレーム書き込みタイ
ミングを遅延させる遅延回路４，５と、入力される遅延
の無い書き込みデータと遅延回路２，３で遅延された書
き込み遅延データ信号とを切り替えるセレクタ６と、入
力される遅延の無いフレーム書き込みタイミングと遅延
回路４，５で遅延されたフレーム書き込み遅延タイミン
グ信号とを切り替えるセレクタ７と、エラスティックス
トア１のフレーム読み出しタイミングの前に接近禁止範
囲を生成する接近禁止範囲生成回路８と、フレーム読み
出しタイミングの後ろに接近禁止範囲を生成する接近禁
止範囲生成回路９と、フレーム読み出しタイミングの前
にフレーム書き込みタイミングが接近したことを検出す
る位相比較器１０と、フレーム読み出しタイミングの後
にフレーム書き込みタイミングが接近したことを検出す
る位相比較器１１とを備えて成っている。
【０００３】図４は、このフレームアライナの各部にお
ける信号処理動作として読み出し／書き込みのタイミン
グを示したタイミングチャートである。但し、図中のＷ
１はフレーム読み出しタイミングより前の接近禁止範囲
を示し、Ｗ２はフレーム読み出しタイミングより後の接
近禁止範囲を示し、Ｄ１は前から接近した場合の遅延量
を示し、Ｄ２は後ろから接近した場合の遅延量を示す。
ける信号処理動作として読み出し／書き込みのタイミン
グを示したタイミングチャートである。但し、図中のＷ
１はフレーム読み出しタイミングより前の接近禁止範囲
を示し、Ｗ２はフレーム読み出しタイミングより後の接
近禁止範囲を示し、Ｄ１は前から接近した場合の遅延量
を示し、Ｄ２は後ろから接近した場合の遅延量を示す。
【０００４】フレームアライナでは、エラスティックス
トア１へのフレーム書き込みタイミングがジッタやワン
ダ等に起因する位相変化によって、フレーム読み出しタ
イミングにおける所定の接近禁止範囲内に入ると、接近
禁止範囲外に書き込みデータとフレーム書き込みタイミ
ングとを遅延させる。このとき、フレーム書き込みタイ
ミングはフレーム読み出しタイミング間の真ん中が最適
な状態であるため、書き込みデータ及びフレーム書き込
みタイミングは、接近禁止範囲生成回路８，９における
フレーム読み出しタイミングの前から接近した場合並び
に後ろから接近した場合の２種類の接近禁止範囲と位相
比較器１０，１１における２種類の固定遅延量とを選択
することにより遅延される。
トア１へのフレーム書き込みタイミングがジッタやワン
ダ等に起因する位相変化によって、フレーム読み出しタ
イミングにおける所定の接近禁止範囲内に入ると、接近
禁止範囲外に書き込みデータとフレーム書き込みタイミ
ングとを遅延させる。このとき、フレーム書き込みタイ
ミングはフレーム読み出しタイミング間の真ん中が最適
な状態であるため、書き込みデータ及びフレーム書き込
みタイミングは、接近禁止範囲生成回路８，９における
フレーム読み出しタイミングの前から接近した場合並び
に後ろから接近した場合の２種類の接近禁止範囲と位相
比較器１０，１１における２種類の固定遅延量とを選択
することにより遅延される。
【０００５】因みに、このようなフレームアライナにお
ける位相変化に伴う遅延処理に関連した周知技術として
は、例えば特開平５−２４４１２９号公報に開示された
ＳＤＨインターフェース回路等が挙げられる。
ける位相変化に伴う遅延処理に関連した周知技術として
は、例えば特開平５−２４４１２９号公報に開示された
ＳＤＨインターフェース回路等が挙げられる。
【０００６】
【発明が解決しようとする課題】上述したエラスティッ
クストアを備えたフレームアライナの場合、フレーム読
み出しタイミングに対してフレーム書き込みタイミング
が前後すると、データを２度読みしたり、或いは消失し
てしまう問題があるため、フレーム書き込みタイミング
の位相をフレーム読み出しタイミングの真ん中の状態に
してジッタやワンダのような位相変化に対する余裕を最
大にして最適化している。
クストアを備えたフレームアライナの場合、フレーム読
み出しタイミングに対してフレーム書き込みタイミング
が前後すると、データを２度読みしたり、或いは消失し
てしまう問題があるため、フレーム書き込みタイミング
の位相をフレーム読み出しタイミングの真ん中の状態に
してジッタやワンダのような位相変化に対する余裕を最
大にして最適化している。
【０００７】ところが、上述したフレームアライナで
は、フレーム書き込みタイミングがフレーム読み出しタ
イミングにおける所定の接近禁止範囲に近づいた時だけ
フレーム書き込みタイミングを接近禁止範囲外に遅延さ
せているので、回路全体の動作初期時（パワーオンリセ
ット，コマンドによるリセット，フレーム同期外れ解除
等）に際してフレーム書き込みタイミングが接近禁止範
囲外であると、どこにあるかを規定できないため、フレ
ーム書き込みタイミングの遅延が行われず、書き込みや
読み出しのタイミングが最適状態にならないことがあ
る。即ち、例えば接近禁止範囲のすぐ近くにフレーム書
き込みタイミングがあると、ジッタやワンダに対する余
裕はなく、フレーム書き込みタイミングが一旦接近禁止
範囲内に入って遅延されるまでは、タイミングの最適化
が行われないことになる。従って、既存のフレームアラ
イナの場合、書き込みや読み出しのタイミングが常時最
適状態にあるとは限らないという問題がある。
は、フレーム書き込みタイミングがフレーム読み出しタ
イミングにおける所定の接近禁止範囲に近づいた時だけ
フレーム書き込みタイミングを接近禁止範囲外に遅延さ
せているので、回路全体の動作初期時（パワーオンリセ
ット，コマンドによるリセット，フレーム同期外れ解除
等）に際してフレーム書き込みタイミングが接近禁止範
囲外であると、どこにあるかを規定できないため、フレ
ーム書き込みタイミングの遅延が行われず、書き込みや
読み出しのタイミングが最適状態にならないことがあ
る。即ち、例えば接近禁止範囲のすぐ近くにフレーム書
き込みタイミングがあると、ジッタやワンダに対する余
裕はなく、フレーム書き込みタイミングが一旦接近禁止
範囲内に入って遅延されるまでは、タイミングの最適化
が行われないことになる。従って、既存のフレームアラ
イナの場合、書き込みや読み出しのタイミングが常時最
適状態にあるとは限らないという問題がある。
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、簡単な構成で書き
込みや読み出しのタイミングを常時最適状態にできるフ
レームアライナを提供することにある。
なされたもので、その技術的課題は、簡単な構成で書き
込みや読み出しのタイミングを常時最適状態にできるフ
レームアライナを提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、入力さ
れる所定のフレーム読み出しタイミングに基づいて別の
フレームタイミングへの乗り換えを行って読み出しデー
タを出力するエラスティックストアを備えたフレームア
ライナにおいて、エラスティックストアにセレクタを介
してそれぞれ入力される書き込みデータとフレーム書き
込みタイミングとを可変量で遅延させる可変遅延回路を
含むフレームアライナが得られる。
れる所定のフレーム読み出しタイミングに基づいて別の
フレームタイミングへの乗り換えを行って読み出しデー
タを出力するエラスティックストアを備えたフレームア
ライナにおいて、エラスティックストアにセレクタを介
してそれぞれ入力される書き込みデータとフレーム書き
込みタイミングとを可変量で遅延させる可変遅延回路を
含むフレームアライナが得られる。
【００１０】又、本発明によれば、上記フレームアライ
ナにおいて、可変遅延回路は、書き込みデータを可変量
で遅延させると共に、先入れ先出し回路（以下、ＦＩＦ
Ｏとする）をディレイラインとして使用した第１の可変
遅延回路と、フレーム書き込みタイミングをカウンタを
使用して可変量で遅延させる第２の可変遅延回路とを含
み、更に、第１の可変遅延回路は、ＦＩＦＯの読み出し
／書き込みリセットタイミングが変られることでディレ
イラインとしての遅延量が変化されるフレームアライナ
が得られる。
ナにおいて、可変遅延回路は、書き込みデータを可変量
で遅延させると共に、先入れ先出し回路（以下、ＦＩＦ
Ｏとする）をディレイラインとして使用した第１の可変
遅延回路と、フレーム書き込みタイミングをカウンタを
使用して可変量で遅延させる第２の可変遅延回路とを含
み、更に、第１の可変遅延回路は、ＦＩＦＯの読み出し
／書き込みリセットタイミングが変られることでディレ
イラインとしての遅延量が変化されるフレームアライナ
が得られる。
【００１１】更に、本発明によれば、上記フレームアラ
イナにおいて、ＦＩＦＯの読み出し／書き込みリセット
タイミングは、フレーム書き込みタイミングからフレー
ム読み出しタイミングにおける特定のタイミング及び次
のタイミングの真ん中までのクロック数をカウントした
カウント値を遅延段数としてリセットされるフレームア
ライナが得られる。
イナにおいて、ＦＩＦＯの読み出し／書き込みリセット
タイミングは、フレーム書き込みタイミングからフレー
ム読み出しタイミングにおける特定のタイミング及び次
のタイミングの真ん中までのクロック数をカウントした
カウント値を遅延段数としてリセットされるフレームア
ライナが得られる。
【００１２】加えて、本発明によれば、上記フレームア
ライナにおいて、フレーム読み出しタイミングへの接近
禁止範囲を生成する接近禁止範囲生成回路と、回路動作
初期時及び接近禁止範囲にフレーム書き込みタイミング
が入った時に遅延段数のカウントとして該フレーム書き
込みタイミングから遅延読み出しタイミングまでの位相
差をカウントする位相検出用回路とを備えたフレームア
ライナが得られる。
ライナにおいて、フレーム読み出しタイミングへの接近
禁止範囲を生成する接近禁止範囲生成回路と、回路動作
初期時及び接近禁止範囲にフレーム書き込みタイミング
が入った時に遅延段数のカウントとして該フレーム書き
込みタイミングから遅延読み出しタイミングまでの位相
差をカウントする位相検出用回路とを備えたフレームア
ライナが得られる。
【００１３】
【発明の実施の形態】以下に実施例を挙げ、本発明のフ
レームアライナについて、図面を参照して詳細に説明す
る。
レームアライナについて、図面を参照して詳細に説明す
る。
【００１４】図１は、本発明の一実施例に係るフレーム
アライナの基本構成を示した回路ブロック図である。こ
のフレームアライナは、入力される所定のフレーム読み
出しタイミングに基づいて別のフレームタイミングへの
乗り換えを行って読み出しデータを出力するエラスティ
ックストア１２と、入力されるエラスティックストア１
２への書き込みデータを可変量で遅延させると共に、Ｆ
ＩＦＯをディレイラインとして使用した可変遅延回路１
３と、入力されるエラスティックストア１２へのフレー
ム書き込みタイミングをカウンタを使用して可変量で遅
延させる可変遅延回路１４と、入力される遅延のない書
き込みデータと可変遅延回路１３で可変量で遅延された
書き込み可変遅延データ信号とを切り替えるセレクタ１
５と、入力される遅延のないフレーム書き込みタイミン
グと可変遅延回路１４で可変量で遅延されたフレーム書
き込み可変遅延タイミング信号とを切り替えるセレクタ
１６とを備えている。
アライナの基本構成を示した回路ブロック図である。こ
のフレームアライナは、入力される所定のフレーム読み
出しタイミングに基づいて別のフレームタイミングへの
乗り換えを行って読み出しデータを出力するエラスティ
ックストア１２と、入力されるエラスティックストア１
２への書き込みデータを可変量で遅延させると共に、Ｆ
ＩＦＯをディレイラインとして使用した可変遅延回路１
３と、入力されるエラスティックストア１２へのフレー
ム書き込みタイミングをカウンタを使用して可変量で遅
延させる可変遅延回路１４と、入力される遅延のない書
き込みデータと可変遅延回路１３で可変量で遅延された
書き込み可変遅延データ信号とを切り替えるセレクタ１
５と、入力される遅延のないフレーム書き込みタイミン
グと可変遅延回路１４で可変量で遅延されたフレーム書
き込み可変遅延タイミング信号とを切り替えるセレクタ
１６とを備えている。
【００１５】更に、このフレームアライナは、フレーム
読み出しタイミングへの接近禁止範囲を生成する接近禁
止範囲生成回路１７と、接近禁止範囲内にフレーム書き
込みタイミングが接近したことを検出する位相比較器１
８と、フレーム書き込みタイミングの遅延量をカウント
するためのフレーム読み出しタイミングの真ん中での信
号（フレーム読み出しタイミングを１／２フレーム遅ら
せたタイミング信号）を出力する遅延読み出しタイミン
グ生成回路１９と、回路動作初期時及び接近禁止範囲内
にフレーム書き込みタイミングが入った時にフレーム書
き込みタイミングから遅延読み出しタイミングまでの位
相差をカウントさせるイネーブル信号を生成する位相検
出イネーブル生成回路２０と、イネーブル信号に従って
位相差をカウントすると共に、可変遅延回路１４のカウ
ンタをリセットする位相検出回路２１と、位相検出回路
２１から出力される位相差をロードデータとしてカウン
タを動作させると共に、可変遅延回路１３の読み出し／
書き込みリセットタイミングを生成する遅延回路リセッ
トタイミング生成回路２２とを備えている。尚、ここで
の位相検出イネーブル生成回路２０及び位相検出回路２
１は、合わせて回路動作初期時及び接近禁止範囲にフレ
ーム書き込みタイミングが入った時に遅延段数のカウン
トとしてフレーム書き込みタイミングから遅延読み出し
タイミングまでの位相差をカウントする位相検出用回路
として機能する。
読み出しタイミングへの接近禁止範囲を生成する接近禁
止範囲生成回路１７と、接近禁止範囲内にフレーム書き
込みタイミングが接近したことを検出する位相比較器１
８と、フレーム書き込みタイミングの遅延量をカウント
するためのフレーム読み出しタイミングの真ん中での信
号（フレーム読み出しタイミングを１／２フレーム遅ら
せたタイミング信号）を出力する遅延読み出しタイミン
グ生成回路１９と、回路動作初期時及び接近禁止範囲内
にフレーム書き込みタイミングが入った時にフレーム書
き込みタイミングから遅延読み出しタイミングまでの位
相差をカウントさせるイネーブル信号を生成する位相検
出イネーブル生成回路２０と、イネーブル信号に従って
位相差をカウントすると共に、可変遅延回路１４のカウ
ンタをリセットする位相検出回路２１と、位相検出回路
２１から出力される位相差をロードデータとしてカウン
タを動作させると共に、可変遅延回路１３の読み出し／
書き込みリセットタイミングを生成する遅延回路リセッ
トタイミング生成回路２２とを備えている。尚、ここで
の位相検出イネーブル生成回路２０及び位相検出回路２
１は、合わせて回路動作初期時及び接近禁止範囲にフレ
ーム書き込みタイミングが入った時に遅延段数のカウン
トとしてフレーム書き込みタイミングから遅延読み出し
タイミングまでの位相差をカウントする位相検出用回路
として機能する。
【００１６】このフレームアライナの場合、図３に示し
た従来のものでは書き込みデータ及びフレーム書き込み
タイミングを遅延させるのに２種類の固定遅延回路を使
用し、接近禁止範囲内からの遅延を前提にしていたこと
により、接近禁止範囲外（回路の動作初期時にフレーム
書き込みタイミングは接近禁止範囲外にある可能性があ
る）のフレーム書き込みタイミングを最適なタイミング
に遅延することはできなかった点を改良している。
た従来のものでは書き込みデータ及びフレーム書き込み
タイミングを遅延させるのに２種類の固定遅延回路を使
用し、接近禁止範囲内からの遅延を前提にしていたこと
により、接近禁止範囲外（回路の動作初期時にフレーム
書き込みタイミングは接近禁止範囲外にある可能性があ
る）のフレーム書き込みタイミングを最適なタイミング
に遅延することはできなかった点を改良している。
【００１７】即ち、このフレームアライナにおける第１
の特色は、書き込みデータとフレーム書き込みタイミン
グとを遅延させるために固定量ではなく、可変量で遅延
する可変遅延回路１３，１４を使用していることによ
り、回路動作初期時の接近禁止範囲外のフレーム書き込
みタイミングでも書き込みデータとフレーム書き込みタ
イミングとの遅延を可能にしている点である。又、第２
の特色は、可変遅延回路１３にはＦＩＦＯをディレイラ
インとして使用し、ＦＩＦＯの読み出し／書き込みリセ
ットタイミングを変えることでディレイラインとしての
遅延量を変化させていることである。
の特色は、書き込みデータとフレーム書き込みタイミン
グとを遅延させるために固定量ではなく、可変量で遅延
する可変遅延回路１３，１４を使用していることによ
り、回路動作初期時の接近禁止範囲外のフレーム書き込
みタイミングでも書き込みデータとフレーム書き込みタ
イミングとの遅延を可能にしている点である。又、第２
の特色は、可変遅延回路１３にはＦＩＦＯをディレイラ
インとして使用し、ＦＩＦＯの読み出し／書き込みリセ
ットタイミングを変えることでディレイラインとしての
遅延量を変化させていることである。
【００１８】更に、第３の特色は、ＦＩＦＯの読み出し
／書き込みリセットタイミングは、エラスティックスト
ア１２のフレーム書き込みタイミングからフレーム読み
出しタイミングに関する特定のタイミング及びその次の
タイミングの真ん中までのクロック数をカウントし、そ
のカウント値を遅延段数としてＦＩＦＯに対してリセッ
トをかけていることにより、フレーム書き込みタイミン
グがどの位置にあっても、フレーム読み出しタイミング
の真ん中に遅延させるためのディレイラインにすること
ができることである。加えて、第４の特色は、遅延段数
のカウントを回路動作初期時及び接近禁止範囲にフレー
ム書き込みタイミングが入った時に行うことである。
／書き込みリセットタイミングは、エラスティックスト
ア１２のフレーム書き込みタイミングからフレーム読み
出しタイミングに関する特定のタイミング及びその次の
タイミングの真ん中までのクロック数をカウントし、そ
のカウント値を遅延段数としてＦＩＦＯに対してリセッ
トをかけていることにより、フレーム書き込みタイミン
グがどの位置にあっても、フレーム読み出しタイミング
の真ん中に遅延させるためのディレイラインにすること
ができることである。加えて、第４の特色は、遅延段数
のカウントを回路動作初期時及び接近禁止範囲にフレー
ム書き込みタイミングが入った時に行うことである。
【００１９】こうした特色によって、可変遅延回路を使
用して回路動作初期時でも書き込みデータとフレーム書
き込みタイミングとの遅延ができる機能を有する点が従
来のものと基本的に異なっている。
用して回路動作初期時でも書き込みデータとフレーム書
き込みタイミングとの遅延ができる機能を有する点が従
来のものと基本的に異なっている。
【００２０】図２は、フレームアライナの各部における
信号処理動作として読み出し／書き込みのタイミングを
示したタイミングチャートである。
信号処理動作として読み出し／書き込みのタイミングを
示したタイミングチャートである。
【００２１】ここでは、回路動作初期時に最初のフレー
ム書き込みタイミングから遅延読み出しタイミングまで
の間、位相検出イネーブル生成回路２０によってイネー
ブル信号を生成し、そのイネーブル信号に従って位相検
出回路２１が位相差をカウントする。
ム書き込みタイミングから遅延読み出しタイミングまで
の間、位相検出イネーブル生成回路２０によってイネー
ブル信号を生成し、そのイネーブル信号に従って位相検
出回路２１が位相差をカウントする。
【００２２】次に、位相検出回路２１は遅延読み出しタ
イミングまでの位相差カウントが終了すると、遅延回路
リセットタイミング生成回路２２に対して位相差をロー
ドデータとしてロードさせ、可変遅延回路１４のカウン
タをリセットする。
イミングまでの位相差カウントが終了すると、遅延回路
リセットタイミング生成回路２２に対して位相差をロー
ドデータとしてロードさせ、可変遅延回路１４のカウン
タをリセットする。
【００２３】更に、遅延回路リセットタイミング生成回
路２２はロードデータをカウントし続けるカウンタ回路
でカウントアップ毎に可変遅延回路１３のＦＩＦＯに読
み出し／書き込みリセットを出力してディレイラインと
して動作させる。
路２２はロードデータをカウントし続けるカウンタ回路
でカウントアップ毎に可変遅延回路１３のＦＩＦＯに読
み出し／書き込みリセットを出力してディレイラインと
して動作させる。
【００２４】引き続き、可変遅延回路１４は１フレーム
毎にフレーム書き込みタイミングを出力するカウンタ回
路で位相検出回路２１によってリセットされることでフ
レーム書き込みタイミングの位相を可変させる。ここ
で、フレーム書き込みタイミングが最初から遅延読み出
しタイミングと同じタイミングの場合は、位相検出回路
２１によってセレクタ１５を遅延の無いい書き込みデー
タに，セレクタ１６を遅延の無いフレーム書き込みタイ
ミングに切り換える。
毎にフレーム書き込みタイミングを出力するカウンタ回
路で位相検出回路２１によってリセットされることでフ
レーム書き込みタイミングの位相を可変させる。ここ
で、フレーム書き込みタイミングが最初から遅延読み出
しタイミングと同じタイミングの場合は、位相検出回路
２１によってセレクタ１５を遅延の無いい書き込みデー
タに，セレクタ１６を遅延の無いフレーム書き込みタイ
ミングに切り換える。
【００２５】回路初期動作以降は接近禁止範囲生成回路
１７によって生成された接近禁止範囲にフレーム書き込
みタイミングが接近してきたか否かを位相比較器１８で
監視し、フレーム書き込みタイミングが接近禁止範囲内
に入ると、回路動作初期時と同様の遅延処理を行う。
１７によって生成された接近禁止範囲にフレーム書き込
みタイミングが接近してきたか否かを位相比較器１８で
監視し、フレーム書き込みタイミングが接近禁止範囲内
に入ると、回路動作初期時と同様の遅延処理を行う。
【００２６】このような動作によって、フレーム書き込
みタイミングの遅延処理を行う。これにより、回路動作
初期時でも書き込みデータとフレーム書き込みタイミン
グとの遅延を行わせることができ、結果として書き込み
や読み出しのタイミングを常時最適状態にできる。
みタイミングの遅延処理を行う。これにより、回路動作
初期時でも書き込みデータとフレーム書き込みタイミン
グとの遅延を行わせることができ、結果として書き込み
や読み出しのタイミングを常時最適状態にできる。
【００２７】
【発明の効果】以上に述べた通り、本発明のフレームア
ライナによれば、書き込みデータとフレーム書き込みタ
イミングとを遅延させるために可変量で遅延する可変遅
延回路を使用して回路動作初期時の接近禁止範囲外のフ
レーム書き込みタイミングでも書き込みデータとフレー
ム書き込みタイミングとの遅延を可能にしているため、
結果として簡単な構成で書き込みや読み出しのタイミン
グを常時最適状態にできるようになる。
ライナによれば、書き込みデータとフレーム書き込みタ
イミングとを遅延させるために可変量で遅延する可変遅
延回路を使用して回路動作初期時の接近禁止範囲外のフ
レーム書き込みタイミングでも書き込みデータとフレー
ム書き込みタイミングとの遅延を可能にしているため、
結果として簡単な構成で書き込みや読み出しのタイミン
グを常時最適状態にできるようになる。
【図１】本発明の一実施例に係るフレームアライナの基
本構成を示した回路ブロック図である。
本構成を示した回路ブロック図である。
【図２】図１に示すフレームアライナの各部における信
号処理動作として読み出し／書き込みのタイミングを示
したタイミングチャートである。
号処理動作として読み出し／書き込みのタイミングを示
したタイミングチャートである。
【図３】従来のフレームアライナの基本構成を示した回
路ブロック図である。
路ブロック図である。
【図４】図３に示すフレームアライナの各部における信
号処理動作として読み出し／書き込みのタイミングを示
したタイミングチャートである。
号処理動作として読み出し／書き込みのタイミングを示
したタイミングチャートである。
１，１２ エラスティックストア ２〜５ 遅延回路 ６，７，１５，１６ セレクタ ８，９，１７ 接近禁止範囲生成回路 １０，１１，１８ 位相比較器 １３，１４ 可変遅延回路 １９ 遅延読み出しタイミング生成回路 ２０ 位相検出イネーブル生成回路 ２１ 位相検出回路 ２２ 遅延回路リセットタイミング生成回路
Claims (4)
- 【請求項１】 入力される所定のフレーム読み出しタイ
ミングに基づいて別のフレームタイミングへの乗り換え
を行って読み出しデータを出力するエラスティックスト
アを備えたフレームアライナにおいて、前記エラスティ
ックストアにセレクタを介してそれぞれ入力される書き
込みデータとフレーム書き込みタイミングとを可変量で
遅延させる可変遅延回路を含むことを特徴とするフレー
ムアライナ。 - 【請求項２】 請求項１記載のフレームアライナにおい
て、前記可変遅延回路は、前記書き込みデータを可変量
で遅延させると共に、先入れ先出し回路をディレイライ
ンとして使用した第１の可変遅延回路と、前記フレーム
書き込みタイミングをカウンタを使用して可変量で遅延
させる第２の可変遅延回路とを含み、更に、前記第１の
可変遅延回路は、前記先入れ先出し回路の読み出し／書
き込みリセットタイミングが変られることで前記ディレ
イラインとしての遅延量が変化されることを特徴とする
フレームアライナ。 - 【請求項３】 請求項２記載のフレームアライナにおい
て、前記先入れ先出し回路の読み出し／書き込みリセッ
トタイミングは、前記フレーム書き込みタイミングから
前記フレーム読み出しタイミングにおける特定のタイミ
ング及び次のタイミングの真ん中までのクロック数をカ
ウントしたカウント値を遅延段数としてリセットされる
ことを特徴とするフレームアライナ。 - 【請求項４】 請求項３記載のフレームアライナにおい
て、前記フレーム読み出しタイミングへの接近禁止範囲
を生成する接近禁止範囲生成回路と、回路動作初期時及
び前記接近禁止範囲に前記フレーム書き込みタイミング
が入った時に前記遅延段数のカウントとして該フレーム
書き込みタイミングから遅延読み出しタイミングまでの
位相差をカウントする位相検出用回路とを備えたことを
特徴とするフレームアライナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319877A JPH11154936A (ja) | 1997-11-20 | 1997-11-20 | フレームアライナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319877A JPH11154936A (ja) | 1997-11-20 | 1997-11-20 | フレームアライナ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154936A true JPH11154936A (ja) | 1999-06-08 |
Family
ID=18115243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9319877A Withdrawn JPH11154936A (ja) | 1997-11-20 | 1997-11-20 | フレームアライナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11154936A (ja) |
-
1997
- 1997-11-20 JP JP9319877A patent/JPH11154936A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |