JP3634334B2 - 拡張用ｆｉｆｏ回路及び送受信装置 - Google Patents
拡張用ｆｉｆｏ回路及び送受信装置 Download PDFInfo
- Publication number
- JP3634334B2 JP3634334B2 JP2002349430A JP2002349430A JP3634334B2 JP 3634334 B2 JP3634334 B2 JP 3634334B2 JP 2002349430 A JP2002349430 A JP 2002349430A JP 2002349430 A JP2002349430 A JP 2002349430A JP 3634334 B2 JP3634334 B2 JP 3634334B2
- Authority
- JP
- Japan
- Prior art keywords
- fifo circuit
- fifo
- data
- internal
- expansion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータ通信等に用いられる拡張用ＦＩＦＯ（ＦｉｒｓｔＩｎ Ｆｉｒｓｔ Ｏｕｔ）回路及びその拡張用ＦＩＦＯを用いた送受信装置に関する。
【０００２】
【従来の技術】
ディジタルデータ通信では、送信側と受信側とのデータ処理速度は原則として等しくなければならない。しかし、特に移動体通信等の分野では、平均データ処理速度は両者同じであるが、短時間の間では、両者間の処理速度に差異が発生し得る。かかる場合に、処理速度の差異を吸収すべくＦＩＦＯ回路が用いられる。ＦＩＦＯ回路は、文字通り、データを入力された順番に出力する、先入れ先出し回路である。このＦＩＦＯ回路のメモリ容量は、大きければ大きい程、瞬時的に大きな速度差を吸収できる。しかし、メモリ容量の拡大にはコストアップが伴う。そこで、通常は、ＦＩＦＯ回路の用途等に応じてコストアップと処理能力とのバランスを考慮し、メモリ容量が固定的に定められている。但し、ＦＩＦＯ回路の用途を変更した場合等において、後からメモリ容量を拡張する技術等も一部公開されている（例えば、特許文献１参照）。
【０００３】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】
特開平０５−０２０８６４号公報
【０００４】
【発明が解決しようとする課題】
上記従来の技術では、ＦＩＦＯ回路のメモリ容量が足りなくなった場合等に、後からメモリ容量を拡張することは難しい。上記特許文献１のように、後からメモリ容量を拡張する技術等も一部公開されてはいるが、メモリ容量の拡張には、種々の制約が伴い、既存のＦＩＦＯ回路のメモリ容量を即座に、且つ、簡単に拡大することは困難である。かかる場合に、必要に応じてメモリ容量を即座に、且つ、簡単に拡大することを可能にする拡張用ＦＩＦＯ回路を得ることが本発明の目的である。
【０００５】
又、通信装置等の使用環境の変化によっては、既存の送信ＦＩＦＯ回路、及び、受信ＦＩＦＯ回路の何れか一方のメモリ容量が不足し、他方に余裕が有る場合があり得る。更に、急にその状態が逆転する場合もあり得る。このような場合に上記拡張用ＦＩＦＯ回路を瞬時に受信ＦＩＦＯ回路、又は送信ＦＩＦＯ回路へ切換接続することによって、少ないメモリ容量で正常な送受信ができる送受信装置を実現することも本発明の目的である。
【０００６】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
メモリ容量を拡張すべく内部ＦＩＦＯ回路を有し、既存のＦＩＦＯ回路に接続される拡張用ＦＩＦＯ回路であって、次段ＦＩＦＯ回路のステータス信号がデータ書き込み可能を示すと、次段ＦＩＦＯ回路のライトイネーブル信号をアサートし、該次段ＦＩＦＯ回路にデータ書き込みを可能にする出力データ有効信号発生器と、上記次段ＦＩＦＯ回路のステータス信号を受け入れて、該次段ＦＩＦＯ回路がデータ書き込み不可であると、内部ＦＩＦＯライトイネーブル信号をアサートし、上記内部ＦＩＦＯ回路へのデータ書き込みを可能にする内部ＦＩＦＯライトイネーブル発生器とを含むことを特徴とする拡張用ＦＩＦＯ回路。
【０００７】
〈構成２〉
構成１に記載の拡張用ＦＩＦＯ回路において、上記次段ＦＩＦＯ回路のステータス信号、及び上記内部ＦＩＦＯ回路のステータス信号を受け入れて、該次段ＦＩＦＯ回路がデータ書き込み可能であり、且つ、上記内部ＦＩＦＯ回路内にデータが格納されていると内部ＦＩＦＯリードイネーブル信号をアサートし、上記内部ＦＩＦＯ回路内のデータを読み込み可能にする内部ＦＩＦＯリードイネーブル発生器と、入力データを受け入れて次段ＦＩＦＯ回路へ出力し、上記内部ＦＩＦＯリードイネーブル信号がアサートすると上記入力データに換えて上記内部ＦＩＦＯ回路内のデータを読み出して上記次段ＦＩＦＯ回路に出力する出力データ発生器とを更に含むことを特徴とする拡張用ＦＩＦＯ回路。
【０００８】
〈構成３〉
メモリ容量を拡張すべく、送信ＦＩＦＯ回路及び受信ＦＩＦＯ回路の何れか一方に、構成２に記載の拡張用ＦＩＦＯ回路を切換接続可能とする送受信装置であって、送信信号系統及び受信信号系統の何れか一方を上記拡張用ＦＩＦＯ回路へ切換接続可能とする第１のセレクタと、上記送信ＦＩＦＯ回路及び上記受信ＦＩＦＯ回路の何れか一方のステータス信号を上記拡張用ＦＩＦＯ回路の上記内部ＦＩＦＯライトイネーブル発生器と上記出力データ有効信号発生器と上記内部ＦＩＦＯリードイネーブル発生器へ切換接続可能とする第２のセレクタと、上記拡張用ＦＩＦＯ回路の上記出力データ発生器と上記出力データ有効信号発生器、及び上記送信信号系統の何れか一方を上記送信ＦＩＦＯ回路へ切換接続可能とする第３のセレクタと、上記拡張用ＦＩＦＯ回路の上記出力データ発生器と上記出力データ有効信号発生器、及び上記受信信号系統の何れか一方を上記受信ＦＩＦＯ回路へ切換接続可能とする第４のセレクタとを含むことを特徴とする拡張用ＦＩＦＯ回路を用いた送受信装置。
【０００９】
〈構成４〉
構成３に記載の拡張用ＦＩＦＯ回路を用いた送受信装置において、上記送信ＦＩＦＯ回路及び上記受信ＦＩＦＯ回路のステータス信号を受け入れて、上記送信ＦＩＦＯ回路がデータ書き込み可能であり、上記受信ＦＩＦＯ回路がデータ書き込み不可であると、上記第１のセレクタを上記受信信号系統に、上記第２のセレクタ及び上記第３のセレクタを上記受信セレクタに切換接続させ、上記送信ＦＩＦＯ回路及び上記受信ＦＩＦＯ回路のステータス信号を受け入れて、上記受信ＦＩＦＯ回路がデータ書き込み可能であり、上記送信ＦＩＦＯ回路がデータ書き込み不可であると、上記第１のセレクタを上記送信信号系統に、上記第２のセレクタ及び上記第３のセレクタを上記送信セレクタに切換接続させる制御部を更に含むことを特徴とする拡張用ＦＩＦＯ回路を用いた送受信装置。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１〉
本具体例では、既存のＦＩＦＯ回路のメモリ容量を拡張するためのＦＩＦＯ回路を内部に所有し、該既存のＦＩＦＯ回路の前後に即座に、且つ、簡単に接続しうる拡張用ＦＩＦＯ回路を実現する。この拡張用ＦＩＦＯ回路には、先入れ先出しの原則を維持すべく以下の４機能が付加される。（１）次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合には、入力データを直接次段のＦＩＦＯ回路へ送る。（２）次段のＦＩＦＯ回路への書き込みが不可なとき、即ち、次段のＦＩＦＯ回路がフル（空いていない）の場合には、入力データを内部に所有するＦＩＦＯ回路へ格納する。
【００１１】
（３）次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合であって、且つ、内部に所有するＦＩＦＯ回路にデータが格納されている場合には、このデータを次段のＦＩＦＯ回路へ送る。（４）次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合であって、内部に所有するＦＩＦＯ回路にデータが格納されており、且つ、入力データを受け入れたときは、内部ＦＩＦＯ回路に格納されているデータを優先して次段のＦＩＦＯ回路へ送る。
【００１２】
更に、該既存のＦＩＦＯ回路の前後に即座に、且つ、簡単に接続しうるように、内部に所有するＦＩＦＯ回路と、上記４つの機能を付加するために備える付加回路とを含めてブロック化し、そのブロックの入出力ノードを既存のＦＩＦＯ回路と類似させる。以上の目的を達成するために本具体例の拡張用ＦＩＦＯ回路は以下のように構成される。
【００１３】
図１は、具体例１の構成のブロック図である。
図より、具体例１の拡張用ＦＩＦＯ回路１０は、内部ＦＩＦＯ回路１、出力データ有効信号発生器２、内部ＦＩＦＯライトイネーブル発生器３、内部ＦＩＦＯリードイネーブル発生器４、出力データ発生器５とを備える。
【００１４】
内部ＦＩＦＯ回路１は、従来（既存）のＦＩＦＯと同様であり、クロック信号を受け入れるＣＬＫノード、ライトイネーブル信号を受け入れるＷＥノード、リードイネーブル信号を受け入れるＲＥノード、入力データを受け入れるＤＩＮノード、データを出力するＤＯＵＴノード、内部のライトカウンタの値とリードカウンタの値の差をステータス信号として出力するＳＴノードとを有する。
【００１５】
上記各ノードでの信号のタイミングについて図を用いて説明する。
図２は、内部ＦＩＦＯ回路のタイムチャートである。
図の上から順番にＣＬＫノード、ＷＥノード、ＲＥノード、ＤＩＮノード、ＤＯＵＴノード、ＳＴノード、ライトカウンタ、リードカウンタでの信号の状態を示し、最下段に各信号状態に共通の時刻領域を表している。各時刻領域での各信号の状態の一例について説明する。ここで、ＷＥノード、ＲＥノードは、ローレベル（Ｌレベル）がアサート状態であるものとする。
【００１６】
・時刻領域ａ
ＷＥノード及び、ＲＥノードは、共にハイレベル（Ｈレベル）でありライトカウンタ、リードカウンタ共０なのでＳＴノードは０の状態を維持している。
・時刻領域ｂ
ＷＥノードがアサート（Ｌレベル）され、ＤＩＮノードにデータ０が入力される。このデータ０は内部メモリに格納される（図示せず）。
【００１７】
・時刻領域ｃ
ライトカウンタは、時刻領域ｂでのデータ０を１クロック遅れてカウントし、１となる。従って、ＳＴノードは、１になる。
・時刻領域ｄ
ＷＥノードがＨレベルのまま、ＲＥノードがアサート（Ｌレベル）されると内部メモリに格納されているデータ０はＤＯＵＴノードから出力される。
【００１８】
・時刻領域ｅ
ＲＥノードがＨレベルのままＷＥノードがアサートされＤＩＮノードにデータ１が入力される。このデータ１は内部メモリに格納される。リードカウンタは、時刻領域ｄでのデータ０を１クロック遅れてカウントし、１となる。従って、ＳＴ端子は、０になる。
・時刻領域ｆ
ＷＥノードがアサートされＤＩＮノードにデータ２が入力される。このデータ２は、内部メモリに格納される。更にＲＥノードがアサートされ時刻領域ｅで格納されたデータ１がＤＯＵＴノードから出力される。ライトカウンタは、時刻領域ｅでのデータ１を１クロック遅れてカウントして２となる。従って、ＳＴカウンタは、１になる。
【００１９】
・時刻領域ｇ
ＷＥノードがＨレベルのまま、ＲＥノードがアサートされ、時刻領域ｆで格納されたデータ２がＤＯＵＴノードから出力される。ライトカウンタは、時刻領域ｆでのデータ２を１クロック遅れてカウントし、３となる。リードカウンタは、領域ｆでのデータ１を１カウント遅れてカウントし、２となる。従って、ＳＴカウンタは、１になる。
以下時刻領域ｈまで同様の動作が繰り返される。
【００２０】
以上説明したように、内部ＦＩＦＯ回路１への入力データ（ＤＩＮ）は、ＷＥノードがＬレベル（アサート）のときにクロック信号（ＣＬＫ）に同期して内部メモリに格納される。格納されると１クロック遅れてライトカウンタが１増加する。又、ＲＥノードがＬレベル（アサート）のときにクロック信号（ＣＬＫ）に同期して内部メモリに格納されているデータが読み出される。更に、ステータス信号（ＳＴ）は、ライトカウンタのカウント値とリードカウンタのカウント値の差であり、内部メモリに格納されているデータ量を表している。
【００２１】
再度図１に戻って具体例１の構成について説明を続ける。
出力データ有効信号発生器２は、次段ＦＩＦＯ回路のステータス信号（ＳＴＮＳ）を受け入れて（監視し）、該次段ＦＩＦＯ回路がデータ書き込み可能であると、次段ＦＩＦＯライトイネーブル信号（ＷＥｎ）をアサートし、データを該次段ＦＩＦＯ回路へ書き込み可能にする部分である。即ち、拡張用ＦＩＦＯ回路１０が次段に向けて出力するデータ（ＤＯＵＴ）の有効／無効を表す出力データ有効信号ＮＷＥＯを出力する。この出力データ有効信号ＮＷＥＯは、次段のライトイネーブル信号（ＷＥｎ）として機能することになる。
【００２２】
上記出力データ有効信号発生器２には、拡張用ＦＩＦＯ回路１０に前段から送られてくるライトイネーブル信号（ＷＥｐ）と、内部ＦＩＦＯ回路１のステータス信号Ｓ１と、次段ＦＩＦＯ回路のステータス信号ＳＴＮＦと後記内部ＦＩＦＯリードイネーブル発生器４が出力する内部ＦＩＦＯリードイネーブル信号Ｓ２とが入力される。ここで、内部ＦＩＦＯリードイネーブル信号Ｓ２がアサート（Ｌレベル）しているか、又は次段ＦＩＦＯがデータ書き込み可能であるとき、即ち、次段ＦＩＦＯのステータス信号がＨレベルのときに出力データ有効信号ＮＷＥＯはＬレベルになる。この状態は次段ＦＩＦＯのライトイネーブル信号（ＷＥｎ）がアサートしていることと等価である。
【００２３】
内部ＦＩＦＯライトイネーブル発生器３は、次段ＦＩＦＯ回路のステータス信号（ＳＴＮＳ）を受け入れて（監視し）、該次段ＦＩＦＯ回路がデータ書き込み不可であると、内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサートし、入力データ（ＤＩＮ）を内部ＦＩＦＯ回路１へ書き込み可能にする部分である。この内部ＦＩＦＯライトイネーブル発生器３には次段ＦＩＦＯ回路のステータス信号（ＳＴＮＳ）と、後記内部ＦＩＦＯリードイネーブル発生器４が出力する内部ＦＩＦＯリードイネーブル信号Ｓ２とが入力される。
【００２４】
ここで、内部ＦＩＦＯライトイネーブル発生器３は、次段のステータス信号（ＳＴＮＦ）がＬレベル（次段のメモリがフル（満）の状態）のとき前段からライトイネーブル信号ＷＥｐを受け入れると内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサート（Ｌレベル）する。又、後記内部ＦＩＦＯリードイネーブル発生器４が出力する内部ＦＩＦＯリードイネーブル信号Ｓ２がアサートしたときも前段からライトイネーブル信号ＷＥｐを受け入れると内部ライトイネーブル信号（Ｓ３）をアサート（Ｌレベル）する。
【００２５】
内部ＦＩＦＯリードイネーブル発生器４は、次段ＦＩＦＯ回路のステータス信号（ＳＴＮＦ）を受け入れて（監視し）次段ＦＩＦＯ回路がデータ書き込み可能であり、且つ、内部ＦＩＦＯ回路１のステータス信号（Ｓ１）を受け入れて（監視し）内部メモリがエンプティ（空）でないときは、内部ＦＩＦＯリードイネーブル信号（Ｓ２）をアサートしメモリ内部に格納されているデータを出力させる。
【００２６】
出力データ発生器５は、入力データを受け入れて次段ＦＩＦＯ回路へ出力し、内部ＦＩＦＯリードイネーブル信号がアサートすると入力データに換えて内部ＦＩＦＯ回路１内に格納されているデータを優先して読み出し、次段ＦＩＦＯ回路に出力する部分である。ここでの出力は、次段ＦＩＦＯ回路の入力データ（ＤＩＮｎ）となる。
【００２７】
尚、上記構成要素の全てはＩＣ化又はモジュール化されて、拡張用ＦＩＦＯ回路１０を構成し、ノードＤＩＮは、入力データを受け入れ、ノードＷＣＬＫはクロック信号を受け入れ、ノードＷＥｐは、前段のライトイネーブル信号を受け入れ、ノードＳＴはステータス信号を出力し、ノードＳＴＮＦは次段ＦＩＦＯ回路のステータス信号を受け入れ、ノードＮＷＥＯは次段ＦＩＦＯ回路へライトイネーブル信号を出力し、ノードＤＯＵＴは次段ＦＩＦＯデータを出力する。
【００２８】
〈具体例１の動作〉
図３は、拡張用ＦＩＦＯ回路のタイムチャートである。
図の上から順番にクロック信号（ＣＬＫ）、ライトイネーブル入力信号（ＷＥｐ）、内部ＦＩＦＯリードイネーブル信号（Ｓ２）、内部ＦＩＦＯライトイネーブル信号（Ｓ３）、次段ＦＩＦＯステータス信号（ＳＴＮＦ）、出力データ有効信号（ＮＷＥＯ）、入力データ（ＤＩＮ）、内部ＦＩＦＯ出力データ（Ｓ４）、出力データ（ＤＯＵＴ）、内部ＦＩＦＯステータス信号（Ｓ１）の状態を示し、最下段に各信号に共通の時刻領域を表している。ここでＷＥｐ、Ｓ２、Ｓ３の各信号は、Ｌレベルがアサート状態であるものとし、ＳＴＮＦ信号は、Ｌレベルのときに次段ＦＩＦＯ回路がフル（書き込み不可）状態を示している。各時刻領域での各信号の状態の一例について説明する。
【００２９】
・時刻領域Ａ
ライトイネーブル信号（ＷＥｐ）がアサートされ、入力データ（ＤＩＮ）として０を受け入れる。ここでは次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので、次段ＦＩＦＯ回路は、データの書き込み可能である。従って、入力データ（ＤＩＮ０）は、内部ＦＩＦＯ回路に格納されることなく、そのまま出力データ発生器５を通って次段ＦＩＦＯ回路の入力データ（ＤＩＮｎ）となって出力される（ＤＯＵＴ）。又、次段ＦＩＦＯ回路がデータ書き込み可能（ＳＴＮＦがＨレベル）なので出力データ有効信号発生器２は、出力データ有効信号（ＮＷＥＯ）をＬレベルにする。この状態は次段ＦＩＦＯ回路のライトイネーブル信号（ＷＥｎ）がアサートされた状態である。
【００３０】
・時刻領域Ｂ
ライトイネーブル信号（ＷＥｐ）がアサートされているが、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＬレベルを示しているので、次段ＦＩＦＯ回路は、データの書き込み不可である。従って、出力データ有効信号発生器２は、出力データ有効信号（ＮＷＥＯ）をＨレベルにする。この状態は次段ＦＩＦＯ回路のライトイネーブル信号（ＷＥｎ）がアサートされていない状態である。その代わりに内部ＦＩＦＯライトイネーブル発生器３が内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサートする。その結果、入力データ（ＤＩＮ）のデータ１は、内部ＦＩＦＯ回路１に格納される。
【００３１】
・時刻領域Ｃ
ライトイネーブル信号（ＷＥｐ）がアサートされているが、内部ＦＩＦＯリードイネーブル信号（Ｓ２）もアサートされている。又、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので、次段ＦＩＦＯ回路は、データの書き込み可能である。この場合には、出力データ発生器５は、まず内部ＦＩＦＯ回路１に格納されているデータ１を読み出して（Ｓ４）、出力データ（ＤＯＵＴ）として次段ＦＩＦＯ回路へ送る。次に、入力データ（ＤＩＮ）であるデータ２を内部ＦＩＦＯ回路１に格納する。又、内部ＦＩＦＯ回路１のライトカウンタは、時刻領域Ｂで受け入れたデータ１を１クロック遅れてカウントして１となる。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、１となる。
【００３２】
・時刻領域Ｄ
内部ＦＩＦＯリードイネーブル信号（Ｓ２）がアサートされている。又、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので、出力データ発生器５は、まず内部ＦＩＦＯ回路１に格納されているデータ２を読み出して（Ｓ４）、出力データ（ＤＯＵＴ）として次段ＦＩＦＯ回路へ送る。又、内部ＦＩＦＯ回路１のライトカウンタは、時刻領域Ｃで受け入れたデータ２を１クロック遅れてカウントして２となる。更に、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｃで読み出したデータ１を１クロック遅れてカウントして１となる。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、１となる。
【００３３】
・時刻領域Ｅ
ライトイネーブル信号（ＷＥｐ）がアサートされているが、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＬレベルを示しているので内部ＦＩＦＯライトイネーブル発生器３は、内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサートする。その結果、入力データ（ＤＩＮ）であるデータ３は、内部ＦＩＦＯ回路１に格納される。又、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｄで読み出したデータ２を１クロック遅れてカウントして２となる。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、０となる。
【００３４】
・時刻領域Ｆ
内部ＦＩＦＯ回路１にデータ３が格納されており、且つ、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので内部ＦＩＦＯリードイネーブル発生器４は、内部ＦＩＦＯリードイネーブル信号（Ｓ２）をアサートする。その結果、出力データ発生器５は、内部ＦＩＦＯ回路１に格納されているデータ３を読み出して（Ｓ４）、出力データ（ＤＯＵＴ）として次段ＦＩＦＯ回路へ送る。又、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｅで読み出したデータ３を１クロック遅れて既にカウントし、３になっている。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、１になっている。
【００３５】
・時刻領域Ｇ
ライトイネーブル信号（ＷＥｐ）がアサートされているが、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＬレベルを示しているので内部ＦＩＦＯライトイネーブル発生器３は、内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサートする。その結果、入力データ（ＤＩＮ）であるデータ４は、内部ＦＩＦＯ回路１に格納される。又、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｆで読み出したデータ３を１クロック遅れて既にカウントし、３になっている。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、０である。
【００３６】
・時刻領域Ｈ
内部ＦＩＦＯ回路１にデータ４が格納されており、且つ、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので内部ＦＩＦＯリードイネーブル発生器４は、内部ＦＩＦＯリードイネーブル信号（Ｓ２）をアサートする。その結果、出力データ発生器５は、内部ＦＩＦＯ回路１に格納されているデータ４を読み出して（Ｓ４）、出力データ（ＤＯＵＴ）として次段ＦＩＦＯ回路へ送る。又、内部ＦＩＦＯ回路１のライトカウンタは、時刻領域Ｇで読み出したデータ４を１クロック遅れて既にカウントし、４になっている。更に、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｆで読み出したデータ３を１クロック遅れて既にカウントし、４になっている。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、０になっている。
【００３７】
以上説明した具体例１の動作をまとめると次の論理に集約される。
（１）拡張用ＦＩＦＯ回路は、次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合には、入力データを直接次段のＦＩＦＯ回路へ送る。図３の時刻領域Ａが、この場合に該当する。
【００３８】
（２）拡張用ＦＩＦＯ回路は、次段のＦＩＦＯ回路への書き込みが不可なとき、即ち、次段のＦＩＦＯ回路がフル（空いていない）の場合には、入力データを内部ＦＩＦＯ回路１へ格納する。図３の時刻領域Ｂ、Ｅが、この場合に該当する。
【００３９】
（３）拡張用ＦＩＦＯ回路は、次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合であって、且つ、内部ＦＩＦＯ回路にデータが格納されている場合には、この内部ＦＩＦＯ回路に格納されているデータを次段のＦＩＦＯ回路へ送る。図３の時刻領域Ｆ、Ｈが、この場合に該当する。
【００４０】
（４）拡張用ＦＩＦＯ回路は、次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合であって、内部ＦＩＦＯ回路にデータが格納されており、且つ、入力データを受け入れたときは、内部ＦＩＦＯ回路に格納されているデータを優先して次段のＦＩＦＯ回路へ送る。図３の時刻領域Ｃが、この場合に該当する。
【００４１】
尚、上記の説明では、同一のクロック信号（ＣＬＫ）で動作させているが、本発明は、この例に限定されるものではない。即ち、データ入力のクロック信号とデータ出力のクロック信号は同一クロックである必要はなくタイミングの異なるクロック信号を用いても良い。又、上記説明ではステータス信号（ＳＴ）は、内部メモリに格納されているデータ量を表しているが、本発明は、この例に限定されるものではない。即ち、内部メモリがフル（満）であるかエンプティ（空）であるかを判別できる信号であれば良い。
【００４２】
更に、上記説明では、本発明による拡張用ＦＩＦＯ回路を既存のＦＩＦＯ回路の前後に１段付加する場合のみについて説明したが、本発明はこの例に限定されるものではない。他の例について図を用いて説明する。
図４は、拡張用ＦＩＦＯ回路を用いたＦＩＦＯモジュールの接続図である。
図に示すように既存のＦＩＦＯ回路１１に本発明による拡張用ＦＩＦＯ回路１０−１〜１０−ｎを従属接続して拡張用ＦＩＦＯ回路を用いたＦＩＦＯモジュールを構成することができる。
【００４３】
図に示すように、既存のＦＩＦＯ回路１１のＤＩＮと拡張用ＦＩＦＯ回路１０−１のＤＯＵＴを、既存のＦＩＦＯ回路１１のＷＥと拡張用ＦＩＦＯ回路１０−１のＮＷＥＯを、既存のＦＩＦＯ回路１１のＳＴと拡張用ＦＩＦＯ回路１０−１のＳＴＮＦを各々接続する。拡張用ＦＩＦＯ回路同士での接続では、次段拡張用ＦＩＦＯ回路のＤＩＮと前段拡張用ＦＩＦＯ回路のＤＯＵＴを、次段拡張用ＦＩＦＯ回路のＷＥｐと前段拡張用ＦＩＦＯ回路のＮＷＥＯを、次段拡張用ＦＩＦＯ回路のＳＴと前段拡張用ＦＩＦＯ回路のＳＴＮＦを接続する。更に、全てのＦＩＦＯ回路にクロック信号を供給する。このようにして拡張用ＦＩＦＯモジュールを容易に構成することができる。
【００４４】
以上説明したように、拡張用ＦＩＦＯ回路を構成することによって、図４に示すように、拡張用ＦＩＦＯ回路を従属接続し、容易に拡張用ＦＩＦＯモジュールを構成することができる。又、拡張用ＦＩＦＯモジュールに拡張用ＦＩＦＯ回路１０−（ｎ＋１）を容易に追加する事も可能になる。その結果、ＦＩＦＯ回路のメモリ容量が足らなくなった場合等に、後から必要に応じてメモリ容量を即座に、且つ、簡単に拡大することが可能になるという効果を得る。
【００４５】
〈具体例２〉
本具体例では、少ないメモリ容量のＦＩＦＯを用いて送受信ができる送受信装置を実現する。通信装置の使用環境の変化によっては、既存の送信ＦＩＦＯ回路、及び、受信ＦＩＦＯ回路の何れか一方のメモリ容量が不足し、他方に余裕が有る場合があり得る。更に、急にその状態が逆転する場合もあり得る。このような場合に具体例１で実現した拡張用ＦＩＦＯ回路を瞬時に受信ＦＩＦＯ回路、又は送信ＦＩＦＯ回路へ切換接続することを可能にする。かかる目的を達成するために本具体例の送受信装置は以下のように構成される。
【００４６】
図５は、拡張用ＦＩＦＯ回路を用いた送受信装置のブロック図である。
図より、拡張用ＦＩＦＯ回路を用いた送受信装置は、拡張用ＦＩＦＯ回路１０、送信ＦＩＦＯ回路２１、受信ＦＩＦＯ回路２２、第１のセレクタ２３、第２のセレクタ２４、第３のセレクタ２５、第４のセレクタ２６とを備える。
【００４７】
第１のセレクタは、送信信号系統２７及び受信信号系統２８の何れか一方を拡張用ＦＩＦＯ回路１０へ切換接続可能とするセレクタである。
第２のセレクタは、送信ＦＩＦＯ回路２１及び受信ＦＩＦＯ回路２２の何れか一方のステータス信号を拡張用ＦＩＦＯ回路１０の内部ＦＩＦＯライトイネーブル発生器３（図１）、出力データ有効信号発生器２（図１）、及び内部ＦＩＦＯリードイネーブル発生器４（図１）へ切換接続可能とするセレクタである。
【００４８】
セレクタ３は、拡張用ＦＩＦＯ回路１０の出力データ発生器５（図１）と出力データ有効信号発生器２（図１）、及び送信信号系統２７の何れか一方を送信ＦＩＦＯ回路２１へ切換接続可能とするセレクタである。
セレクタ４は、拡張用ＦＩＦＯ回路１０の出力データ発生器５（図１）と出力データ有効信号発生器２（図１）、及び受信信号系統２８の何れか一方を受信ＦＩＦＯ回路２２へ切換接続可能とするセレクタである。
【００４９】
以上説明した第１のセレクタ２３、第２のセレクタ２４、第３のセレクタ２５、第４のセレクタを切り換えることによって送信ＦＩＦＯ回路２１及び受信ＦＩＦＯ回路２２のいずれか一方に拡張用ＦＩＦＯ回路１０を接続することができる。その結果、送信ＦＩＦＯ回路２１、のメモリ容量が不足し、受信ＦＩＦＯ回路２２のメモリ容量に余裕が有る場合には拡張用ＦＩＦＯ回路１０を送信ＦＩＦＯ回路２１に接続することができる。又、送信ＦＩＦＯ回路２１、のメモリ容量に余裕があり、受信ＦＩＦＯ回路２２のメモリ容量が不足している場合には拡張用ＦＩＦＯ回路１０を受信ＦＩＦＯ回路２２に接続することができる。
【００５０】
ここでは、送信ＦＩＦＯ回路２１のメモリ容量及び、受信ＦＩＦＯ回路２２のメモリ容量を、それぞれのステータス信号に基づいて、メモリ容量の過不足を判断し、上記第１のセレクタ２３、第２のセレクタ２４、第３のセレクタ２５、第４のセレクタを自動的に切り換える制御部を更に備えることによって、より一層、正確、且つ、高速に切り換え可能な送受信装置を得ることができる。
【００５１】
尚、以上の説明では送信ＦＩＦＯ回路２１及び受信ＦＩＦＯ回路２２の２個のＦＩＦＯ回路の切り換えのみに限定して説明したが本発明は、この例に限定されるものでは無い。即ち、３個以上のＦＩＦＯ回路の切り換えも上記と同様の技術によって実現することが可能である。
【００５２】
以上説明した具体例２の構成を採用することによって、送信ＦＩＦＯ回路及び受信ＦＩＦＯ回路のいずれか一方に拡張用ＦＩＦＯ回路を接続することができるので、送信ＦＩＦＯ回路のメモリ容量が不足し、受信ＦＩＦＯ回路のメモリ容量に余裕が有る場合には拡張用ＦＩＦＯ回路を送信ＦＩＦＯ回路に接続することができる。又、逆の場合には拡張用ＦＩＦＯ回路を受信ＦＩＦＯ回路に接続することができる。その結果、拡張用ＦＩＦＯのメモリ容量を効果的に利用することができるという効果を得る。
【００５３】
【発明の効果】
以上説明したように、拡張用ＦＩＦＯ回路を構成することによって、以下の効果を得る。
１、拡張用ＦＩＦＯ回路を従属接続し、容易に拡張用ＦＩＦＯモジュールを構成することができる。
２、拡張用ＦＩＦＯモジュールに、更に、拡張用ＦＩＦＯ回路を容易に追加する事も可能になる。
３、その結果、ＦＩＦＯ回路のメモリ容量が足らなくなった場合等に、後から必要に応じてメモリ容量を即座に、且つ、簡単に拡大することが可能になるという効果を得る。
４、又、上記本発明による拡張用ＦＩＦＯ回路を上記送受信装置に用いて瞬時に受信ＦＩＦＯ回路、又は送信ＦＩＦＯ回路へ接続切換することによって、送信ＦＩＦＯ回路及び受信ＦＩＦＯ回路のいずれか一方に拡張用ＦＩＦＯ回路を接続することができるので、送信ＦＩＦＯ回路のメモリ容量が不足し、受信ＦＩＦＯ回路のメモリ容量に余裕が有る場合には拡張用ＦＩＦＯ回路を送信ＦＩＦＯ回路に接続することができる。又、逆の場合には拡張用ＦＩＦＯ回路を受信ＦＩＦＯ回路に接続することができる。その結果、拡張用ＦＩＦＯのメモリ容量を効果的に利用することができるという効果を得る。
【図面の簡単な説明】
【図１】具体例１の構成のブロック図である。
【図２】内部ＦＩＦＯ回路のタイムチャートである。
【図３】拡張用ＦＩＦＯ回路のタイムチャートである。
【図４】拡張用ＦＩＦＯ回路を用いたＦＩＦＯモジュールの接続図である。
【図５】拡張用ＦＩＦＯ回路を用いた送受信装置のブロック図である。
【符号の説明】
１ 内部ＦＩＦＯ回路
２ 出力データ有効信号発生器
３ 内部ＦＩＦＯライトイネーブル発生器
４ 内部ＦＩＦＯリードイネーブル発生器
５ 出力データ発生器
１０ 拡張用ＦＩＦＯ回路
【発明の属する技術分野】
本発明は、ディジタルデータ通信等に用いられる拡張用ＦＩＦＯ（ＦｉｒｓｔＩｎ Ｆｉｒｓｔ Ｏｕｔ）回路及びその拡張用ＦＩＦＯを用いた送受信装置に関する。
【０００２】
【従来の技術】
ディジタルデータ通信では、送信側と受信側とのデータ処理速度は原則として等しくなければならない。しかし、特に移動体通信等の分野では、平均データ処理速度は両者同じであるが、短時間の間では、両者間の処理速度に差異が発生し得る。かかる場合に、処理速度の差異を吸収すべくＦＩＦＯ回路が用いられる。ＦＩＦＯ回路は、文字通り、データを入力された順番に出力する、先入れ先出し回路である。このＦＩＦＯ回路のメモリ容量は、大きければ大きい程、瞬時的に大きな速度差を吸収できる。しかし、メモリ容量の拡大にはコストアップが伴う。そこで、通常は、ＦＩＦＯ回路の用途等に応じてコストアップと処理能力とのバランスを考慮し、メモリ容量が固定的に定められている。但し、ＦＩＦＯ回路の用途を変更した場合等において、後からメモリ容量を拡張する技術等も一部公開されている（例えば、特許文献１参照）。
【０００３】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】
特開平０５−０２０８６４号公報
【０００４】
【発明が解決しようとする課題】
上記従来の技術では、ＦＩＦＯ回路のメモリ容量が足りなくなった場合等に、後からメモリ容量を拡張することは難しい。上記特許文献１のように、後からメモリ容量を拡張する技術等も一部公開されてはいるが、メモリ容量の拡張には、種々の制約が伴い、既存のＦＩＦＯ回路のメモリ容量を即座に、且つ、簡単に拡大することは困難である。かかる場合に、必要に応じてメモリ容量を即座に、且つ、簡単に拡大することを可能にする拡張用ＦＩＦＯ回路を得ることが本発明の目的である。
【０００５】
又、通信装置等の使用環境の変化によっては、既存の送信ＦＩＦＯ回路、及び、受信ＦＩＦＯ回路の何れか一方のメモリ容量が不足し、他方に余裕が有る場合があり得る。更に、急にその状態が逆転する場合もあり得る。このような場合に上記拡張用ＦＩＦＯ回路を瞬時に受信ＦＩＦＯ回路、又は送信ＦＩＦＯ回路へ切換接続することによって、少ないメモリ容量で正常な送受信ができる送受信装置を実現することも本発明の目的である。
【０００６】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
メモリ容量を拡張すべく内部ＦＩＦＯ回路を有し、既存のＦＩＦＯ回路に接続される拡張用ＦＩＦＯ回路であって、次段ＦＩＦＯ回路のステータス信号がデータ書き込み可能を示すと、次段ＦＩＦＯ回路のライトイネーブル信号をアサートし、該次段ＦＩＦＯ回路にデータ書き込みを可能にする出力データ有効信号発生器と、上記次段ＦＩＦＯ回路のステータス信号を受け入れて、該次段ＦＩＦＯ回路がデータ書き込み不可であると、内部ＦＩＦＯライトイネーブル信号をアサートし、上記内部ＦＩＦＯ回路へのデータ書き込みを可能にする内部ＦＩＦＯライトイネーブル発生器とを含むことを特徴とする拡張用ＦＩＦＯ回路。
【０００７】
〈構成２〉
構成１に記載の拡張用ＦＩＦＯ回路において、上記次段ＦＩＦＯ回路のステータス信号、及び上記内部ＦＩＦＯ回路のステータス信号を受け入れて、該次段ＦＩＦＯ回路がデータ書き込み可能であり、且つ、上記内部ＦＩＦＯ回路内にデータが格納されていると内部ＦＩＦＯリードイネーブル信号をアサートし、上記内部ＦＩＦＯ回路内のデータを読み込み可能にする内部ＦＩＦＯリードイネーブル発生器と、入力データを受け入れて次段ＦＩＦＯ回路へ出力し、上記内部ＦＩＦＯリードイネーブル信号がアサートすると上記入力データに換えて上記内部ＦＩＦＯ回路内のデータを読み出して上記次段ＦＩＦＯ回路に出力する出力データ発生器とを更に含むことを特徴とする拡張用ＦＩＦＯ回路。
【０００８】
〈構成３〉
メモリ容量を拡張すべく、送信ＦＩＦＯ回路及び受信ＦＩＦＯ回路の何れか一方に、構成２に記載の拡張用ＦＩＦＯ回路を切換接続可能とする送受信装置であって、送信信号系統及び受信信号系統の何れか一方を上記拡張用ＦＩＦＯ回路へ切換接続可能とする第１のセレクタと、上記送信ＦＩＦＯ回路及び上記受信ＦＩＦＯ回路の何れか一方のステータス信号を上記拡張用ＦＩＦＯ回路の上記内部ＦＩＦＯライトイネーブル発生器と上記出力データ有効信号発生器と上記内部ＦＩＦＯリードイネーブル発生器へ切換接続可能とする第２のセレクタと、上記拡張用ＦＩＦＯ回路の上記出力データ発生器と上記出力データ有効信号発生器、及び上記送信信号系統の何れか一方を上記送信ＦＩＦＯ回路へ切換接続可能とする第３のセレクタと、上記拡張用ＦＩＦＯ回路の上記出力データ発生器と上記出力データ有効信号発生器、及び上記受信信号系統の何れか一方を上記受信ＦＩＦＯ回路へ切換接続可能とする第４のセレクタとを含むことを特徴とする拡張用ＦＩＦＯ回路を用いた送受信装置。
【０００９】
〈構成４〉
構成３に記載の拡張用ＦＩＦＯ回路を用いた送受信装置において、上記送信ＦＩＦＯ回路及び上記受信ＦＩＦＯ回路のステータス信号を受け入れて、上記送信ＦＩＦＯ回路がデータ書き込み可能であり、上記受信ＦＩＦＯ回路がデータ書き込み不可であると、上記第１のセレクタを上記受信信号系統に、上記第２のセレクタ及び上記第３のセレクタを上記受信セレクタに切換接続させ、上記送信ＦＩＦＯ回路及び上記受信ＦＩＦＯ回路のステータス信号を受け入れて、上記受信ＦＩＦＯ回路がデータ書き込み可能であり、上記送信ＦＩＦＯ回路がデータ書き込み不可であると、上記第１のセレクタを上記送信信号系統に、上記第２のセレクタ及び上記第３のセレクタを上記送信セレクタに切換接続させる制御部を更に含むことを特徴とする拡張用ＦＩＦＯ回路を用いた送受信装置。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１〉
本具体例では、既存のＦＩＦＯ回路のメモリ容量を拡張するためのＦＩＦＯ回路を内部に所有し、該既存のＦＩＦＯ回路の前後に即座に、且つ、簡単に接続しうる拡張用ＦＩＦＯ回路を実現する。この拡張用ＦＩＦＯ回路には、先入れ先出しの原則を維持すべく以下の４機能が付加される。（１）次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合には、入力データを直接次段のＦＩＦＯ回路へ送る。（２）次段のＦＩＦＯ回路への書き込みが不可なとき、即ち、次段のＦＩＦＯ回路がフル（空いていない）の場合には、入力データを内部に所有するＦＩＦＯ回路へ格納する。
【００１１】
（３）次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合であって、且つ、内部に所有するＦＩＦＯ回路にデータが格納されている場合には、このデータを次段のＦＩＦＯ回路へ送る。（４）次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合であって、内部に所有するＦＩＦＯ回路にデータが格納されており、且つ、入力データを受け入れたときは、内部ＦＩＦＯ回路に格納されているデータを優先して次段のＦＩＦＯ回路へ送る。
【００１２】
更に、該既存のＦＩＦＯ回路の前後に即座に、且つ、簡単に接続しうるように、内部に所有するＦＩＦＯ回路と、上記４つの機能を付加するために備える付加回路とを含めてブロック化し、そのブロックの入出力ノードを既存のＦＩＦＯ回路と類似させる。以上の目的を達成するために本具体例の拡張用ＦＩＦＯ回路は以下のように構成される。
【００１３】
図１は、具体例１の構成のブロック図である。
図より、具体例１の拡張用ＦＩＦＯ回路１０は、内部ＦＩＦＯ回路１、出力データ有効信号発生器２、内部ＦＩＦＯライトイネーブル発生器３、内部ＦＩＦＯリードイネーブル発生器４、出力データ発生器５とを備える。
【００１４】
内部ＦＩＦＯ回路１は、従来（既存）のＦＩＦＯと同様であり、クロック信号を受け入れるＣＬＫノード、ライトイネーブル信号を受け入れるＷＥノード、リードイネーブル信号を受け入れるＲＥノード、入力データを受け入れるＤＩＮノード、データを出力するＤＯＵＴノード、内部のライトカウンタの値とリードカウンタの値の差をステータス信号として出力するＳＴノードとを有する。
【００１５】
上記各ノードでの信号のタイミングについて図を用いて説明する。
図２は、内部ＦＩＦＯ回路のタイムチャートである。
図の上から順番にＣＬＫノード、ＷＥノード、ＲＥノード、ＤＩＮノード、ＤＯＵＴノード、ＳＴノード、ライトカウンタ、リードカウンタでの信号の状態を示し、最下段に各信号状態に共通の時刻領域を表している。各時刻領域での各信号の状態の一例について説明する。ここで、ＷＥノード、ＲＥノードは、ローレベル（Ｌレベル）がアサート状態であるものとする。
【００１６】
・時刻領域ａ
ＷＥノード及び、ＲＥノードは、共にハイレベル（Ｈレベル）でありライトカウンタ、リードカウンタ共０なのでＳＴノードは０の状態を維持している。
・時刻領域ｂ
ＷＥノードがアサート（Ｌレベル）され、ＤＩＮノードにデータ０が入力される。このデータ０は内部メモリに格納される（図示せず）。
【００１７】
・時刻領域ｃ
ライトカウンタは、時刻領域ｂでのデータ０を１クロック遅れてカウントし、１となる。従って、ＳＴノードは、１になる。
・時刻領域ｄ
ＷＥノードがＨレベルのまま、ＲＥノードがアサート（Ｌレベル）されると内部メモリに格納されているデータ０はＤＯＵＴノードから出力される。
【００１８】
・時刻領域ｅ
ＲＥノードがＨレベルのままＷＥノードがアサートされＤＩＮノードにデータ１が入力される。このデータ１は内部メモリに格納される。リードカウンタは、時刻領域ｄでのデータ０を１クロック遅れてカウントし、１となる。従って、ＳＴ端子は、０になる。
・時刻領域ｆ
ＷＥノードがアサートされＤＩＮノードにデータ２が入力される。このデータ２は、内部メモリに格納される。更にＲＥノードがアサートされ時刻領域ｅで格納されたデータ１がＤＯＵＴノードから出力される。ライトカウンタは、時刻領域ｅでのデータ１を１クロック遅れてカウントして２となる。従って、ＳＴカウンタは、１になる。
【００１９】
・時刻領域ｇ
ＷＥノードがＨレベルのまま、ＲＥノードがアサートされ、時刻領域ｆで格納されたデータ２がＤＯＵＴノードから出力される。ライトカウンタは、時刻領域ｆでのデータ２を１クロック遅れてカウントし、３となる。リードカウンタは、領域ｆでのデータ１を１カウント遅れてカウントし、２となる。従って、ＳＴカウンタは、１になる。
以下時刻領域ｈまで同様の動作が繰り返される。
【００２０】
以上説明したように、内部ＦＩＦＯ回路１への入力データ（ＤＩＮ）は、ＷＥノードがＬレベル（アサート）のときにクロック信号（ＣＬＫ）に同期して内部メモリに格納される。格納されると１クロック遅れてライトカウンタが１増加する。又、ＲＥノードがＬレベル（アサート）のときにクロック信号（ＣＬＫ）に同期して内部メモリに格納されているデータが読み出される。更に、ステータス信号（ＳＴ）は、ライトカウンタのカウント値とリードカウンタのカウント値の差であり、内部メモリに格納されているデータ量を表している。
【００２１】
再度図１に戻って具体例１の構成について説明を続ける。
出力データ有効信号発生器２は、次段ＦＩＦＯ回路のステータス信号（ＳＴＮＳ）を受け入れて（監視し）、該次段ＦＩＦＯ回路がデータ書き込み可能であると、次段ＦＩＦＯライトイネーブル信号（ＷＥｎ）をアサートし、データを該次段ＦＩＦＯ回路へ書き込み可能にする部分である。即ち、拡張用ＦＩＦＯ回路１０が次段に向けて出力するデータ（ＤＯＵＴ）の有効／無効を表す出力データ有効信号ＮＷＥＯを出力する。この出力データ有効信号ＮＷＥＯは、次段のライトイネーブル信号（ＷＥｎ）として機能することになる。
【００２２】
上記出力データ有効信号発生器２には、拡張用ＦＩＦＯ回路１０に前段から送られてくるライトイネーブル信号（ＷＥｐ）と、内部ＦＩＦＯ回路１のステータス信号Ｓ１と、次段ＦＩＦＯ回路のステータス信号ＳＴＮＦと後記内部ＦＩＦＯリードイネーブル発生器４が出力する内部ＦＩＦＯリードイネーブル信号Ｓ２とが入力される。ここで、内部ＦＩＦＯリードイネーブル信号Ｓ２がアサート（Ｌレベル）しているか、又は次段ＦＩＦＯがデータ書き込み可能であるとき、即ち、次段ＦＩＦＯのステータス信号がＨレベルのときに出力データ有効信号ＮＷＥＯはＬレベルになる。この状態は次段ＦＩＦＯのライトイネーブル信号（ＷＥｎ）がアサートしていることと等価である。
【００２３】
内部ＦＩＦＯライトイネーブル発生器３は、次段ＦＩＦＯ回路のステータス信号（ＳＴＮＳ）を受け入れて（監視し）、該次段ＦＩＦＯ回路がデータ書き込み不可であると、内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサートし、入力データ（ＤＩＮ）を内部ＦＩＦＯ回路１へ書き込み可能にする部分である。この内部ＦＩＦＯライトイネーブル発生器３には次段ＦＩＦＯ回路のステータス信号（ＳＴＮＳ）と、後記内部ＦＩＦＯリードイネーブル発生器４が出力する内部ＦＩＦＯリードイネーブル信号Ｓ２とが入力される。
【００２４】
ここで、内部ＦＩＦＯライトイネーブル発生器３は、次段のステータス信号（ＳＴＮＦ）がＬレベル（次段のメモリがフル（満）の状態）のとき前段からライトイネーブル信号ＷＥｐを受け入れると内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサート（Ｌレベル）する。又、後記内部ＦＩＦＯリードイネーブル発生器４が出力する内部ＦＩＦＯリードイネーブル信号Ｓ２がアサートしたときも前段からライトイネーブル信号ＷＥｐを受け入れると内部ライトイネーブル信号（Ｓ３）をアサート（Ｌレベル）する。
【００２５】
内部ＦＩＦＯリードイネーブル発生器４は、次段ＦＩＦＯ回路のステータス信号（ＳＴＮＦ）を受け入れて（監視し）次段ＦＩＦＯ回路がデータ書き込み可能であり、且つ、内部ＦＩＦＯ回路１のステータス信号（Ｓ１）を受け入れて（監視し）内部メモリがエンプティ（空）でないときは、内部ＦＩＦＯリードイネーブル信号（Ｓ２）をアサートしメモリ内部に格納されているデータを出力させる。
【００２６】
出力データ発生器５は、入力データを受け入れて次段ＦＩＦＯ回路へ出力し、内部ＦＩＦＯリードイネーブル信号がアサートすると入力データに換えて内部ＦＩＦＯ回路１内に格納されているデータを優先して読み出し、次段ＦＩＦＯ回路に出力する部分である。ここでの出力は、次段ＦＩＦＯ回路の入力データ（ＤＩＮｎ）となる。
【００２７】
尚、上記構成要素の全てはＩＣ化又はモジュール化されて、拡張用ＦＩＦＯ回路１０を構成し、ノードＤＩＮは、入力データを受け入れ、ノードＷＣＬＫはクロック信号を受け入れ、ノードＷＥｐは、前段のライトイネーブル信号を受け入れ、ノードＳＴはステータス信号を出力し、ノードＳＴＮＦは次段ＦＩＦＯ回路のステータス信号を受け入れ、ノードＮＷＥＯは次段ＦＩＦＯ回路へライトイネーブル信号を出力し、ノードＤＯＵＴは次段ＦＩＦＯデータを出力する。
【００２８】
〈具体例１の動作〉
図３は、拡張用ＦＩＦＯ回路のタイムチャートである。
図の上から順番にクロック信号（ＣＬＫ）、ライトイネーブル入力信号（ＷＥｐ）、内部ＦＩＦＯリードイネーブル信号（Ｓ２）、内部ＦＩＦＯライトイネーブル信号（Ｓ３）、次段ＦＩＦＯステータス信号（ＳＴＮＦ）、出力データ有効信号（ＮＷＥＯ）、入力データ（ＤＩＮ）、内部ＦＩＦＯ出力データ（Ｓ４）、出力データ（ＤＯＵＴ）、内部ＦＩＦＯステータス信号（Ｓ１）の状態を示し、最下段に各信号に共通の時刻領域を表している。ここでＷＥｐ、Ｓ２、Ｓ３の各信号は、Ｌレベルがアサート状態であるものとし、ＳＴＮＦ信号は、Ｌレベルのときに次段ＦＩＦＯ回路がフル（書き込み不可）状態を示している。各時刻領域での各信号の状態の一例について説明する。
【００２９】
・時刻領域Ａ
ライトイネーブル信号（ＷＥｐ）がアサートされ、入力データ（ＤＩＮ）として０を受け入れる。ここでは次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので、次段ＦＩＦＯ回路は、データの書き込み可能である。従って、入力データ（ＤＩＮ０）は、内部ＦＩＦＯ回路に格納されることなく、そのまま出力データ発生器５を通って次段ＦＩＦＯ回路の入力データ（ＤＩＮｎ）となって出力される（ＤＯＵＴ）。又、次段ＦＩＦＯ回路がデータ書き込み可能（ＳＴＮＦがＨレベル）なので出力データ有効信号発生器２は、出力データ有効信号（ＮＷＥＯ）をＬレベルにする。この状態は次段ＦＩＦＯ回路のライトイネーブル信号（ＷＥｎ）がアサートされた状態である。
【００３０】
・時刻領域Ｂ
ライトイネーブル信号（ＷＥｐ）がアサートされているが、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＬレベルを示しているので、次段ＦＩＦＯ回路は、データの書き込み不可である。従って、出力データ有効信号発生器２は、出力データ有効信号（ＮＷＥＯ）をＨレベルにする。この状態は次段ＦＩＦＯ回路のライトイネーブル信号（ＷＥｎ）がアサートされていない状態である。その代わりに内部ＦＩＦＯライトイネーブル発生器３が内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサートする。その結果、入力データ（ＤＩＮ）のデータ１は、内部ＦＩＦＯ回路１に格納される。
【００３１】
・時刻領域Ｃ
ライトイネーブル信号（ＷＥｐ）がアサートされているが、内部ＦＩＦＯリードイネーブル信号（Ｓ２）もアサートされている。又、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので、次段ＦＩＦＯ回路は、データの書き込み可能である。この場合には、出力データ発生器５は、まず内部ＦＩＦＯ回路１に格納されているデータ１を読み出して（Ｓ４）、出力データ（ＤＯＵＴ）として次段ＦＩＦＯ回路へ送る。次に、入力データ（ＤＩＮ）であるデータ２を内部ＦＩＦＯ回路１に格納する。又、内部ＦＩＦＯ回路１のライトカウンタは、時刻領域Ｂで受け入れたデータ１を１クロック遅れてカウントして１となる。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、１となる。
【００３２】
・時刻領域Ｄ
内部ＦＩＦＯリードイネーブル信号（Ｓ２）がアサートされている。又、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので、出力データ発生器５は、まず内部ＦＩＦＯ回路１に格納されているデータ２を読み出して（Ｓ４）、出力データ（ＤＯＵＴ）として次段ＦＩＦＯ回路へ送る。又、内部ＦＩＦＯ回路１のライトカウンタは、時刻領域Ｃで受け入れたデータ２を１クロック遅れてカウントして２となる。更に、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｃで読み出したデータ１を１クロック遅れてカウントして１となる。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、１となる。
【００３３】
・時刻領域Ｅ
ライトイネーブル信号（ＷＥｐ）がアサートされているが、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＬレベルを示しているので内部ＦＩＦＯライトイネーブル発生器３は、内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサートする。その結果、入力データ（ＤＩＮ）であるデータ３は、内部ＦＩＦＯ回路１に格納される。又、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｄで読み出したデータ２を１クロック遅れてカウントして２となる。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、０となる。
【００３４】
・時刻領域Ｆ
内部ＦＩＦＯ回路１にデータ３が格納されており、且つ、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので内部ＦＩＦＯリードイネーブル発生器４は、内部ＦＩＦＯリードイネーブル信号（Ｓ２）をアサートする。その結果、出力データ発生器５は、内部ＦＩＦＯ回路１に格納されているデータ３を読み出して（Ｓ４）、出力データ（ＤＯＵＴ）として次段ＦＩＦＯ回路へ送る。又、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｅで読み出したデータ３を１クロック遅れて既にカウントし、３になっている。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、１になっている。
【００３５】
・時刻領域Ｇ
ライトイネーブル信号（ＷＥｐ）がアサートされているが、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＬレベルを示しているので内部ＦＩＦＯライトイネーブル発生器３は、内部ＦＩＦＯライトイネーブル信号（Ｓ３）をアサートする。その結果、入力データ（ＤＩＮ）であるデータ４は、内部ＦＩＦＯ回路１に格納される。又、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｆで読み出したデータ３を１クロック遅れて既にカウントし、３になっている。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、０である。
【００３６】
・時刻領域Ｈ
内部ＦＩＦＯ回路１にデータ４が格納されており、且つ、次段ＦＩＦＯステータス信号（ＳＴＮＦ）がＨレベルを示しているので内部ＦＩＦＯリードイネーブル発生器４は、内部ＦＩＦＯリードイネーブル信号（Ｓ２）をアサートする。その結果、出力データ発生器５は、内部ＦＩＦＯ回路１に格納されているデータ４を読み出して（Ｓ４）、出力データ（ＤＯＵＴ）として次段ＦＩＦＯ回路へ送る。又、内部ＦＩＦＯ回路１のライトカウンタは、時刻領域Ｇで読み出したデータ４を１クロック遅れて既にカウントし、４になっている。更に、内部ＦＩＦＯ回路１のリードカウンタは、時刻領域Ｆで読み出したデータ３を１クロック遅れて既にカウントし、４になっている。従って、内部ＦＩＦＯステータス信号（Ｓ１）は、０になっている。
【００３７】
以上説明した具体例１の動作をまとめると次の論理に集約される。
（１）拡張用ＦＩＦＯ回路は、次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合には、入力データを直接次段のＦＩＦＯ回路へ送る。図３の時刻領域Ａが、この場合に該当する。
【００３８】
（２）拡張用ＦＩＦＯ回路は、次段のＦＩＦＯ回路への書き込みが不可なとき、即ち、次段のＦＩＦＯ回路がフル（空いていない）の場合には、入力データを内部ＦＩＦＯ回路１へ格納する。図３の時刻領域Ｂ、Ｅが、この場合に該当する。
【００３９】
（３）拡張用ＦＩＦＯ回路は、次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合であって、且つ、内部ＦＩＦＯ回路にデータが格納されている場合には、この内部ＦＩＦＯ回路に格納されているデータを次段のＦＩＦＯ回路へ送る。図３の時刻領域Ｆ、Ｈが、この場合に該当する。
【００４０】
（４）拡張用ＦＩＦＯ回路は、次段のＦＩＦＯ回路への書き込みが可能なとき、即ち、次段のＦＩＦＯ回路が空いている場合であって、内部ＦＩＦＯ回路にデータが格納されており、且つ、入力データを受け入れたときは、内部ＦＩＦＯ回路に格納されているデータを優先して次段のＦＩＦＯ回路へ送る。図３の時刻領域Ｃが、この場合に該当する。
【００４１】
尚、上記の説明では、同一のクロック信号（ＣＬＫ）で動作させているが、本発明は、この例に限定されるものではない。即ち、データ入力のクロック信号とデータ出力のクロック信号は同一クロックである必要はなくタイミングの異なるクロック信号を用いても良い。又、上記説明ではステータス信号（ＳＴ）は、内部メモリに格納されているデータ量を表しているが、本発明は、この例に限定されるものではない。即ち、内部メモリがフル（満）であるかエンプティ（空）であるかを判別できる信号であれば良い。
【００４２】
更に、上記説明では、本発明による拡張用ＦＩＦＯ回路を既存のＦＩＦＯ回路の前後に１段付加する場合のみについて説明したが、本発明はこの例に限定されるものではない。他の例について図を用いて説明する。
図４は、拡張用ＦＩＦＯ回路を用いたＦＩＦＯモジュールの接続図である。
図に示すように既存のＦＩＦＯ回路１１に本発明による拡張用ＦＩＦＯ回路１０−１〜１０−ｎを従属接続して拡張用ＦＩＦＯ回路を用いたＦＩＦＯモジュールを構成することができる。
【００４３】
図に示すように、既存のＦＩＦＯ回路１１のＤＩＮと拡張用ＦＩＦＯ回路１０−１のＤＯＵＴを、既存のＦＩＦＯ回路１１のＷＥと拡張用ＦＩＦＯ回路１０−１のＮＷＥＯを、既存のＦＩＦＯ回路１１のＳＴと拡張用ＦＩＦＯ回路１０−１のＳＴＮＦを各々接続する。拡張用ＦＩＦＯ回路同士での接続では、次段拡張用ＦＩＦＯ回路のＤＩＮと前段拡張用ＦＩＦＯ回路のＤＯＵＴを、次段拡張用ＦＩＦＯ回路のＷＥｐと前段拡張用ＦＩＦＯ回路のＮＷＥＯを、次段拡張用ＦＩＦＯ回路のＳＴと前段拡張用ＦＩＦＯ回路のＳＴＮＦを接続する。更に、全てのＦＩＦＯ回路にクロック信号を供給する。このようにして拡張用ＦＩＦＯモジュールを容易に構成することができる。
【００４４】
以上説明したように、拡張用ＦＩＦＯ回路を構成することによって、図４に示すように、拡張用ＦＩＦＯ回路を従属接続し、容易に拡張用ＦＩＦＯモジュールを構成することができる。又、拡張用ＦＩＦＯモジュールに拡張用ＦＩＦＯ回路１０−（ｎ＋１）を容易に追加する事も可能になる。その結果、ＦＩＦＯ回路のメモリ容量が足らなくなった場合等に、後から必要に応じてメモリ容量を即座に、且つ、簡単に拡大することが可能になるという効果を得る。
【００４５】
〈具体例２〉
本具体例では、少ないメモリ容量のＦＩＦＯを用いて送受信ができる送受信装置を実現する。通信装置の使用環境の変化によっては、既存の送信ＦＩＦＯ回路、及び、受信ＦＩＦＯ回路の何れか一方のメモリ容量が不足し、他方に余裕が有る場合があり得る。更に、急にその状態が逆転する場合もあり得る。このような場合に具体例１で実現した拡張用ＦＩＦＯ回路を瞬時に受信ＦＩＦＯ回路、又は送信ＦＩＦＯ回路へ切換接続することを可能にする。かかる目的を達成するために本具体例の送受信装置は以下のように構成される。
【００４６】
図５は、拡張用ＦＩＦＯ回路を用いた送受信装置のブロック図である。
図より、拡張用ＦＩＦＯ回路を用いた送受信装置は、拡張用ＦＩＦＯ回路１０、送信ＦＩＦＯ回路２１、受信ＦＩＦＯ回路２２、第１のセレクタ２３、第２のセレクタ２４、第３のセレクタ２５、第４のセレクタ２６とを備える。
【００４７】
第１のセレクタは、送信信号系統２７及び受信信号系統２８の何れか一方を拡張用ＦＩＦＯ回路１０へ切換接続可能とするセレクタである。
第２のセレクタは、送信ＦＩＦＯ回路２１及び受信ＦＩＦＯ回路２２の何れか一方のステータス信号を拡張用ＦＩＦＯ回路１０の内部ＦＩＦＯライトイネーブル発生器３（図１）、出力データ有効信号発生器２（図１）、及び内部ＦＩＦＯリードイネーブル発生器４（図１）へ切換接続可能とするセレクタである。
【００４８】
セレクタ３は、拡張用ＦＩＦＯ回路１０の出力データ発生器５（図１）と出力データ有効信号発生器２（図１）、及び送信信号系統２７の何れか一方を送信ＦＩＦＯ回路２１へ切換接続可能とするセレクタである。
セレクタ４は、拡張用ＦＩＦＯ回路１０の出力データ発生器５（図１）と出力データ有効信号発生器２（図１）、及び受信信号系統２８の何れか一方を受信ＦＩＦＯ回路２２へ切換接続可能とするセレクタである。
【００４９】
以上説明した第１のセレクタ２３、第２のセレクタ２４、第３のセレクタ２５、第４のセレクタを切り換えることによって送信ＦＩＦＯ回路２１及び受信ＦＩＦＯ回路２２のいずれか一方に拡張用ＦＩＦＯ回路１０を接続することができる。その結果、送信ＦＩＦＯ回路２１、のメモリ容量が不足し、受信ＦＩＦＯ回路２２のメモリ容量に余裕が有る場合には拡張用ＦＩＦＯ回路１０を送信ＦＩＦＯ回路２１に接続することができる。又、送信ＦＩＦＯ回路２１、のメモリ容量に余裕があり、受信ＦＩＦＯ回路２２のメモリ容量が不足している場合には拡張用ＦＩＦＯ回路１０を受信ＦＩＦＯ回路２２に接続することができる。
【００５０】
ここでは、送信ＦＩＦＯ回路２１のメモリ容量及び、受信ＦＩＦＯ回路２２のメモリ容量を、それぞれのステータス信号に基づいて、メモリ容量の過不足を判断し、上記第１のセレクタ２３、第２のセレクタ２４、第３のセレクタ２５、第４のセレクタを自動的に切り換える制御部を更に備えることによって、より一層、正確、且つ、高速に切り換え可能な送受信装置を得ることができる。
【００５１】
尚、以上の説明では送信ＦＩＦＯ回路２１及び受信ＦＩＦＯ回路２２の２個のＦＩＦＯ回路の切り換えのみに限定して説明したが本発明は、この例に限定されるものでは無い。即ち、３個以上のＦＩＦＯ回路の切り換えも上記と同様の技術によって実現することが可能である。
【００５２】
以上説明した具体例２の構成を採用することによって、送信ＦＩＦＯ回路及び受信ＦＩＦＯ回路のいずれか一方に拡張用ＦＩＦＯ回路を接続することができるので、送信ＦＩＦＯ回路のメモリ容量が不足し、受信ＦＩＦＯ回路のメモリ容量に余裕が有る場合には拡張用ＦＩＦＯ回路を送信ＦＩＦＯ回路に接続することができる。又、逆の場合には拡張用ＦＩＦＯ回路を受信ＦＩＦＯ回路に接続することができる。その結果、拡張用ＦＩＦＯのメモリ容量を効果的に利用することができるという効果を得る。
【００５３】
【発明の効果】
以上説明したように、拡張用ＦＩＦＯ回路を構成することによって、以下の効果を得る。
１、拡張用ＦＩＦＯ回路を従属接続し、容易に拡張用ＦＩＦＯモジュールを構成することができる。
２、拡張用ＦＩＦＯモジュールに、更に、拡張用ＦＩＦＯ回路を容易に追加する事も可能になる。
３、その結果、ＦＩＦＯ回路のメモリ容量が足らなくなった場合等に、後から必要に応じてメモリ容量を即座に、且つ、簡単に拡大することが可能になるという効果を得る。
４、又、上記本発明による拡張用ＦＩＦＯ回路を上記送受信装置に用いて瞬時に受信ＦＩＦＯ回路、又は送信ＦＩＦＯ回路へ接続切換することによって、送信ＦＩＦＯ回路及び受信ＦＩＦＯ回路のいずれか一方に拡張用ＦＩＦＯ回路を接続することができるので、送信ＦＩＦＯ回路のメモリ容量が不足し、受信ＦＩＦＯ回路のメモリ容量に余裕が有る場合には拡張用ＦＩＦＯ回路を送信ＦＩＦＯ回路に接続することができる。又、逆の場合には拡張用ＦＩＦＯ回路を受信ＦＩＦＯ回路に接続することができる。その結果、拡張用ＦＩＦＯのメモリ容量を効果的に利用することができるという効果を得る。
【図面の簡単な説明】
【図１】具体例１の構成のブロック図である。
【図２】内部ＦＩＦＯ回路のタイムチャートである。
【図３】拡張用ＦＩＦＯ回路のタイムチャートである。
【図４】拡張用ＦＩＦＯ回路を用いたＦＩＦＯモジュールの接続図である。
【図５】拡張用ＦＩＦＯ回路を用いた送受信装置のブロック図である。
【符号の説明】
１ 内部ＦＩＦＯ回路
２ 出力データ有効信号発生器
３ 内部ＦＩＦＯライトイネーブル発生器
４ 内部ＦＩＦＯリードイネーブル発生器
５ 出力データ発生器
１０ 拡張用ＦＩＦＯ回路
Claims (4)
- メモリ容量を拡張すべく内部ＦＩＦＯ回路を有し、既存のＦＩＦＯ回路に接続される拡張用ＦＩＦＯ回路であって、
次段ＦＩＦＯ回路のステータス信号がデータ書き込み可能を示すと、次段ＦＩＦＯ回路のライトイネーブル信号をアサートし、該次段ＦＩＦＯ回路にデータ書き込みを可能にする出力データ有効信号発生器と、
前記次段ＦＩＦＯ回路のステータス信号を受け入れて、該次段ＦＩＦＯ回路がデータ書き込み不可であると、内部ＦＩＦＯライトイネーブル信号をアサートし、前記内部ＦＩＦＯ回路へのデータ書き込みを可能にする内部ＦＩＦＯライトイネーブル発生器とを含むことを特徴とする拡張用ＦＩＦＯ回路。 - 請求項１に記載の拡張用ＦＩＦＯ回路において、
前記次段ＦＩＦＯ回路のステータス信号、及び前記内部ＦＩＦＯ回路のステータス信号を受け入れて、該次段ＦＩＦＯ回路がデータ書き込み可能であり、且つ、前記内部ＦＩＦＯ回路内にデータが格納されていると内部ＦＩＦＯリードイネーブル信号をアサートし、前記内部ＦＩＦＯ回路内のデータを読み込み可能にする内部ＦＩＦＯリードイネーブル発生器と、
入力データを受け入れて次段ＦＩＦＯ回路へ出力し、前記内部ＦＩＦＯリードイネーブル信号がアサートすると前記入力データに換えて前記内部ＦＩＦＯ回路内のデータを読み出して前記次段ＦＩＦＯ回路に出力する出力データ発生器とを更に含むことを特徴とする拡張用ＦＩＦＯ回路。 - メモリ容量を拡張すべく、送信ＦＩＦＯ回路及び受信ＦＩＦＯ回路の何れか一方に、請求項２に記載の拡張用ＦＩＦＯ回路を切換接続可能とする送受信装置であって、
送信信号系統及び受信信号系統の何れか一方を前記拡張用ＦＩＦＯ回路へ切換接続可能とする第１のセレクタと、
前記送信ＦＩＦＯ回路及び前記受信ＦＩＦＯ回路の何れか一方のステータス信号を前記拡張用ＦＩＦＯ回路の前記内部ＦＩＦＯライトイネーブル発生器と前記出力データ有効信号発生器と前記内部ＦＩＦＯリードイネーブル発生器へ切換接続可能とする第２のセレクタと、
前記拡張用ＦＩＦＯ回路の前記出力データ発生器と前記出力データ有効信号発生器、及び前記送信信号系統の何れか一方を前記送信ＦＩＦＯ回路へ切換接続可能とする第３のセレクタと、
前記拡張用ＦＩＦＯ回路の前記出力データ発生器と前記出力データ有効信号発生器、及び前記受信信号系統の何れか一方を前記受信ＦＩＦＯ回路へ切換接続可能とする第４のセレクタとを含むことを特徴とする拡張用ＦＩＦＯ回路を用いた送受信装置。 - 請求項３に記載の拡張用ＦＩＦＯ回路を用いた送受信装置において、
前記送信ＦＩＦＯ回路及び前記受信ＦＩＦＯ回路のステータス信号を受け入れて、前記送信ＦＩＦＯ回路がデータ書き込み可能であり、前記受信ＦＩＦＯ回路がデータ書き込み不可であると、前記第１のセレクタを前記受信信号系統に、前記第２のセレクタ及び前記第３のセレクタを前記受信セレクタに切換接続させ、
前記送信ＦＩＦＯ回路及び前記受信ＦＩＦＯ回路のステータス信号を受け入れて、前記受信ＦＩＦＯ回路がデータ書き込み可能であり、前記送信ＦＩＦＯ回路がデータ書き込み不可であると、前記第１のセレクタを前記送信信号系統に、前記第２のセレクタ及び前記第３のセレクタを前記送信セレクタに切換接続させる制御部を更に含むことを特徴とする拡張用ＦＩＦＯ回路を用いた送受信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002349430A JP3634334B2 (ja) | 2002-12-02 | 2002-12-02 | 拡張用ｆｉｆｏ回路及び送受信装置 |
| US10/724,045 US7206871B2 (en) | 2002-12-02 | 2003-12-01 | Extending circuit for memory and transmitting-receiving device using extending circuit for memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002349430A JP3634334B2 (ja) | 2002-12-02 | 2002-12-02 | 拡張用ｆｉｆｏ回路及び送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004185175A JP2004185175A (ja) | 2004-07-02 |
| JP3634334B2 true JP3634334B2 (ja) | 2005-03-30 |
Family
ID=32463036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002349430A Expired - Fee Related JP3634334B2 (ja) | 2002-12-02 | 2002-12-02 | 拡張用ｆｉｆｏ回路及び送受信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7206871B2 (ja) |
| JP (1) | JP3634334B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5814882B2 (ja) * | 2011-09-28 | 2015-11-17 | 株式会社東芝 | 通信インターフェース、通信方法及び画像形成装置 |
| US8909878B2 (en) * | 2012-06-12 | 2014-12-09 | International Business Machines Corporation | Implementing timing alignment and synchronized memory activities of multiple memory devices accessed in parallel |
| US9602728B2 (en) * | 2014-06-09 | 2017-03-21 | Qualcomm Incorporated | Image capturing parameter adjustment in preview mode |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4463443A (en) * | 1979-07-24 | 1984-07-31 | The United States Of America As Represented By The Secretary Of The Air Force | Data buffer apparatus between subsystems which operate at differing or varying data rates |
| JPH0520864A (ja) | 1991-07-15 | 1993-01-29 | Mitsubishi Electric Corp | Ｆｉｆｏメモリ容量拡張回路 |
| CA2106271C (en) * | 1993-01-11 | 2004-11-30 | Joseph H. Steinmetz | Single and multistage stage fifo designs for data transfer synchronizers |
| US5982772A (en) * | 1995-11-06 | 1999-11-09 | Sun Microsystems, Inc. | Cell interface block partitioning for segmentation and re-assembly engine |
| US5956492A (en) * | 1996-03-29 | 1999-09-21 | Lsi Logic Corporation | N-deep fixed latency fall-through FIFO architecture |
| US6226698B1 (en) * | 1997-11-10 | 2001-05-01 | Sun Microsystems, Inc. | Method and apparatus for dynamically calculating degrees of fullness of a synchronous FIFO |
| US6055285A (en) * | 1997-11-17 | 2000-04-25 | Qlogic Corporation | Synchronization circuit for transferring pointer between two asynchronous circuits |
-
2002
- 2002-12-02 JP JP2002349430A patent/JP3634334B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-01 US US10/724,045 patent/US7206871B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040111542A1 (en) | 2004-06-10 |
| JP2004185175A (ja) | 2004-07-02 |
| US7206871B2 (en) | 2007-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3856696B2 (ja) | ２倍データ速度同期式動的ランダムアクセスメモリのための構成可能同期装置 | |
| US20070115995A1 (en) | NoC system employing AXI protocol and interleaving method thereof | |
| US6163545A (en) | System and method for data transfer across multiple clock domains | |
| US5764967A (en) | Multiple frequency memory array clocking scheme for reading and writing multiple width digital words | |
| US7085874B2 (en) | Synchronous/asynchronous bridge circuit for improved transfer of data between two circuits | |
| JP3634334B2 (ja) | 拡張用ｆｉｆｏ回路及び送受信装置 | |
| JP3429994B2 (ja) | セルバッファ回路 | |
| US20030079059A1 (en) | Interface between different clock rate components | |
| JP3590361B2 (ja) | 集積回路装置 | |
| GB2368152A (en) | A DMA data buffer using parallel FIFO memories | |
| CN112765066B (zh) | 用于serdes接口的桥接模块 | |
| US20080201499A1 (en) | Asynchronous Data Buffer | |
| CN218068841U (zh) | 一种可配置apb协议转换器及一种soc系统 | |
| US7158599B2 (en) | Elastic store circuit | |
| RU2295149C2 (ru) | Способ для уменьшения нагрузки на шину в системе синхронной шины данных | |
| CN117792359A (zh) | 一种芯片外部复位管脚的复用选择电路及芯片 | |
| JP4467091B2 (ja) | 半導体記憶装置 | |
| JPH11154936A (ja) | フレームアライナ | |
| EP2515226A1 (en) | An arrangement | |
| KR0169789B1 (ko) | 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로 | |
| JP2001526810A (ja) | プロセッサをａｓｉｃに接続する方法及び構成体 | |
| JP2002232402A (ja) | クロック信号の自動位相反転回路 | |
| JP2000295295A (ja) | ブロック・データ転送用バッファメモリ及びシリアルデータ送受信システム | |
| KR20010056663A (ko) | 패킷 라우터를 이용한 통신 시스템의 기지국내에이치디엘씨 통신장치 | |
| JPH06224934A (ja) | Ａｔｍ交換機の出力バッファ接続方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041222 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |